JP2013500528A - トランザクション終端装置 - Google Patents

Abstract

システムは、中央演算装置（１０）と、相互接続バス（１）と、別個のパワードメインに対応し、バスを介して相互に、および／または中央演算装置とやりとりすることができる複数の機能モジュール（１１〜１５、２１）とを備える。少なくとも１つのスレーブモジュール（２２）がパワードメインの１つと関連付けられており、パワードメインへの電源が中央演算装置によってオフにされるときに、パワードメインのスレーブ機能モジュール（２１）の代わりに使用されるように構成されている。スレーブモジュール（２２）は、電源がオフにされる瞬間にスレーブ機能モジュールとマスタ機能モジュールとの間で進行中のトランザクションの任意の要求に応答してエラーを知らせる。

Description

本発明は、一般に、システム・オン・チップすなわちＳｏＣといった集積回路システムの分野に関する。より詳細には、本発明は、そのようなシステムにおいてパワードメインへの電源が切断されるときの進行中のトランザクションの終結に関する。

本発明は、電池式であり、機器の自律性を高めるために効率のよい電源管理が望ましい、携帯電話といった携帯用電子機器に特に応用することができる。

特にシステム・オン・チップにおいては、もっぱらシステムのある特定の機能を処理するための機能モジュールが、相互接続バスを介して相互に、および／または中央演算装置（ＣＰＵ）に接続されている。このバスは、決定されたプロトコルを使った、ＣＰＵと機能モジュールとの間の、および／または機能モジュール間の直接の制御情報およびデータのやりとりを確実に行わせる。このプロトコルは、順次的なものとすることも、組み合わせによるものとすることもできる。順次的である場合、マスタモジュールとスレーブモジュールとの間のトランザクションは、要求および応答と呼ばれるメッセージを交換することにより行われる。２番目の場合、トランザクションは論理信号を使用して行われ、論理信号は、アドホック論理ゲートを使って論理ユニットによりハイまたはロウに設定される。

総電力消費を低減するシステムのための電源管理を実装するために、システムは、別々の独立のパワードメインへと編成される。そのようなドメインに供給される電力は、したがって、その他のドメインから独立にオフにすることができる。各パワードメインは少なくとも１つの機能モジュールを含む。所与のパワードメインに含まれる機能モジュールの数に制限はないが、柔軟な電源管理を可能にするためのシステムの機能モジュールの総数と比べて小さい。

例えば、携帯電話では、セルラネットワークによって送信されるビーコン無線周波数信号に聞き耳を立てる（listening）ための専用の機能モジュールが、ほとんど常時、電力を受け取る。逆に、ＭＰ３形式のオーディオデータを読み出し、復号するための専用の機能モジュールは、対応する機能がユーザによって要求されないときには、大部分の時間、電源がオフにされ得る。これによりチップの静的電力消費（これには漏れ電流も寄与する）が低減され、電池電力が節約され、機器の自律性が高まる。

所与のドメインへの電源をオフにすることはＣＰＵによって決定される。機能モジュールへの電源が切断される瞬間に、モジュールが、ＣＰＵに知られることなく別の機能モジュールとのトランザクションに関与している可能性もある。これは、マスタモジュールからの要求に直接応答するスレーブモジュールについて特に当てはまる。

機能モジュールの電源がオフにされると、他方の機能モジュールが決して送られることのない応答を待ち続ける状況が生じ得る。これは、通信プロトコルがそのような状況に対してロバストでない場合、システムを停止させ、完全再起動が必要になる可能性がある。

米国特許第６，５９０，９０７号明細書には、（同明細書で「パケットルータ」と呼ばれる）相互接続バスに位置し、別のモジュールが接続されているとマスタモジュールが期待する拡張ポートに上記別のモジュールが存在していないときに、上記別のモジュールに対してマスタモジュールによってアドレス指定された要求に応答する経路指定および調停（arbitration）の論理の使用が記載されている。応答は、エラーメッセージを発行することからなる。

この解決策は、システムのある特定の用途における別の機能モジュールの接続の可能性のための拡張ポートの存在を可能にし、要求が存在しない機能モジュールと関連付けられたパケット・ルータ・ポートに対してアドレス指定されるときに、システムが停止することを回避する。この解決策は、本発明が解決することを目指す問題とは異なる問題への解決策を提供すると同時に、多数のパワードメインを用いて実施されるときには難題も提示する。

したがって、進行中のトランザクションを、その電源を切断させる機能モジュールを用いて、進行中のトランザクションを満足に終了させるためのより有効な解決策が求められている。

本発明の第１の態様において、いくつかの実施形態は、
中央演算装置と、
相互接続バスと、
別個のパワードメインに対応し、バスを介して相互に、および／または、中央演算装置と通信できる複数の機能モジュールと、
パワードメインの１つと関連付けられ、前記パワードメインへの電源が中央演算装置によってオフにされるときに上記パワードメインのスレーブ機能モジュールの代わりになるとともに、電源がオフにされる瞬間に、スレーブ機能モジュールとマスタ機能モジュールとの間で進行中のトランザクションの任意の要求に応答してエラーを知らせるように構成された上記パワードメインと関連付けられた少なくとも１つのスレーブモジュールとを備えるシステムを提案する。

このように、たとえスレーブ機能モジュールへの電源が、このモジュールとマスタ機能モジュールとの間で進行中のトランザクションの処理の間にオフにされる場合でさえも、マスタモジュールはエラーメッセージを受け取り、これにより、マスタモジュールはスレーブモジュールが利用できないことから生じる状況を処理することができる。したがって、システムは応答を待つ間に停止しなくなる。

システムは、複数の集積回路にまたがって分散されていてもよい。しかし典型的には、システムは、システム・オン・チップ（ＳｏＣ）として実現される。

一実施形態では、関連付けられたスレーブモジュールは、電源がオフにされる瞬間に読み出し動作が進行中である場合にエラーを知らせる応答を生成するための第１の論理ユニットを備え、マスタ機能モジュールによって期待される読み出し応答の全期間にわたって、エラーを知らせる応答を生成する。

プロトコルから見た場合、これはすべて、マスタ機能モジュールにとって、あたかも、スレーブ機能モジュールの電源が依然としてオンであり、読み出しデータの代わりに、すなわち、マスタ機能モジュールによって期待される読み出し応答の全期間にわたってエラーを知らせているかのように見える。

加えて、または代替として、関連付けられたスレーブモジュールは、電源がオフにされる瞬間に書き込み動作が進行中である場合にエラーを知らせる応答を生成するための第２の論理ユニットを備え、第２の論理ユニットは、スレーブ機能モジュールへの電源が現在のトランザクションの間にオフにされる瞬間にかかわらず、書き込み要求の受信の終了時にエラーを知らせる。

プロトコルから見た場合、これはすべて、マスタ機能モジュールにとって、あたかも、スレーブ機能モジュールの電源が依然としてオンのままであり、書き込み要求を受け取った直後にエラーを知らせているかのように見える。

相互接続バスは、組み合わせ通信プロトコルをサポートすることができ、この場合にエラーは、上記プロトコルに準拠したエラー信号の活性化によって知らせることができる。

相互接続ネットワークが順次通信プロトコルをサポートする場合、エラーは、上記プロトコルに準拠したエラーメッセージの形式で知らせることができる。

本発明の第２の態様は、中央演算装置と、相互接続バスと、別個のパワードメインに対応し、バスを介して相互に、および／または中央演算装置とやりとりすることができる複数の機能モジュールとを備え、パワードメインの１つと関連付けられたスレーブモジュールが、上記パワードメインへの電源が中央演算装置によってオフにされるときに上記パワードメインのスレーブ機能モジュールの代わりに使用され、電源がオフにされる瞬間にスレーブ機能モジュールとマスタ機能モジュールとの間で進行中のトランザクションの要求に応答してエラーを知らせるシステム・オン・チップのための電源管理プロセスの方法を提案する。

また、本発明の第３の態様も、第１の態様によるシステム・オン・チップを備える電子機器に関するものである。典型的には、これは、電源のエネルギーが電源管理によって節約されなければならない携帯電話または他の任意の電池式機器とすることができる。

有利には、本発明の実施形態は、システムにおいてパワードメインの数が増加する際に複雑さを増大させない。言い換えると、提案する解決策は、多数のパワードメインとの適合性を有する。

また、提案する解決策は、パワードメインの数を増加させることを伴う新しい用途の必要を満たすために所与のバージョンがアップグレードされるときに、例えば、既存のチップに機能を追加するときなどに、回路の設計において大きな変更を必要としない。

最後に、提案する解決策は、まだこの解決策を実装していない既存の回路を、回路の内部アーキテクチャをほとんど変更せずに更新するのに使用することができる。

本発明の他の特徴および利点は、以下の詳細な説明を読めば明らかになるであろう。この説明は、単なる例示にすぎず、添付の図面を参照して読むべきものである。

システム・オン・チップを示すブロック図である。 スレーブ機能モジュールおよびそれに関連付けられた終端装置モジュールのシステムバスへの選択的結合を示すブロック図である。 終端装置モジュールによってバス上で送られ、または受け取られる信号をより詳細に示す、上記終端装置モジュールの簡略化されたブロック図である。 終端装置モジュールにおいて実装される第１の論理ユニットを示すブロック図である。 バスと終端装置モジュールの第１の論理ユニットとの間で交換される信号を示すタイミングチャートである。 終端装置モジュールにおいて実装される第２の論理ユニットを示すブロック図である。 バスと終端装置モジュールの第２の論理ユニットとの間で交換される信号を示すタイミングチャートである。 第２の態様による方法を示すステップ図である。 第１の態様によるシステムを組み込んだ第３の態様による機器を示すブロック図である。

次に、本発明の実施形態を、ＡＸＩ（登録商標）と呼ばれる順次通信プロトコルを使用する例示的システム・オン・チップにおいて、添付の図面を参照して説明する。このプロトコルの仕様は、ＡＲＭ Ｌｉｍｉｔｅｄという企業によって提案されたものであり、以下でＡＸＩ仕様と呼ぶ、「ＡＭＢＡ Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ （ＡＸＩ） Ｐｒｏｔｏｃｏｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ」、バージョン１．０、Ｂ版、２００４年３月１９日付、という名称の公開標準文書において自由に入手することができ、読者は同文書を必要なだけ参照されたい。

本例は限定するものではない。本発明の実施形態は、ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓのＳＴＢｕｓ（登録商標）といった他の順次プロトコルに適用することもでき、ＡＲＭ ＬｉｍｉｔｅｄのＡＭＢＡ（登録商標）アーキテクチャ（Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ）の別のプロトコルであるＡＰＢ（登録商標）（Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ）やＡＨＢ（登録商標）（Ａｄｖａｎｃｅｄ Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）といった組み合わせプロトコル、あるいは別の例として、ＮｏＣ（Ｎｅｔｗｏｒｋ ｏｎ Ｃｈｉｐ）プロトコルに適用することもできる。

本明細書で説明するシステムは、（ハードウェアでは）４５ｎｍＣＭＯＳ技術および（ソフトウェアでは）Ｖｅｒｉｌｏｇ（登録商標）記述言語を使って実現することができる。

図１にシステム・オン・チップのアーキテクチャを示す。

システムは、それぞれシステムの一機能と関連付けられた機能モジュール１１、１２、１３、１４、および１５を備える。これらのモジュールは、例えば、内部記憶、外部記憶管理部、オーディオデータを読み出すためのＭＰ３復号器、ビデオデータを読み出すためのＭＰＥＧ復号器、ＵＳＢインターフェース管理部、ディスプレイ管理部などとすることができる。これらのモジュールは、マスタモジュールとすることも、スレーブモジュールとすることも、コンテキストに応じてどちらか１つとすることもできる。例えばＭＰ３復号器は、復号されるべきデータを読み出すために、スレーブモードで動作している内部記憶にマスターモードでアクセスできる。

またシステムは、システム全体を管理する中央演算装置１０、すなわちＣＰＵも備える。

これらの異なる要素は相互接続バス１によってやりとりし、各要素はそれぞれ適切なインターフェース（不図示）を介して相互接続バス１に結合されている。各トランザクションは、マスタモジュールによる要求メッセージの送信、およびスレーブモジュールによる応答メッセージの返信を含む。これらのメッセージは、引数として、送信元識別子および宛先識別子、すなわちアドレスを含む。これらは、トランザクションに関与するマスタモジュールおよびスレーブモジュールのそれぞれのインターフェース間でバス１を介してメッセージを経路指定するのに使用される。

以下の説明を簡略化するために、各機能モジュールを、１つの特定のパワードメインに対応するものとみなす。言い換えると、この場合のパワードメインは１つの機能モジュールだけを含む。当然ながら、説明する原理を変更せずに、複数の機能モジュールをパワードメインの一部とすることもできることが理解される。

シリコンチップを実装するために、モジュールに電源電圧Ｖｄｄを選択的に提供するオンチップ電源グリッドが定義される。接地面がすべての機能モジュールを接地電位Ｇｎｄ、すなわち共通接地に接続する。

電池電力を節約するために、ここでは詳述する必要のない所与の基準に基づいて特定のドメインへの電源をいつオフにすべきか決定するのはＣＰＵである。

システムのパワードメインの少なくとも１つについて、システムは、上記パワードメインと関連付けられた、「終端装置」モジュールと呼ばれる特定のモジュールを備える。この終端装置モジュールは、関連するパワードメイン内の機能モジュールの代わりに使用されるように配置および構成されるとともに、上記機能モジュールを用いて、電源がオフにされる瞬間に処理中である可能性のある任意のトランザクションを終了させるように配置および構成されている。終端装置モジュールはスレーブモードだけで動作する。トランザクションの終了は、ここで考察する例では、トランザクションを開始したマスタモジュールに（ＡＸＩ仕様の第７．２．３節に定義されているように）エラーメッセージＳＬＶＥＲＲを送信することを含む。このエラーメッセージを提供することにより、マスタモジュールは、スレーブ機能モジュールが利用できないことを考慮に入れて、そのプロセスを完全に従来通りに実行し続けることができる。

好ましくは、システムは、少なくとも１つのスレーブ機能モジュールが存在するパワードメインごとに終端装置を備える。これによりシステムが応答を待っている間に決して停止しなくなることが保証される。しかし本発明の利点は、システムの少なくとも１つのパワードメインが終端装置によって保護されるときにすでに達成されている。

また好ましくは、終端装置はパワードメインと排他的に関連付けられる。言い換えると、終端装置は、多くても１つのパワードメインについて提供される。これによりパワードメインの設計が簡略化される。

例えば、終端装置Ｔ１は機能モジュールＭ１と関連付けられ、終端装置Ｔ２は機能モジュールＭ２と関連付けられ、…終端装置Ｔｉは機能モジュールＭｉと関連付けられ、…、ここで、ｉはシステムの機能モジュールに対応するパワードメインの１つを指定する指数である。

終端装置の設計および動作をより詳細に説明する前に、まず、終端装置および終端装置が関連付けられるパワードメインの機能モジュールがどのようにして一緒に配置されるか説明する。

図２において、終端装置モジュール２２（Ｔｉ）は、その電源がＣＰＵ１０によって選択的にオフにされ得る機能モジュール２１（Ｍｉ）と関連付けられている。これは、ＣＰＵとモジュール２１への電源電圧Ｖｄｄを制御するスイッチとの間の点線で表される制御信号によって示されている。

相互接続バス１へのモジュール２１の結合の表現を簡略化するために、このモジュールはスレーブモードでのみ動作し得るものと仮定する。しかし、以下の説明は、このモジュール２１がマスタモードで動作する場合にも完全に適合する。後者の場合には、バス１への結合は、その他の追加される要素が終端装置２２の接続に関与することなく、単に後に続くものだけに対して完了されなければならない。

この例では、モジュール２１は、要求メッセージＲｑを受け取るためにデマルチプレクサ２３を介して、および、応答メッセージＲｐを返すためにマルチプレクサ２４を介してバス１に結合されている。また終端装置２２も、デマルチプレクサによってモジュール２１の代わりにメッセージＲｑを受け取るように知らされるときに、モジュール２１の代わりにメッセージＲｑを受け取るために、デマルチプレクサ２３に結合されている。同様に、終端装置２２は、マルチプレクサによってモジュール２１の代わりにバス１に応答メッセージＲｐを送るように知らされるときに、モジュール２１の代わりにバス１に応答メッセージＲｐを送るためにマルチプレクサ２４にも結合されている。

より詳細には、デマルチプレクサ２３は、バス１に結合された１つの入力、および、モジュール２１と終端装置２２とにそれぞれ結合された２つの出力を有する論理ゲートの組み合わせである。マルチプレクサ２４は、モジュール２１と終端装置２２とにそれぞれ結合された２つの入力、および、バス１に結合された１つの出力を有する論理ゲートの組み合わせである。バス１への結合は、正しい電力レベルが供給されるようにするインターフェース（図２には表されていない）を介して行われ得る。

またシステムはレジスタの配列２０も備え、配列２０にはパワードメインごとに１つのレジスタがある。したがって、レジスタＲ１、Ｒ２、…、Ｒｉ、…などがある。例えば、書き込み要求を開始することにより、バス１を介してレジスタの配列２０への書き込みアクセスを獲得することなどによって、ＣＰＵはこれらのレジスタに記憶される値を書き込むことができる。例えば、Ｎ個のパワードメインがあって、レジスタの配列２０にＮ個のレジスタがある場合、書き込まれるべき値は、各ビットがそれぞれパワードメインと関連付けられたＮビットの値である。一変形では、ＣＰＵがバスを使用せずにレジスタの配列に直接書き込むことを可能にする制御プレーン接続が存在する場合には、ＣＰＵはレジスタの配列に直接書き込むことができる。

図２に２１で表す機能モジュールＭｉと関連付けられたレジスタＲｉに記憶された２進値は、デマルチプレクサ２３およびマルチプレクサ２４からの信号を制御する。例えば、このビットの論理値が１である場合、バス１に結合されるのはモジュール２１であり、このビットの論理値が０である場合、バス１に結合されるのは終端装置２２である。

ＣＰＵがモジュール２１への電源をオフにするとき、ＣＰＵはスイッチ２５に開くよう指図し、また、レジスタの配列２０に記憶された値を、レジスタＲｉのビットが１から０に変化するように変更する。ＣＰＵがオンになるとき、または、ＣＰＵがモジュール２１への電源を復元するときには、逆の動作が実行される。

次に、機能モジュール２１と関連付けられる終端装置モジュール２２の一般的な構造およびレイアウトを、図３の図を参照して説明する。

終端装置２２はスレーブモジュールである。終端装置２２は、それが関連付けられる機能モジュール２１と同様に、ＡＸＩ仕様に記載されている以下の５つのチャネルを介してバス１に結合されている。

アドレス読み出しチャネル３１
データ読み出しチャネル３２
アドレス書き込みチャネル３３
データ書き込みチャネル３４
書き込み応答チャネル３５

加えて、終端装置２２は、バス１から、クロック信号ＡＣＬＫおよび非同期リセット信号ＡＲＥＳＥＴｎ（小文字のｎは、この信号がロウ論理状態でアクティブであることを示す）も受け取る。

この信号のセットは、データチャネルのサイズに応じて、約４００ラインを表す。詳細は前述のＡＸＩ仕様において入手することができる。

終端装置はデータを処理しないため、データチャネルは「ドント・ケア（ｄｏｎ’ｔ ｃａｒｅ）」状態にある。同じことは、データのサイズを示すＡＸＩプロトコルの信号、およびバーストの種類を示すＡＸＩプロトコルの信号（バーストとは、要求に応答して送られるデータの単位であり、整数のクロック信号周期に対応する）についても当てはまる。

ＡＸＩプロトコルにおける信号の中には、終端装置によって使用されないものもある。使用される信号を以下の表１に示す。

この表では、（ＡＸＩ仕様を参照する）信号の名前が第１列に示され、信号のバイト単位の長さが第２列に示され、その種類（入ってくる信号には「ＩＮ」、出て行く信号には「ＯＵＴ」）が第３列に示され、信号の説明が第４列に示されている。

信号ＡＲＩＤ、ＡＷＩＤ、ＲＩＤ、ＷＩＤおよびＢＩＤの２進数の長さは、テンプレートおよびパラメータを使って構成することができ、これについての詳述は不要である。単に、ユーザがバス上のＩＤラベルのバイト単位の長さを定義するパラメータＩＤ＿ＷＩＤＴＨの値を選択することができることを記すだけにとどめる。デフォルト値は１バイトである。パラメータＩＤ＿ＭＡＸの値は、バス上のＩＤラベルについての（バイト単位の）長さの上限を定義し、ユーザによって定義されるパラメータＩＤ＿ＷＩＤＴＨに基づいて自動的に計算される。

図３に示すように、終端装置は、それが返すエラーメッセージＳＬＶＥＲＲについて、読み出し動作が進行中である場合にエラー信号を生成するための論理ユニット２２１と、書き込み動作が進行中である場合にエラー信号を生成するために論理ユニット２２１の２つのソースを備える。これら２つの別個の事例は電源がオフにされる瞬間に進行中のトランザクションを指し、このトランザクションは終端装置によるメッセージＳＬＶＥＲＲの送信を求める。論理ユニット２２１は、したがって、機能モジュール２１がスレーブモードで読み出し動作に関与している間に、機能モジュール２１への電源がオフにされるときに活性化される。逆に、論理ユニット２２２は、機能モジュール２１がスレーブモードで書き込み動作に関与している間に、機能モジュール２１への電源がオフにされるときに活性化される。

図４に、読み出し動作が進行中である場合にエラーメッセージ応答を生成するための論理ユニット２２１のブロック図を示す。この図には、論理ユニット２２１によって送信され、または受信される信号が、受信される信号についての入ってくる矢印および送信される信号についての出て行く矢印と共に、左側に表されている。

論理ユニット２２１は、アドレス読み出しチャネルおよびデータ読み出しチャネルの動作を担当する。論理ユニット２２１は、例えば、アドレス読み出しインターフェース論理ブロック４１、データ読み出しインターフェース論理ブロック４２、およびカウンタ４３（実際にはダウンカウンタ）を備える。

ブロック４１は、アドレス読み出しチャネル３１およびデータ読み出しチャネル３２の動作を担当する。

ブロック４１は、アドレス読み出しチャネル上にある情報をロードし、信号ＡＲＲＥＡＤＹを活性化し、カウンタ４３の初期値を再初期設定する。例えば、この再初期設定は、カウンタ４３の現在値を、信号ＡＲＬＥＮにおいて受け取られる非ゼロの整数である値Ｎに設定する。ブロック４１はこのためにカウンタ４３に信号ＡＲＬＥＮを送る。

また、ブロック４２がトランザクションを初期設定したマスタモジュールの識別子ＩＤを、上記識別子が信号ＡＲＩＤにおいて受け取られる際に知るように、ブロック４１はブロック４２に信号ＡＲＩＤを送る。

ブロック４２は、応答信号ＲＲＥＳＰを、エラーメッセージＳＬＶＥＲＲを示すように設定する。このエラーメッセージは、スレーブモードが利用できないことを示すことに対応する。またブロック４２は、カウンタ４３から受け取る「ｒｅａｄｌｅｆｔ」で表されるカウンタ４３のカウント値に基づいて、信号ＲＶＡＬＩＤおよび信号ＲＬＡＳＴを生成する。例示的実施形態では、この機能に対応するＶｅｒｉｌｏｇコードは以下とすることができる。

ａｓｓｉｇｎ ｉＲＬＡＳＴ＝（ｒｅａｄｌｅｆｔ＝＝４’ｂ００００）？１’ｂ１：１’ｂ０；
ａｓｓｉｇｎ ＲＬＡＳＴ＝ｉＲＬＡＳＴ；

ブロック４２は、カウンタ活性化信号であるｃｏｕｎｔｅｒ＿ｅｎで表される、論理ユニット２２１にとっての内部の信号を生成する。この信号は、例えば、信号ＲＶＡＬＩＤ、信号ＲＲＥＡＤＹ、およびカウンタのカウント値ｒｅａｄｌｅｆｔが０ではないという追加条件の間の論理ＡＮＤ演算の結果などである。信号ｃｏｕｔｅｒ＿ｅｎがハイ状態にあるとき、値ｒｅａｄｌｅｆｔは、提示されるクロック信号ＡＣＬＫの各立ち上がりエッジにおいて１単位減分される。

図５のタイミングチャートに、論理ユニット２２１の動作に関与し、および／または論理ユニット２２１の動作によって変更される種々の信号のタイミングを示す。このタイミングチャートでは、適切な場合に信号によって搬送される応答メッセージおよび値が示されている。

図示のように、論理ユニット２２１は、機能モジュール２１の電源がオフにされる瞬間に機能モジュール２１において読み出し動作が進行中であるときに、終端装置２２が、マスタモジュールによって期待される応答バーストの全持続時間にわたって、すなわち、Ｎサイクルのクロック信号ＡＣＬＫにわたって（Ｎは信号ＡＲＬＥＮにおいて受け取られる値である）データ読み出しチャネル上で応答ＳＬＶＥＲＲを返すように構成されている。

言い換えると、これは、すべて、読み出しトランザクションの間にスレーブモジュール２１への電源がオフにされる瞬間にかかわらず、トランザクションを開始したマスタモジュールに対して透過的（transparent）であるように行われる。終端装置は、起動モジュールにとって、すべてが、あたかも機能モジュール２１がまだ電力を受け取っており、読み出しデータの代わりに、すなわち、マスタ機能モジュールによって期待される読み出し応答の全持続時間にわたって、エラーメッセージＳＬＶＥＲＲを送っているかのように続行されるように動作する。

図６に、書き込み動作が進行中である場合にエラーメッセージを生成するための論理ユニット２２２のブロック図を示す。この図には、論理ユニット２２２によって送信され、または受信される信号が、受信される信号についての入ってくる矢印および送信される信号についての出て行く矢印と共に左側に表されている。

論理手段２２２は、アドレス書き込みチャネル３４、データ書き込みチャネル３５、および書き込み応答チャネル３３の動作を担当する。論理手段２２２は、アドレス書き込みインターフェース論理ブロック６１、データ書き込みインターフェース論理ブロック６２、および書き込み応答インターフェース論理ブロック６３を備える。

書き込みおよびデータアドレスは重要ではない。というのは、書き込み動作は完了されず、エラーメッセージＳＬＶＥＲＲを含む応答信号ＢＲＥＳＰを送ることにより終了されるからである。

ブロック６１およびブロック６２はそれぞれ、相互に独立に、アドレス書き込みチャネル信号３４およびデータ書き込みチャネル信号３５を処理する。ブロック６１は信号ＡＷＲＥＡＤＹをブロック６２に提供し、信号ＡＷＩＤをブロック６３に提供する。

ブロック６２は信号ＷＲＥＡＤＹ、信号ＷＬＡＳＴ、および信号ＷＶＡＬＩＤをブロック６３に提供する。そこで、これら３つの信号をサンプリングすることにより、書き込み応答確認信号ＢＶＡＬＩＤが生成される。これらの信号が同時にハイ論理状態にあるとき、信号ＢＶＡＬＩＤはハイ論理状態に設定される。これは、現在の書き込みトランザクションが終了されること示す。

図７のタイミングチャートに、論理ユニット２２２の動作に関与し、および／または論理ユニット２２２の動作によって変更される異なる種々のタイミングを示す。このタイミングチャートでは、適切な場合に信号によって搬送される応答メッセージおよび値が示されている。

第１の信号が第２の信号において受け取られる識別子ＩＤの値を含むという意味において、送られる信号ＢＩＤは受け取られる信号ＡＷＩＤから導出されることに留意されたい。

加えて、信号ＡＷＲＥＡＤＹがロウ状態に移るときに、信号ＷＲＥＡＤＹは１サイクルの遅延でハイ状態に移る。信号ＷＲＥＡＤＹは、信号ＷＶＡＬＩＤおよび信号ＷＬＡＳＴが同時にロウ状態であるときにハイ状態に戻る。

言い換えると、これは、すべて、現在のトランザクションの間にスレーブモジュール２１への電源がオフにされる瞬間にかかわらず、トランザクションを開始したマスタモジュールに対して透過的であるように行われる。終端装置は、起動モジュールにとって、すべてが、あたかも機能モジュール２１がまだ電力を受け取っており、機能モジュール２１自体が、書き込まれるべき２進データを受け取った後で、すなわち書き込み要求の受信の終了時にエラーメッセージＳＬＶＥＲＲを送っているかのように動作する。

本発明の実施形態によるプロセスのステップが図８に示されている。

ステップ８１で、マスタ機能モジュールが、前述のように、システム・オン・チップのスレーブ機能モジュールとのトランザクションを開始する。これは読み出し要求でもよいし、書き込み要求でもよい。

ステップ８２で、システム・オン・チップのＣＰＵは、この機能モジュールがまだ進行中のトランザクションに関与していることを知ることなく、エネルギーを節約するために、スレーブ機能モジュールへの電源をオフにする。

ステップ８３で、スレーブ機能モジュールＭｉと関連付けられた終端装置モジュールＴｉが、スレーブ機能モジュールＭｉの役割を引き継ぐ。前述のように、これは、スレーブ機能モジュールをバスから切り離し、関連付けられた終端装置モジュールを上記バスに結合することによって行われる。

ステップ８４で、終端装置モジュールは現在処理されている要求への応答を生成し、送る。この応答はエラーメッセージに対応するものである。

ステップ８５で、要求を送ることによりトランザクションを開始したマスタモジュールは、エラーメッセージを受け取り、処理する。受け取られるエラーメッセージの原因を従来のように特定し、しかるべく反応することは、このマスタモジュールに実装されているソフトウェア次第である。

図９のブロック図に、前述のシステム・オン・チップを組み込んだ機器の要素を示す。そのような機器は、携帯電話でもよいし他の電子機器でもよく、他の電子機器は通信機器であってもよいしなくてもよい。この機器は、典型的には、電池で動作し、したがって、電池電力を節約するための電源管理が望ましい。

機器１００は、中央演算装置１０１と、外部から、特に、無線周波数搬送波の変調によって情報を送信および受信するための通信部１０２とを備える。また機器１００は、音楽といった（例えば、図示されないメモリなどに記憶された）ＭＰ３形式のファイルを読み出すための装置１０３も備える。装置１０１は、通信バス１を介して装置１０２および装置１０３とやりとりする。これらの要素はそれぞれ電池１０６によって送られる電源電圧Ｖｄｄにより電力供給される。

実施形態によっては、制御部１０１はＣＰＵであり、装置１０２および装置１０３は、前述のようなシステム・オン・チップ１０４の機能モジュールである。システム１０４は、増幅器１０５による増幅の後で、例えばスピーカ１０９などを介してユーザのために再生されるオーディオ信号を生成する。

これらの実施形態を実装すれば、システム・オン・チップ１０４の要素によって消費される電流が低減され、したがって、機器１００の自律性、すなわち、２回の電池充電１０６の間に使用され得る時間の長さが延長される。有利には、この電力節約は、トランザクションに関与するスレーブ機能モジュールの電源がオフにされる瞬間にスレーブ機能モジュールからの応答がないため、システムが停止するリスクを伴わずに達成される。

以上本発明を特定の実施形態を参照して説明した。当然ながら、技術的に実現可能な任意の変形は本願のコンテキストの範囲内に入ることが理解される。特に、本発明はシステム・オン・チップ（ＳｏＣ）の状況において説明したが、システムは複数の集積回路において、すなわち、複数のチップにおいて各要素を含むこともできることが理解される。この場合、相互接続バスは、異なる集積回路を相互接続するバスを備えることができる。

Claims (11)

1. 中央演算装置（１０）と、
   相互接続バス（１）と、
   別個のパワードメインに対応し、前記バスを介して相互に、および／または、前記中央演算装置と通信できる複数の機能モジュール（１１〜１５、２１）と、
   前記パワードメインの１つと関連付けられ、前記パワードメインへの電源が前記中央演算装置によってオフにされるときに前記パワードメインのスレーブ機能モジュール（２１）の代わりになるとともに、電源がオフにされる瞬間に、前記スレーブ機能モジュールとマスタ機能モジュールとの間で進行中のトランザクションの任意の要求に応答してエラーを知らせるように構成された少なくとも１つのスレーブモジュール（２２）と、
   を備えるシステム。
2. 前記関連付けられたスレーブモジュールは、電源がオフにされる瞬間に読み出し動作が進行中である場合にエラーを知らせる応答を生成し、前記マスタ機能モジュールによって期待される読み出し応答の全持続時間にわたって前記エラーを知らせる応答を生成するように構成された第１の論理ユニット（２２１）を備える請求項１に記載のシステム。
3. 前記関連付けられたスレーブモジュールは、電源がオフにされる瞬間に書き込み動作が進行中である場合にエラーを知らせる応答を生成し、現在のトランザクションの間のどんな瞬間に、スレーブ機能モジュールへの電源がオフにされるかにかかわらず、書き込み要求の受信の終了時に前記エラーを知らせる応答を生成するように構成された第２の論理ユニット（２２２）を備える請求項１または２に記載のシステム。
4. 前記相互接続バスは、組み合わせ通信プロトコルをサポートし、前記エラーが前記プロトコルに準拠したエラー信号の活性化によって知らされる請求項１から３のいずれか一項に記載のシステム。
5. 前記相互接続ネットワークは、順次通信プロトコルをサポートし、前記エラーが前記プロトコルに準拠したエラーメッセージの形式で知らされる請求項１から３のいずれか一項に記載のシステム。
6. 中央演算装置（１０）と、
   相互接続バス（１）と、
   別個のパワードメインに対応し、前記バスを介して相互に、および／または、前記中央演算装置と通信できる複数の機能モジュール（１１〜１５、２１）と、を備えるシステムのための電源管理プロセスの方法であって、
   前記中央演算装置によって前記パワードメインへの電源がオフにされるときに、前記パワードメインの１つと関連付けられたスレーブモジュール（２２）が前記パワードメインのスレーブ機能モジュール（２１）の代わりとなり、
   電源がオフにされる瞬間に、前記スレーブ機能モジュールとマスタ機能モジュールとの間で進行中のトランザクションの任意の要求に応答してエラーを知らせる、方法。
7. 前記関連付けられたスレーブモジュールは、電源がオフにされる瞬間に読み出し動作が進行中である場合にエラーを知らせる応答を生成し、前記マスタ機能モジュールによって期待される読み出し応答の全持続時間にわたって前記エラーを知らせる応答を生成する請求項６に記載のプロセスの方法。
8. 前記関連付けられたスレーブモジュールは、電源がオフにされる瞬間に書き込み動作が進行中である場合にエラーを知らせる応答を生成し、現在のトランザクションの間のどんな瞬間に、スレーブ機能モジュールへの電源がオフにされるかにかかわらず、書き込み要求の受信の終了時に前記エラーを知らせる応答を生成する請求項６または７のいずれかに記載のプロセスの方法。
9. 前記相互接続バスが組み合わせ通信プロトコルをサポートする際に、前記エラーが前記プロトコルに準拠したエラー信号の活性化によって知らされる請求項６から８のいずれか一項に記載のプロセスの方法。
10. 前記相互接続ネットワークが順次通信プロトコルをサポートする際に、前記エラーが前記プロトコルに準拠したエラーメッセージの形式で知らされる請求項６から８のいずれか一項に記載のプロセスの方法。
11. 請求項１から５のいずれか一項に記載のシステムを備える電子機器。

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