JP2010166565A - パラレルインターフェース方法、該方法を遂行するための装置 - Google Patents

パラレルインターフェース方法、該方法を遂行するための装置 Download PDF

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ガネサンサティッシュ・クマール
鎭溶 ▲鄭▼
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Abstract

【課題】ＭＡＣ−ＰＨＹインターフェース方法を提供する。
【解決手段】アドレスフェーズでＭＡＣが、ＰＨＹレジスタアドレスを、パラレルデータバスを介してＰＨＹに伝送する段階と、データフェーズでＭＡＣが、ライトデータを、パラレルデータバスを介してＰＨＹに伝送するか、またはＭＡＣが、ＰＨＹから出力されたリードデータを、パラレルデータバスを介して受信する段階と、を含むＭＡＣ−ＰＨＹインターフェース方法。
【選択図】図３

Description

本発明は、インターフェース技術に関し、特に、ＭＡＣ−ＰＨＹインターフェース方法と該方法を遂行するための装置とに関する。
２００７年５月３日付で配布されたＭＡＣ−ＰＨＹインターフェーススペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）１．０２を参照として併合する。
図１は、一般的なマネジメントインターフェース（ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｒｆａｃｅ）のシリアルリード動作（ｓｅｒｉａｌ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を示すタイミング図である。図１を参照すれば、シリアルリード動作のために、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）は、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介してＰＨＹレジスタアドレス（Ａ［７：０］）をＰＨＹ（Ｐｈｙｓｉｃａｌ ｌａｙｅｒ）に伝送する。次いで、ＰＨＹは、ＰＨＹレジスタデータ（Ｄ［７：０］））を、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介して前記ＭＡＣに伝送する。
トランザクション（ｔｒａｎｓａｃｔｉｏｎ）の最初の部分の間にＭＡＣは、ＰＨＹレジスタリード動作の開始を指すためのビットＳＹＮＣ“１”、シリアルリード動作を指すためのビットＲ／Ｗ“１”、８ビットＰＨＹレジスタアドレス（Ａ［７：０］）、及び前記トランザクションの最初の部分の終了を指すビット“０”を、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介して順次に前記ＰＨＹに伝送する。
ＰＨＹは、ＰＨＹレジスタデータ（Ｄ［７：０］）をＭＡＣに伝送する前に、０クロックサイクル（０＊ｔＣＬＫＰ）ないし３１クロックサイクル（３１＊ｔＣＬＫＰ）間にビット“０”を、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介してＭＡＣに伝送する。トランザクションの二番目の部分の間にＰＨＹは、ＰＨＹレジスタデータの開始を指すビット“１”、８ビットＰＨＹレジスタデータ（Ｄ［７：０］）、及び前記トランザクションの二番目の部分の終了を指すビット“１”を、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介して順次にＭＡＣに伝送する。
図１に示されたように、一回のシリアルリード動作を遂行するために、ＭＡＣまたはＰＨＹで費やされるクロックサイクルｔＣＬＫＰは、最悪の場合（ｗｏｒｓｔ ｃａｓｅ）に５２クロックサイクル（５２＝１１＋３１＋１０）であり、最善の場合（ｂｅｓｔ ｃａｓｅ）に２２クロックサイクル（２２＝１１＋１＋１０）である。
図２は、一般的なマネジメントインターフェースのシリアルライト動作を示すタイミング図である。図２を参照すれば、トランザクションの間にＭＡＣは、ＰＨＹレジスタライト動作の開始を指すためのビットＳＹＮＣ“１”、シリアルライト動作を指すためのビットＲ／Ｗ“０”、８ビットＰＨＹレジスタアドレス（Ａ［７：０］）、８ビットライトデータ（Ｄ［７：０］）、及び前記トランザクションの終了を指すビット“０”を、シリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡを介して順次にＰＨＹに伝送する。
図２に示されたように、一回のシリアルライト動作を遂行するために、ＭＡＣまたはＰＨＹで費やされるクロックサイクルｔＰＣＬＫは、１９クロックサイクル（１９＊ｔＰＣＬＫ）、すなわち、１９＝１０＋０＋９である。図１と図２とを参照して説明したように、シリアルリード／シリアルライト動作を遂行するために、ＭＡＣとＰＨＹは、多くの電力を消耗する。また、ＭＡＣとＰＨＹは、ＰＨＹレジスタアドレスとＰＨＹレジスタデータとを送受信するために、シリアル−パラレル変換器とパラレル−シリアル変換器とを必要とする。したがって、シリアル−パラレル変換器とパラレル−シリアル変換器とを具現するために、多くのロジック（ｌｏｇｉｃｓ）とゲートカウント（ｇａｔｅ ｃｏｕｎｔ）とを必要とする。
本発明が果たそうとする技術的な課題は、より少ない消費電力で、不要なロジックと不要なゲートカウントとを減少させうるパラレルインターフェース方法と該方法を遂行することのできる装置とを提供することである。
前記技術的課題を果たすためのＭＡＣ−ＰＨＹインターフェース方法は、アドレスフェーズでＭＡＣ（ｍｅｄｉａ ａｃｃｅｓｓ ｃｏｎｔｒｏｌ）が、ＰＨＹレジスタアドレスを、パラレルデータバスを介してＰＨＹ（Ｐｈｙｓｉｃａｌ ｌａｙｅｒ）に伝送する段階と、データフェーズで前記ＭＡＣが、ライトデータを、前記パラレルデータバスを介して前記ＰＨＹに伝送するか、または前記ＭＡＣが、前記ＰＨＹから出力されたリードデータを、前記パラレルデータバスを介して受信する段階と、を含む。前記ＭＡＣは、前記ＰＨＹレジスタアドレスと前記ライトデータとを２クロックサイクル以内に、前記ＰＨＹに伝送する。
前記技術的課題を果たすためのＭＡＣ−ＰＨＹインターフェース方法は、アドレスフェーズでＰＨＹが、ＭＡＣから出力されたＰＨＹレジスタアドレスを、パラレルデータバスを介して受信する段階と、データフェーズで前記ＰＨＹが、前記ＭＡＣから出力されたライトデータを、前記パラレルデータバスを介して受信するか、または前記ＰＨＹが、リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送する段階と、を含む。前記ＰＨＹは、前記リードデータを１クロックサイクル以内に、前記ＭＡＣに伝送する。
前記ＰＨＹが、リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送する段階は、応答時間が経過した後、前記ＰＨＹが、前記リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送する。前記応答時間は、３１クロックサイクル以内である。
前記技術的課題を果たすための半導体装置は、ベンダー特有レジスタと、アドレスフェーズでパラレルデータバスを介して入力されたライトアドレスによって指定された前記レジスタの第１保存領域に、データフェーズで前記パラレルデータバスを介して入力されたライトデータをライトするためのライト回路と、を含む。前記アドレスフェーズと前記データフェーズのそれぞれは、１クロックサイクル以内に遂行される。
前記ライト回路は、初期化イネーブル信号とリード／ライト信号とを組み合わせるための第１論理ゲートと、前記第１論理ゲートの出力信号に応答して、前記パラレルデータバスを介して入力された信号の伝送を制御する伝送制御回路と、前記第１論理ゲートの出力信号に応答して、前記伝送制御回路の出力信号を前記レジスタまたは内部回路に伝送するためのデマルチプレクサと、を含む。
前記半導体装置は、前記アドレスフェーズで前記パラレルデータバスを介して入力されたリードアドレスによって指定された前記ＰＨＹレジスタの第２保存領域に保存されたデータを前記データフェーズでリードし、該リードされたリードデータを、前記パラレルデータバスを介して外部装置に伝送するためのリード回路をさらに含む。
前記リード回路は、初期化イネーブル信号とリード／ライト信号とを組み合わせるための第１論理ゲートと、前記第１論理ゲートの出力信号に応答して、前記リードデータまたは内部回路から出力されたデータの伝送を制御するデマルチプレクサと、前記第１論理ゲートの出力信号に応答して、前記デマルチプレクサの出力信号を前記パラレルデータバスに伝送することを制御するための伝送制御回路と、を含む。
前記技術的課題を果たすためのＭＡＣ−ＰＨＹインターフェースは、アドレスフェーズでＭＡＣから出力されたアドレスをＰＨＹに伝送してデータフェーズで前記ＭＡＣから出力されたライトデータを前記ＰＨＹに伝送するか、前記ＰＨＹから出力されたリードデータを前記ＭＡＣに伝送するためのパラレルデータバスと、前記ＭＡＣから出力されたリード／ライト信号を前記ＰＨＹに伝送するための第１信号ラインと、前記ＭＡＣから出力されて初期化動作または通常動作を指すための初期化イネーブル信号を前記ＰＨＹに伝送するための第２信号ラインと、を含む。前記アドレスフェーズと前記データフェーズのそれぞれは、１クロックサイクル以内に遂行される。
前記技術的課題を果たすためのシステムは、アドレス、リード／ライト信号、初期化イネーブル信号、及びライトデータを出力するＭＡＣと、リードデータを出力するＰＨＹと、前記ＭＡＣと前記ＰＨＹとの間に接続されたインターフェースと、を含む。前記インターフェースは、アドレスフェーズで前記アドレスを前記ＰＨＹに伝送してデータフェーズで前記ライトデータを前記ＰＨＹに伝送するか、前記リードデータを前記ＭＡＣに伝送するためのパラレルデータバスと、前記リード／ライト信号を前記ＰＨＹに伝送するための第１信号ラインと、前記初期化イネーブル信号を前記ＰＨＹに伝送するための第２信号ラインと、を含む。
前記技術的課題を果たすための初期化ライト動作時の信号処理方法は、ＭＡＣが、クロック信号の最初の周期の間にパラレルデータバスを介してライトアドレスをＰＨＹに伝送する段階と、前記ＭＡＣが、前記クロック信号の二番目の周期の間に前記パラレルデータバスを介してライトデータをＰＨＹに伝送する段階と、を含む。
前記技術的課題を果たすための初期化リード動作時のＰＨＹの信号処理方法は、クロック信号の１周期の間にパラレルデータバスを介してリードアドレスをＰＨＹが受信する段階と、データバス応答時間が経過した後、前記リードアドレスによって指定されたＰＨＹレジスタから出力されたリードデータを前記クロック信号の１周期の間に前記パラレルデータバスに伝送する段階と、を含む。
本発明の実施形態によるシステムに含まれたＭＡＣとＰＨＹは、シリアル−パラレル変換器とシリアル−パラレル変換器のようなロジックを含まないので、ＭＡＣとＰＨＹのそれぞれの面積を減らしうる。本発明の実施形態によるＭＡＣとＰＨＹのそれぞれは、前記ロジックを含まないので、ゲートカウントを減らしうる。本発明の実施形態によるＭＡＣとＰＨＹのそれぞれは、前記ロジックを含まないので、消費電力を減らしうる。本発明の実施形態によるインターフェース方法とインターフェースを使う場合、アドレスフェーズとデータフェーズのそれぞれは、クロック信号の１周期以内に遂行されるので、ＰＨＹレジスタをアクセスするためのアクセス時間を短縮しうる。したがって、ブーティング時間を短縮しうる。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
一般的なマネジメントインターフェースのシリアルリード動作を示すタイミング図である。 一般的なマネジメントインターフェースのシリアルライト動作を示すタイミング図である。 本発明の実施形態によるＭＡＣ−ＰＨＹインターフェースを含むシステムの概略的なブロック図である。 図３に示されたＰＨＹの一実施形態を示すブロック図である。 図４に示された検出回路の回路図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の一実施形態を示すタイミング図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の他の実施形態を示すタイミング図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作のまた他の実施形態を示すタイミング図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作のさらに他の実施形態を示すタイミング図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常伝送動作との一実施形態を示すタイミング図である。 図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常受信動作との他の実施形態を示すタイミング図である。 図３に示されたＰＨＹの他の実施形態を示すブロック図である。 図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の実施形態を示すタイミング図である。 図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常伝送動作との一実施形態を示すタイミング図である。 図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常受信動作との他の実施形態を示すタイミング図である。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
図３は、本発明の実施形態によるＭＡＣ−ＰＨＹインターフェースを含むシステムの概略的なブロック図である。図３を参照すれば、ワイメディア（ＷｉＭｅｄｉａ）をベースとしたシステム１０は、ＭＡＣ１２、ＰＨＹ１４、及びＭＡＣ１２とＰＨＹ１４との間に接続されたインターフェース１５を含む。本実施形態によるシステム１０は、家電（Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃ）、移動通信装置を含むハンドセット（ｈａｎｄｓｅｔ）、またはＰＣであり得る。実施形態によって、システム１０は、一つの半導体チップまたはＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）として具現可能である。また、実施形態によって、ＭＡＣ１２とＰＨＹ１４のそれぞれは、別途の半導体チップとして具現することが可能である。
インターフェース１５は、コントロールインターフェース１６、８ビットデータバスＤＡＴＡ［７：０］を含むデータインターフェース１８、ＣＣＡ（Ｃｌｅａｒ Ｃｈａｎｎｅｌ Ａｓｓｅｓｓｍｅｎｔ）インターフェース２０、及びマネジメントインターフェース２２を含む。それぞれのインターフェース信号！ＰＨＹ＿ＲＥＳＥＴ、ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒ／ＴＸ＿ＥＮ、ＲＸ＿ＥＮ、ＰＨＹ＿ＡＣＴＩＶＥ、ＳＴＯＰＣ、ＰＣＬＫ、ＤＡＴＡ＿ＥＮ、ＣＣＡ＿ＳＴＡＴＵＳ、及びＳＭＩ＿ＥＮ／ＳＥＲＩＡＬ＿ＤＡＴＡが伝送されるそれぞれの信号ラインは、１ビット幅を有しうる。しかし、これに限定されるものではない。図３には、８ビットデータバスＤＡＴＡ［７：０］が示されているが、本実施形態の初期化動作時、ＰＨＹレジスタアドレスまたはＰＨＹレジスタデータを伝送するために使われるデータバスが、８ビットデータバスに限定されるものではない。
ＰＨＹ１４のＰＨＹレジスタまたはベンダー特有レジスタ（Ｖｅｎｄｏｒ ｓｐｅｃｉｆｉｃ ｒｅｇｉｓｔｅｒｓ）を初期化するために、ＭＡＣ１２は、前記ＰＨＹレジスタにＰＨＹレジスタデータ（以下、‘ライト（ｗｒｉｔｅ）データ’と称する）をライトする動作（以下、‘初期化ライト動作’と称する）または前記ＰＨＹレジスタに保存されたＰＨＹレジスタデータ（以下、‘リード（ｒｅａｄ）データ’と称する）をリードする動作（以下、‘初期化リード動作’と称する）を遂行しうる。
前記初期化ライト動作と前記初期化リード動作とを初期化動作またはＰＨＹレジスタ初期化動作と称する。場合によって、初期化ライト動作をパラレルＳＭＩライト動作と称し、初期化リード動作をパラレルＳＭＩリード動作と称してもよい。したがって、初期化動作は、ＳＭＩ（Ｓｏｆｔｗａｒｅ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｒｆａｃｅ）動作と言える。
初期化動作時、伝送イネーブル信号ＴＸ＿ＥＮは、コントロールインターフェース１６の信号ライン１７を介してＭＡＣ１２からＰＨＹ１４に伝送される。また、初期化動作時、ＰＨＹレジスタアドレスとＰＨＹレジスタデータは、データバスＤＡＴＡ［７；０］を介して伝送され、通常動作時にペイロードヘッダ（ｐａｙｌｏａｄ ｈｅａｄｅｒ）とペイロードデータは、データバスＤＡＴＡ［７；０］を介して伝送される。
図１のシリアルリード動作時または図２のシリアルライト動作時に、シリアルデータを伝送するために使われたシリアルデータラインＳＥＲＩＡＬ＿ＤＡＴＡ２３は、本実施形態による初期化動作時に、初期化イネーブル信号ＳＭＩ＿ＥＮを伝送するための専用信号ラインとして使われる。したがって、初期化イネーブル信号ＳＭＩ＿ＥＮは、初期化動作時にイネーブルされ、通常動作時にディセーブルされる。
図６ないし図１５に示されたように、初期化動作時、それぞれのＰＨＹレジスタアドレスＷＲＩＴＥ ＡＤＤＲ１、ＷＲＩＴＥ ＡＤＤＲ２、ＲＥＡＤ ＡＤＤＲ１、ＲＥＡＤＡＤＤＲ２、Ｗｒｉｔｅ Ａｄｄｒ及びＲｅａｄ Ａｄｄｒが伝送されるトランザクションの部分をアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）と言い、それぞれのＰＨＹレジスタデータＷＲＩＴＥ ＤＡＴＡ１、ＷＲＩＴＥ ＤＡＴＡ２、ＲＥＡＤ ＤＡＴＡ１、ＲＥＡＤ ＤＡＴＡ２、Ｗｒｉｔｅ Ｄａｔａ、及びＲｅａｄ Ｄａｔａが伝送されるトランザクションの部分をデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）と言う。
初期化動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でデータバスＤＡＴＡ［７：０］は、ＰＨＹレジスタアドレス（例えば、ライトアドレスまたはリードアドレス）を伝送し、前記初期化動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でデータバスＤＡＴＡ［７：０］は、ＰＨＹレジスタデータ（例えば、ライトデータまたはリードデータ）を伝送しうる。また、図１０、図１１、図１４、及び図１５に示されたように、通常伝送動作時と通常受信動作時とにデータバスＤＡＴＡ［７：０］は、ペイロードヘッダとペイロードデータとを含むデータ（または、フレーム）を伝送しうる。
すべてのＰＨＹ１４のあらゆる変数をクリアしてＰＨＹ１４を初期状態（ｉｎｉｔｉａｌ ｓｔａｔｅ）にリセットするためのＰＨＹリセット信号！ＰＨＹ＿ＲＥＳＥＴは、ＭＡＣ１２からＰＨＹ１４に出力される。ＰＨＹリセット信号！ＰＨＹ＿ＲＥＳＥＴは、クロック信号ＰＣＬＫに非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）であり、アクティブロー（ａｃｔｉｖｅ ｌｏｗ）である。
初期化動作時、初期化リード動作／初期化ライト動作を指すためのリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、信号ライン１７を介してＭＡＣ１２からＰＨＹ１４に伝送される。また、通常動作時、ＰＨＹ１４を伝送状態（ｔｒａｎｓｍｉｔ ｓｔａｔｅ）に置くための伝送イネーブル信号ＴＸ＿ＥＮは、信号ライン１７を介してＭＡＣ１２からＰＨＹ１４に伝送される。伝送イネーブル信号ＴＸ＿ＥＮは、スリープ状態を除いてクロック信号ＰＣＬＫに同期しており、アクティブハイである。通常動作時、ＰＨＹ１４を受信状態（ｒｅｃｅｉｖｅ ｓｔａｔｅ）に置くための受信イネーブル信号ＲＸ＿ＥＮは、ＭＡＣ１２からＰＨＹ１４に伝送される。受信イネーブル信号ＲＸ＿ＥＮは、スリープ状態を除いてクロック信号ＰＣＬＫに同期しており、アクティブハイである。
ＰＨＹ１４がフレームを伝送するか、またはフレームを受信するかどうかを指すＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥは、ＰＨＹ１４からＭＡＣ１２に伝送される。伝送状態でＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥの立ち上がりエッジは、ローカルアンテナ（図示せず）でフレームの伝送が開始されたことを指し、ＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥの立下りエッジは、すべてのフレーム（ｅｎｔｉｒｅ ｆｒａｍｅ）が空気中に（ｏｖｅｒ ｔｈｅ ａｉｒ）伝送されたことを指す。
また、受信状態でＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥの立ち上がりエッジは、プリアンブル（ｐｒｅａｍｂｌｅ）の開始が検出されたことを指し、ＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥの立下りエッジは、ローカルアンテナですべてのフレームが受信されたことを指す。ＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥは、クロック信号ＰＣＬＫに同期しており、アクティブハイである。
オン／オフ信号ＳＴＯＰＣは、スタンバイ状態でクロック信号ＰＣＬＫのオン／オフを指す。オン／オフ信号ＳＴＯＰＣが、ＭＡＣ１２からＰＨＹ１４に出力されない時、クロック信号ＰＣＬＫはアクティブされ、オン／オフ信号ＳＴＯＰＣが、ＰＨＹ１４に出力される時、クロック信号ＰＣＬＫはアクティブされない。オン／オフ信号ＳＴＯＰＣは、選択的な（ｏｐｔｉｏｎａｌ）信号である。
ＰＨＹ１４からＭＡＣ１２に出力されるデータイネーブル信号ＤＡＴＡ＿ＥＮは、伝送状態ではＭＡＣ１２からさらに多くのデータを要求するために使われ、受信状態ではデータバスＤＡＴＡ［７：０］上に有効データがあることをＭＡＣ１２に指すために使われる。データイネーブル信号ＤＡＴＡ＿ＥＮは、クロック信号ＰＣＬＫに同期しており、アクティブハイである。
ＰＨＹ１４は、ＣＣＡインターフェース２０の信号ラインを用いてＣＣＡ状態指示のためのＣＣＡ状態指示信号ＣＣＡ＿ＳＴＡＴＵＳをＭＡＣ１２に出力することができる。ＣＣＡ状態指示信号ＣＣＡ＿ＳＴＡＴＵＳは、クロック信号ＰＣＬＫに同期しており、アクティブハイである。本実施形態によるＭＡＣ１２は、マネジメントインターフェース２２の信号ライン２３を介して初期化動作または通常動作を指すための初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に伝送しうる。
図４は、図３に示されたＰＨＹのブロック図である。図３と図４とを参照すれば、本実施形態によるシステム１０は、ＭＡＣ１２と、ＰＨＹ１４と、インターフェース信号をインターフェースするためのＭＡＣ１２とＰＨＹ１４との間に接続されているＭＡＣ−ＰＨＹインターフェース１５と、を含む。ＰＨＹ１２は、ライト回路３０、リード回路４０、検出回路６０、及びＰＨＹレジスタ７０を含む。
初期化ライト動作のアドレスフェーズでライト回路３０は、データバスＤＡＴＡ［７：０］を介して入力されたライトアドレスを、受信してデコーディングする。そして、前記初期化ライト動作のデータフェーズでライト回路３０は、デコードされたライトアドレスによって指定されたＰＨＹレジスタ７０にデータバスＤＡＴＡ［７：０］を介して入力されたライトデータをライトする。
初期化リード動作のアドレスフェーズでライト回路３０は、データバスＤＡＴＡ［７：０］を介して入力されたリードアドレスを受信してデコーディングする。そして、前記初期化リード動作のデータフェーズでリード回路４０は、デコードされたリードアドレスによって指定されたＰＨＹレジスタ７０に保存されたリードデータをリードし、該リードされたリードデータをデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。
図５は、図４に示された検出回路の回路図である。図５の検出回路６０は、初期化イネーブル信号ＳＭＩ＿ＥＮを受信する入力端Ｄとラッチ信号Ｑを出力するための出力端Ｑとを含むラッチ回路６１、第３インバータ６３、及び第４ＡＮＤゲート６５を含む。ラッチ回路６１は、ＰＨＹリセット信号！ＰＨＹ＿ＲＥＳＥＴに応答して初期化され、クロック信号ＰＣＬＫに応答して初期化イネーブル信号ＳＭＩ＿ＥＮのレベルによる出力信号を第３インバータ３に出力する。
検出回路６０は、クロック信号ＰＣＬＫに応答して初期化イネーブル信号ＳＭＩ＿ＥＮのレベルを検出して検出信号ＤＥＴを出力する。例えば、初期化動作時、検出回路６０は、アドレスフェーズではハイレベルを有する検出信号ＤＥＴを出力し、データフェーズではローレベルを有する検出信号ＤＥＴを出力する。また、通常動作時、検出回路６０は、ローレベルを有する検出信号ＤＥＴを出力する。
図６は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の一実施形態を示すタイミング図である。図６は、順次に遂行される二つの初期化動作、すなわち、最初の初期化ライト動作と二番目の初期化ライト動作とを示すタイミング図である。また、最初の初期化ライト動作と二番目の初期化ライト動作との間には、応答時間が存在する。前記応答時間は、クロック信号ＰＣＬＫの１周期ｔＰＣＬＫまたは１クロックサイクルに該当する。
図３ないし図６を参照して、初期化ライト動作（または、パラレルＳＭＩライト動作）を説明すれば、次の通りである。まず、最初の初期化ライト動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）を説明すれば、次の通りである。初期化ライト動作時、通常伝送動作イネーブル信号ＮＴＯＥと通常受信動作イネーブル信号ＭＲＯＥは、ローレベルになる。
初期化イネーブル信号ＳＭＩ＿ＥＮがハイレベルである時、それぞれの初期化ライト動作が遂行される。アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）とでリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、ハイレベルを維持する。したがって、ハイレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒによってライト回路３０の入力ドライバー３５はイネーブルされ、リード回路４０の出力ドライバー５３はディセーブルされる。ハイレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒが、ＭＡＣ１２からＰＨＹ１４の第１ＡＮＤゲート３１に入力されれば、第１ＡＮＤゲート３１は、ハイレベルを有する出力信号を出力する。
図５の検出回路６０のラッチ回路６１は、ハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮとクロック信号ＰＣＬＫとに応答して、ローレベルを有する信号を、出力端Ｑを介して第３インバータ６３の入力端に出力する。第４ＡＮＤゲート６５は、ハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮとハイレベルを有する第３インバータ６３の出力信号とによってハイレベルを有する検出信号ＤＥＴを出力する。
第１ＯＲゲート３３は、ハイレベルを有する第１ＡＮＤゲート３１の出力信号、ハイレベルを有する検出信号ＳＥＴ、及びローレベルを有する通常伝送動作イネーブル信号ＮＴＯＥに応答して、ハイレベルを有する出力信号を出力する。データバスＤＡＴＡ［７：０］に接続された入力ドライバー３５は、ハイレベルを有する第１ＯＲゲート３５の出力信号に応答してイネーブルされる。したがって、入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたライトアドレスＷＲＩＴＥ ＡＤＤＲ１を第１デマルチプレクサ３９に伝送しうる。
第２ＯＲゲート３７は、ハイレベルを有する第１ＡＮＤゲート３１の出力信号とハイレベルを有する検出信号ＤＥＴとに応答して、ハイレベルを有するライトイネーブル信号ＷＥを出力することができる。第１デマルチプレクサ３９は、ハイレベルを有するライトイネーブル信号ＷＥに応答して、入力ドライバー３５から出力されたライトアドレスＷＲＩＴＥ ＡＤＤＲ１をＰＨＹレジスタ７０に伝送しうる。実施形態によって、ライト回路３０は、第１デマルチプレクサ３９から出力されたライトアドレスＷＲＩＴＥ ＡＤＤＲ１をデコーディングするためのデコーダ（図示せず）をさらに含みうる。
次いで、初期化ライト動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）を説明すれば、次の通りである。図５の検出回路６０のラッチ回路６１は、クロック信号ＰＣＬＫに応答してハイレベルを有する信号を第３インバータ６３の入力端に出力するので、第４ＡＮＤゲート６５は、ハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮとローレベルを有する第３インバータ６３の出力信号とに応答して、ローレベルを有する検出信号ＤＥＴを出力することができる。
第１ＯＲゲート３３は、ハイレベルを有する第１ＡＮＤゲート３１の出力信号、ローレベルを有する検出信号ＤＥＴ、及びローレベルを有する通常伝送動作イネーブル信号ＮＴＯＥに応答して、ハイレベルを有する出力信号を出力する。したがって、入力ドライバー３５は、ハイレベルを有する第１ＯＲゲート３３の出力信号に応答してイネーブルされる。入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたライトデータＷＲＩＴＥ ＤＡＴＡ１を第１デマルチプレクサ３９に伝送しうる。
第２ＯＲゲート３７は、ハイレベルを有する第１ＡＮＤゲート３１の出力信号とローレベルを有する検出信号ＤＥＴとに応答して、ハイレベルを有するライトイネーブル信号ＷＥを第１デマルチプレクサ３９に出力する。第１デマルチプレクサ３９は、ハイレベルを有するライトイネーブル信号ＷＥに応答して、入力ドライバー３５を介して入力されたライトデータＷＲＩＴＥ ＤＡＴＡ１をＰＨＹレジスタ７０に伝送しうる。実施形態によって、ライト回路３０は、ライトアドレスＷＲＩＴＥ ＡＤＤＲ１によって指定されたＰＨＹレジスタ７０にライトデータＷＲＩＴＥ ＤＡＴＡ１をライトするためのライトドライバー（図示せず）をさらに含みうる。入力ドライバー３５と出力ドライバー５３のそれぞれは、伝送制御回路の一例としてバッファ回路として具現可能である。
図６に示されたように、アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）のそれぞれは、クロック信号ＰＣＬＫの１周期ｔＰＣＬＫまたは１クロックサイクル以内に遂行される。したがって、最初の初期化ライト動作は、クロック信号ＰＣＬＫの２周期（２＊ｔＰＣＬＫ）または２クロックサイクル以内に遂行される。
図２と図６とを参照すれば、一回のシリアルライト動作を遂行するために、ＭＡＣとＰＨＹとで費やされるクロック信号ＰＣＬＫのクロックサイクルは、１９クロックサイクルであり、本実施形態による初期化ライト動作を遂行するために、ＭＡＣ１２とＰＨＹ１４とで費やされるクロック信号ＰＣＬＫのサイクルは、２クロックサイクルである。したがって、本実施形態によるＭＡＣ−ＰＨＹインターフェース方法を使うＭＡＣ１２とＰＨＹ１４とで費やされる電力は、図２に示されたＭＡＣ−ＰＨＹインターフェース方法を使うＭＡＣとＰＨＹとで消耗される電力に比べて相当減少する。
また、本実施形態によるＭＡＣ−ＰＨＹインターフェース方法を使うシステム１０で、ＰＨＹレジスタ７０をアクセスするためのアクセス時間は、図２に示されたＭＡＣ−ＰＨＹインターフェース方法を使うシステムのアクセス時間に比べて相当短縮される。これにより、ＰＨＹレジスタ７０を初期化するためのＰＨＹ１４のブーティング（ｂｏｏｔｉｎｇ）時間は、図２に示されたＭＡＣ−ＰＨＹインターフェース方法を使うシステムのＰＨＹのブーティング時間に比べて相当短縮される。
初期化動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）とでライトアドレスＷＲＩＴＥ ＡＤＤＲ１とライトデータＷＲＩＴＥ ＤＡＴＡ１とがデータバスＤＡＴＡ［７：０］を介してパラレルに伝送されるので、ＭＡＣ１２とＰＨＹ１４のそれぞれは、シリアル−パラレル変換器（ｓｅｒｉａｌ ｔｏ ｐａｒａｌｌｅｌ ｃｏｎｖｅｒｔｅｒ）とパラレル−シリアル変換器（ｐａｒａｌｌｅｌ ｔｏ ｓｅｒｉａｌ ｃｏｎｖｅｒｔｅｒ）とを要しない。シリアル−パラレル変換器とパラレル−シリアル変換器のようなロジックを含まないので、ＭＡＣ１２とＰＨＹ１４の面積は減少しうる。したがって、シリアル−パラレル変換器とパラレル−シリアル変換器のようなロジックが除去されることによって、ＭＡＣ１２とＰＨＹ１４のゲートカウントは減少する。また、前記ロジックがＭＡＣ１２とＰＨＹ１４とで除去されることによって、ＭＡＣ１２とＰＨＹ１４とで消耗される電力は減少する。
図６に示されたように、連続的に二回の初期化ライト動作が遂行される場合、最初の初期化ライト動作と二番目の初期化ライト動作との間に１クロックサイクルの応答時間（ｔｕｒｎａｒｏｕｎｄ ｔｉｍｅ）が必要である。前記応答時間の間に初期化イネーブル信号ＳＭＩ＿ＥＮは、ローレベルである。
それぞれの初期化ライト動作が終了した後、ＭＡＣ１２は、それぞれの初期化ライト動作が終了したことをＰＨＹ１４に指すために、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力する。二番目の初期化ライト動作は、最初の初期化ライト動作と実質的に同一であるので、簡単に説明すれば、次の通りである。
アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でＭＡＣ１２から出力されたライトアドレスＷＲＩＴＥ ＡＤＤＲ２は、クロック信号ＰＣＬＫの１周期以内にＰＨＹレジスタ７０に伝送され、データフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でＭＡＣ１２から出力されたライトデータＷＲＩＴＥ ＤＡＴＡ２は、クロック信号ＰＣＬＫの１周期以内にライトアドレスＷＲＩＴＥ ＡＤＤＲ２によって指定されたＰＨＹレジスタ７０にライトされる。
図７は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の他の実施形態を示すタイミング図である。図７は、順次に遂行される二つの初期化動作、すなわち、初期化ライト動作と初期化リード動作とに対するタイミング図である。初期化ライト動作が終了したことをＰＨＹ１４に指すための応答時間が存在する。前記応答時間は、クロック信号ＰＣＬＫの１周期に該当する。
図７に示された初期化ライト動作は、図６に示された初期化ライト動作と実質的に同一であるので、これについての説明は省略する。したがって、図３、図４、図５、及び図７を参照して、初期化リード動作を説明すれば、次の通りである。初期化イネーブル信号ＳＭＩ＿ＥＮがハイレベルである時、初期化リード動作が遂行される。アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）とでリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、ローレベルを有する。
まず、アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でのＰＨＹ１４の動作を説明すれば、次の通りである。ライト回路３０の入力ドライバー３５は、ハイレベルを有する検出信号ＤＥＴに応答してイネーブルされ、リード回路４０の出力ドライバー５３は、ハイレベルを有する検出信号ＤＥＴに応答してディセーブルされる。しかし、データフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でライト回路３０の入力ドライバー３５は、ローレベルを有する検出信号ＤＥＴに応答してディセーブルされ、リード回路４０の出力ドライバー５３は、ローレベルを有する検出信号ＤＥＴに応答してイネーブルされる。
第１ＡＮＤゲート３１の出力信号は、ローレベルである。ローレベルのリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、第１インバータ４１の入力端に入力される。したがって、第２ＡＮＤゲート４３は、ハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮとハイレベルを有する第１インバータ４１の出力信号とに応答して、ハイレベルを有する出力信号を出力する。
図５の検出回路６０のラッチ回路６１は、リード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒとクロック信号ＰＣＬＫとに応答してローレベルを有する信号を出力し、ラッチ回路６１の出力端Ｑに接続された第３インバータ６３は、ハイレベルを有する信号を出力する。したがって、第４ＡＮＤゲート６５は、ハイレベルを有する検出信号ＤＥＴを出力する。
ライト回路３０の第１ＯＲゲート３３は、ローレベルを有する第１ＡＮＤゲート３１の出力信号、ハイレベルを有する検出信号ＤＥＴ、及びローレベルを有する通常伝送動作イネーブル信号ＮＴＯＥに応答して、ハイレベルを有する信号を出力する。ハイレベルを有する第１ＯＲゲート３３に応答して活性化された入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたリードアドレスＲＥＡＤ ＡＤＤＲ１を第１デマルチプレクサ３９に伝送しうる。
第２ＯＲゲート３７は、ローレベルを有する第１ＡＮＤゲート３１の出力信号とハイレベルを有する検出信号ＤＥＴとに応答して、ハイレベルを有するライトイネーブル信号ＷＥを出力する。したがって、第１デマルチプレクサ３９は、ハイレベルを有するライトイネーブル信号ＷＥに応答して、入力ドライバー３５から出力されたリードアドレスＲＥＡＤ ＡＤＤＲ１をＰＨＹレジスタ７０に伝送しうる。実施形態によって、ライト回路３０は、第１デマルチプレクサ３９から出力されたリードアドレスＲＥＡＤ ＡＤＤＲ１をデコーディングするためのデコーダ（図示せず）をさらに含みうる。
第３ＡＮＤゲート４７は、ハイレベルを有する第２ＡＮＤゲート４３の出力信号ＲＥとローレベルを有する第２インバータ４５の出力信号とに応答して、ローレベルを有する信号を出力する。第３ＯＲゲート４９は、ローレベルを有する第３ＡＮＤゲート４７の出力信号とローレベルを有する通常受信動作イネーブル信号ＮＲＯＥとに応答して、ローレベルを有する信号を出力ドライバー５３に出力する。したがって、出力ドライバー５３は、ディセーブルされる。第２マルチプレクサ５１は、ハイレベルを有する第２ＡＮＤゲート４３の出力信号ＲＥ、すなわち、リードイネーブル信号に応答して第１入力端１と出力端とを連結する。
初期化ライト動作と異なって、初期化リード動作の場合、アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＡＨＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）との間には、データバス応答時間（ｄａｔａ ｂｕｓ ｔｕｒｎａｒｏｕｎｄ ｔｉｍｅ）が存在する。前記データバス応答時間は、データバスＤＡＴＡ［７：０］に対する所有権または使用権をＭＡＣ１２からＰＨＹ１４に渡すために必要な時間である。前記データバス応答時間は、最小の場合に１クロックサイクル１ｔＰＣＬＫであり、最大の場合に３１クロックサイクル（３１＊ｔＰＣＬＫ）であり得る。
次いで、データフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でのＰＨＹ１４の動作を説明すれば、次の通りである。検出回路６０のラッチ回路６１は、ハイレベルを有する信号を出力するので、第４ＡＮＤゲート６５は、ローレベルを有する検出信号ＤＥＴを出力する。したがって、それぞれのＯＲゲート３３と３７は、ローレベルを有する信号を出力する。したがって、入力ドライバー３５は、ローレベルを有する第１ＯＲゲート３３の出力信号に応答してディセーブルされる。
第２インバータ４５は、ハイレベルを有する信号を出力するので、第３ＡＮＤゲート４７は、ハイレベルを有する第２ＡＮＤゲート４３の出力信号とハイレベルを有する第２インバータ４５の出力信号とに応答して、ハイレベルを有する信号を第３ＯＲゲート４９に出力する。したがって、出力ドライバー５３は、イネーブルされる。
第２マルチプレクサ５１は、ハイレベルを有するリードイネーブル信号ＲＥに応答して、アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でリードアドレスＲＥＡＤ ＡＤＤＲ１によって指定されたＰＨＹレジスタ７０から出力されたリードデータＲＥＡＤ ＤＡＴＡ１を出力ドライバー５３に伝送する。したがって、イネーブルされた出力ドライバー５３は、クロック信号ＰＣＬＫに応答して第２マルチプレクサ５１から出力されたリードデータＲＥＡＤ ＤＡＴＡ１をデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送しうる。初期化リード動作が終了する時、ＭＡＣ１２は、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮを、データライン２３を介してＰＨＹ１４に伝送する。したがって、ＰＨＹ１４は、初期化リード動作が終了したことが分かる。
図８は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の他の実施形態を示すタイミング図である。図８には、二つの初期化動作、すなわち、最初の初期化リード動作と二番目の初期化リード動作とが遂行されるタイミング図である。最初の初期化リード動作と二番目の初期化リード動作との間には、データバス応答時間が存在する。
前記データバス応答時間は、データバスＤＡＴＡ［７：０］に対する所有権（または、使用権）をＰＨＹ１４からＭＡＣ１２に渡す（ｈａｎｄｏｖｅｒ）ための時間であり、クロック信号ＰＣＬＫの１周期に該当する。最初の初期化リード動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でＭＡＣ１２は、リードアドレスＲＥＡＤ ＡＤＤＲ１をデータバスＤＡＴＡ［７：０］を介してＰＨＹ１４に伝送する。
最初の初期化リード動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）と最初の初期化リード動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）との間には、データバス応答時間が存在する。前記データバス応答時間は、クロック信号ＰＣＬＫの１周期（最小）ないし３１周期（最大）である。前記データバス応答期間が経過された後、最初の初期化リード動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でＰＨＹ１４は、リードアドレスＲＥＡＤ ＡＤＤＲ１によって指定されたＰＨＹレジスタ７０からリードされたリードデータ（ＲＥＡＤ ＤＡＴＡ）をデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。
最初の初期化リード動作が終了し、二番目の初期化リード動作が遂行される前に、ＭＡＣ１２は、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをクロック信号ＰＣＬＫの１周期の間にＰＨＹ１４に出力する。この際、データバスＤＡＴＡ［７：０］の所有権は、ＰＨＹ１４からＭＡＣ１２に移転され、ＰＨＹ１２は、最初の初期化リード動作が終了したことを認識する。
二番目の初期化リード動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でＭＡＣ１２は、リードアドレスＲＥＡＤ ＡＤＤＲ２をデータバスＤＡＴＡ［７：０］を介してＰＨＹ１４に伝送する。二番目の初期化リード動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）と二番目の初期化リード動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）との間には、データバス応答時間が存在する。前記データバス応答時間は、クロック信号ＰＣＬＫの１周期（最小）ないし３１周期（最大）である。
前記データバス応答期間が経過した後、二番目の初期化リード動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でＰＨＹ１４は、リードアドレスＲＥＡＤ ＡＤＤＲ２によって指定されたＰＨＹレジスタ７０からリードされたリードデータ（ＲＥＡＤ ＤＡＴＡ）をデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。二番目の初期化リード動作が終了すれば、ＭＡＣ１２は、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力する。したがって、ＰＨＹ１４は、二番目の初期化リード動作が終了したことを認識することができる。
図９は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作のさらに他の実施形態を示すタイミング図である。図９は、二つの初期化動作、すなわち、初期化リード動作と初期化ライト動作とが遂行されるタイミング図である。初期化リード動作と初期化ライト動作との間には、データバス応答時間が存在する。
前記データバス応答時間は、データバスＤＡＴＡ［７：０］に対する所有権をＰＨＹ１４からＭＡＣ１２に渡すための時間であり、クロック信号ＰＣＬＫの１周期に該当する。初期化ライト動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でデータバスＤＡＴＡ［７：０］に対する所有権を有するＭＡＣ１２は、ライトアドレスＷＲＩＴＥ ＡＤＤＲ１をデータバスＤＡＴＡ［７：０］を介してＰＨＹ１４に伝送する。
初期化ライト動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でＰＨＹ１４は、ライトアドレスＷＲＩＴＥ ＡＤＤＲ１によって指定されたＰＨＹレジスタ７０にデータバスＤＡＴＡ［７：０］を介して入力されたライトデータ（ＷＲＩＴＥ ＤＡＴＡ）をライトする。初期化ライト動作が終了すれば、ＭＡＣ１２は、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力する。したがって、ＰＨＹ１４は、初期化ライト動作が終了したことを認識することができる。
図１０は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常伝送動作との一実施形態を示すタイミング図である。図１０は、順次に遂行される初期化ライト動作、通常伝送動作、及び初期化リード動作を説明するためのタイミング図である。
前記通常伝送動作時、通常伝送動作イネーブル信号ＮＴＯＥはハイレベルになり、通常受信動作イネーブル信号ＮＲＯＥはローレベルになる。初期化ライト動作と初期化リード動作とを遂行するために、ＭＡＣ１２は、マネジメントインターフェース２２の信号ライン２３を介してハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力し、通常伝送動作を遂行するために、ＭＡＣ１２は、マネジメントインターフェース２２の信号ライン２３を介してローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力する。
また、初期化ライト動作を遂行するために、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してハイレベルを有するリード／ライトイネーブル信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿ＷｒをＰＨＹ１４に出力し、初期化ライト動作が終了した後、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してローレベルを有するリード／ライトイネーブル信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿ＷｒをＰＨＹ１４に出力する。
通常伝送動作を遂行するために、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してハイレベルを有する伝送イネーブル信号ＴＸ＿ＥＮをＰＨＹ１４に出力し、ＭＡＣ１２は、コントロールインターフェース１６の当該信号ラインを介してハイレベルを有するＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥをＰＨＹ１４に出力し、ＭＡＣ１２は、データインターフェース１８を介してデータイネーブル信号ＤＡＴＡ＿ＥＮをＰＨＹ１４に出力する。データイネーブル信号ＤＡＴＡ＿ＥＮがハイレベルを維持する間にＭＡＣ１２は、データバスＤＡＴＡ［７：０］を介してペイロードヘッダとペイロードデータとをＰＨＹ１４に出力する。
図４を参照すれば、ＭＡＣ１２が、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをマネジメントインターフェース２２の信号ライン２３を介してＰＨＹ１４に出力するので、第１ＡＮＤゲート３１は、ローレベルを有する信号を出力する。また、図５の検出回路６０は、ローレベルを有する検出信号ＤＥＴを出力する。ハイレベルを有する通常伝送動作イネーブル信号ＮＴＯＥが第１ＯＲゲート３３に入力されるので、第１ＯＲゲート３３は、ハイレベルを有する信号を入力ドライバー３５に出力する。したがって、イネーブルされた入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とを第１デマルチプレクサ３９に出力する。
第２ＯＲゲート３７は、ローレベルを有する第１ＡＮＤゲート３１の出力信号とローレベルを有する検出信号ＤＥＴとに応答して、ローレベルを有するライトイネーブル信号ＷＥを第１デマルチプレクサ３９に出力する。したがって、第１デマルチプレクサ３９は、入力ドライバー３５を介して入力されたペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とを通常動作ライトデータＮＯＷＤとしてＰＨＹ１４の内部に出力する。したがって、ＰＨＹ１４は、ペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とをアンテナを介して外部に伝送しうる。この際、各ＡＮＤゲート４３と４７は、それぞれがローレベルを有する信号を出力する。したがって、第３ＯＲゲート４９は、ローレベルを有する第３ＡＮＤゲート４７の出力信号とローレベルを有する通常受信動作イネーブル信号ＮＯＷＤとに応答して、ローレベルを有する信号を出力ドライバー５３に出力する。したがって、出力ドライバー５３は、ディセーブルされる。
初期化リード動作についての説明は、図７、図８、及び図９を参照して説明した通りである。
図１１は、図４に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常受信動作との他の実施形態を示すタイミング図である。
図１１は、順次に遂行される初期化ライト動作、通常受信動作、及び初期化リード動作を説明するためのタイミング図である。前記通常受信動作時、通常伝送動作イネーブル信号ＮＴＯＥはローレベルになり、通常受信動作イネーブル信号ＮＲＯＥはハイレベルになる。初期化ライト動作と初期化リード動作とを遂行するために、ＭＡＣ１２は、マネジメントインターフェース２２の信号ライン２３を介してハイレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力し、通常受信動作を遂行するために、ＭＡＣ１２は、マネジメントインターフェース２２の信号ライン２３を介してローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをＰＨＹ１４に出力する。
また、初期化ライト動作を遂行するために、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してハイレベルを有するリード／ライトイネーブル信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿ＷｒをＰＨＹ１４に出力し、初期化ライト動作が終了した後、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してローレベルを有するリード／ライトイネーブル信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿ＷｒをＰＨＹ１４に出力する。
通常受信動作を遂行するために、ＭＡＣ１２は、コントロールインターフェース１６の信号ライン１７を介してローレベルを有する伝送イネーブル信号ＴＸ＿ＥＮをＰＨＹ１４に出力し、ＭＡＣ１２は、コントロールインターフェース１６の当該信号ラインを介してハイレベルを有するＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥをＰＨＹ１４に出力し、ＭＡＣ１２は、データインターフェース１８の当該信号ラインを介してデータイネーブル信号ＤＡＴＡ＿ＥＮをＰＨＹ１４に出力する。データイネーブル信号ＤＡＴＡ＿ＥＮがハイレベルを維持する間にＭＡＣ１２は、データバスＤＡＴＡ［７：０］を介してペイロードヘッダとペイロードデータとをＰＨＹ１４から受信することができる。
図４を参照すれば、ＭＡＣ１２が、ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮをマネジメントインターフェース２２の信号ライン２３を介してＰＨＹ１４に出力するので、第１ＡＮＤゲート３１は、ローレベルを有する信号を出力する。また、図５の検出回路６０は、ローレベルを有する検出信号ＤＥＴを出力する。入力ドライバー３５は、ローレベルを有する第１ＯＲゲート３３の出力信号に応答してディセーブルされる。
第２デマルチプレクサ５１は、ローレベルを有する第２ＡＮＤゲート４３の出力信号に応答して、ＰＨＹ１４の内部またはＰＨＹ１４の外部から伝送された通常動作リードデータＮＯＲＤを出力ドライバー５３に伝送する。通常受信動作イネーブル信号ＮＲＯＥがハイレベルであるので、第３ＯＲゲート４９は、ハイレベルを有する信号を出力ドライバー５３に出力する。イネーブルされた出力ドライバー５３は、第２デマルチプレクサ５１を介して入力された通常動作リードデータＮＯＲＤ、すなわち、ペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータとをデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。
図１２は、図３に示されたＰＨＹの他の実施形態を示すブロック図である。図３と図１２とを参照すれば、本実施形態によるシステム１０は、ＭＡＣ１２、ＰＨＹ１４、ＭＡＣ１２とＰＨＹ１４との間に接続されてインターフェース信号をインターフェースするためのＭＡＣ−ＰＨＹインターフェース１５を含む。ＰＨＹ１２は、ライト回路３０、リード回路４０、ＰＨＹレジスタ７０を含む。
図３、図６、及び図１２を参照すれば、初期化ライト動作のアドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でライト回路３０は、データバスＤＡＴＡ［７：０］を介して入力されたライトアドレスＷＲＩＴＥ ＡＤＤＲ１を受信してデコーディングする。そして、前記初期化ライト動作のデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でライト回路３０は、デコードされたライトアドレスによって指定されたＰＨＹレジスタ７０にデータバスＤＡＴＡ［７：０］を介して入力されたライトデータＷＲＩＴＥ ＤＡＴＡ１をライトする。
図１３は、図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作の実施形態を示すタイミング図である。図１３は、順次に遂行される最初の初期化リード動作と二番目の初期化リード動作とを説明するためのタイミング図である。最初の初期化リード動作と二番目の初期化リード動作との間には、データバス応答時間が存在する。
図３、図１２、及び図１３を参照して、最初の初期化リード動作を説明すれば、次の通りである。初期化イネーブル信号ＳＭＩ＿ＥＮがハイレベルである時、最初の初期化リード動作が遂行される。通常伝送動作イネーブル信号ＮＴＯＥと通常受信動作イネーブル信号ＮＲＯＥは、ローレベルである。まず、アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）でのＰＨＹ１４の動作を説明すれば、次の通りである。
リード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、ハイレベルを有する。したがって、ハイレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒによってライト回路３０の入力ドライバー３５はイネーブルされ、リード回路４０の出力ドライバー５３はディセーブルされる。ハイレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒが、ＭＡＣ１２からＰＨＹ１４の第１ＡＮＤゲート３１に入力されれば、第１ＡＮＤゲート３１は、ハイレベルを有するライトイネーブル信号ＷＥを出力し、第２ＡＮＤゲート４３は、ローレベルを有するリードイネーブル信号ＲＥを出力する。
ハイレベルを有するライトイネーブル信号ＷＥが第１ＯＲゲート８０に入力されるので、第１ＯＲゲート８０は、ハイレベルを有する信号を入力ドライバー３５に出力する。したがって、入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたリードアドレスＲＥＡＤ ＡＤＤＲ１を第１デマルチプレクサ３９に伝送する。
第１デマルチプレクサ３９は、ハイレベルを有するライトイネーブル信号ＷＥに応答して、リードアドレスＲＥＡＤ ＡＤＤＲ１をＰＨＹレジスタ７０に伝送しうる。実施形態によって、ライト回路３０は、第１デマルチプレクサ３９から出力されたリードアドレスＲＥＡＤ ＡＤＤＲ１をデコーディングするためのデコーダ（図示せず）をさらに含みうる。
アドレスフェーズ（ＡＤＤＲＥＳＳ ＰＨＡＳＥ）とデータフェーズ（ＤＡＴＡ ＰＨＡＳＥ）との間には、データバス応答時間が存在する。前記データバス応答時間は、クロック信号ＰＣＬＫの１周期ないしクロック信号ＰＣＬＫの３１周期である。前記データバス応答時間の間にデータバスＤＡＴＡ［７：０］の所有権または使用権は、ＭＡＣ１２からＰＨＹ１４に移る。
次いで、データフェーズ（ＤＡＴＡ ＰＨＡＳＥ）でのＰＨＹ１４の動作を説明すれば、次の通りである。リード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒは、ローレベルを有する。したがって、ローレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒによってライト回路３０の入力ドライバー３５はディセーブルされ、リード回路４０の出力ドライバー５３はイネーブルされる。
ローレベルを有するリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒが、ＭＡＣ１２からＰＨＹ１４の第１ＡＮＤゲート３１に入力されれば、第１ＡＮＤゲート３１は、ローレベルを有するライトイネーブル信号ＷＥを出力し、第２ＡＮＤゲート４３は、ハイレベルを有するリードイネーブル信号ＲＥを出力する。ハイレベルを有するリードイネーブル信号ＲＥが第２デマルチプレクサ５１に入力されるので、リードアドレスＲＥＡＤ ＡＤＤＲ１によって指定されたＰＨＹレジスタ７０から出力されたリードデータＲＥＡＤ ＤＡＴＡ１は、出力ドライバー５３に伝送される。
ハイレベルを有するリードイネーブル信号ＲＥが第２ＯＲゲート８２に入力されるので、第２ＯＲゲート８２は、ハイレベルを有する信号を出力ドライバー５３に出力する。したがって、出力ドライバー５３は、第２デマルチプレクサ５１から伝送されたリードデータＲＥＡＤ ＤＡＴＡ１をデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。
最初の初期化リード動作が終了した後、ＭＡＣ１２は、クロック信号ＰＣＬＫの１周期の間にローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮを、信号ライン２３を介してＰＨＹ１２に伝送する。前記ローレベルを有する初期化イネーブル信号ＳＭＩ＿ＥＮは、最初の初期化リード動作が終了したことを指す信号としての機能を遂行しうる。前記クロック信号ＰＣＬＫの１周期の間をデータバス応答時間と言う。前記バス応答時間の間にデータバスＤＡＴＡ［７：０］に対する所有権または使用権は、ＰＨＹ１４からＭＡＣ１２に移る。二番目の初期化リード動作は、最初の初期化リード動作と同様に遂行される。したがって、これについての詳細な説明は省略する。
図１４は、図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常伝送動作との一実施形態を示すタイミング図である。図１４は、順次に遂行される初期化ライト動作、通常伝送動作、及び初期化リード動作を説明するためのタイミング図である。
図１２と図１４とを参照すれば、前記通常伝送動作時、通常伝送動作イネーブル信号ＮＴＯＥはハイレベルになり、通常受信動作イネーブル信号ＮＲＯＥはローレベルになる。初期化イネーブル信号ＳＭＩ＿ＥＮとリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒのそれぞれが、ハイレベルである時、初期化ライト動作が遂行される。初期化イネーブル信号ＳＭＩ＿ＥＮがローレベルであり、コントロールインターフェース１６の信号ライン１７を介して入力された伝送イネーブル信号ＴＸ＿ＥＮがハイレベルであり、ＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥとデータイネーブル信号ＤＡＴＡ＿ＥＮのそれぞれが、ハイレベルである時、通常伝送動作が遂行される。
図１２を参照すれば、ハイレベルを有する通常伝送動作イネーブル信号ＮＴＯＥが第１ＯＲゲート３３に入力されるので、第１ＯＲゲート３３は、ハイレベルを有する信号を入力ドライバー３５に出力する。したがって、イネーブルされた入力ドライバー３５は、データバスＤＡＴＡ［７：０］を介して入力されたペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とを第１デマルチプレクサ３９に出力する。
ローレベルを有する第１ＡＮＤゲート３１の出力信号ＷＥに応答して、第１デマルチプレクサ３９は、入力ドライバー３５を介して入力されたペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とを通常動作ライトデータＮＯＷＤとしてＰＨＹ１４の内部に出力する。したがって、ＰＨＹ１４は、ペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とをアンテナを介して外部に伝送しうる。
図１４に示された初期化リード動作は、図１３を参照して説明した初期化リード動作と同一であるので、これについての説明は省略する。
図１５は、図１２に示されたＰＨＹを含むシステムのＭＡＣ−ＰＨＹインターフェース方法を利用した初期化動作と通常受信動作との他の実施形態を示すタイミング図である。図１５は、順次に遂行される初期化ライト動作、通常受信動作、及び初期化リード動作を説明するためのタイミング図である。
図１２と図１５とを参照すれば、前記通常受信動作時、通常伝送動作イネーブル信号ＮＴＯＥはローレベルになり、通常受信動作イネーブル信号ＮＲＯＥはハイレベルになる。初期化イネーブル信号ＳＭＩ＿ＥＮとリード／ライト信号ＳＭＩ＿ｄａｔａ＿Ｒｄ＿Ｗｒのそれぞれが、ハイレベルである時、初期化ライト動作が遂行される。初期化イネーブル信号ＳＭＩ＿ＥＮがローレベルであり、コントロールインターフェース１６の信号ライン１７を介して入力された伝送イネーブル信号ＴＸ＿ＥＮがローレベルであり、ＰＨＹアクティブ信号ＰＨＹ＿ＡＣＴＩＶＥとデータイネーブル信号ＤＡＴＡ＿ＥＮのそれぞれが、ハイレベルである時、通常受信動作が遂行される。
図１２と図１５とを参照すれば、前記通常受信動作時、第１ＯＲゲート３３は、ローレベルを有する第１ＡＮＤゲート３１の出力信号ＷＥとローレベルを有する通常伝送動作イネーブル信号ＮＴＯＥとに応答して、ローレベルを有する信号を入力ドライバー３５に伝送する。したがって、入力ドライバー３５は、ディセーブルされる。
第２ＡＮＤゲート４３は、ローレベルを有するリードイネーブル信号ＲＥを出力する。したがって、第２デマルチプレクサ５１は、ＰＨＹ１４の内部またはＰＨＹ１４の外部から入力されたペイロードヘッダとペイロードデータとを出力ドライバー５３に伝送する。ハイレベルを有する通常受信動作イネーブル信号ＮＲＯＥが第１ＯＲゲート３３に入力されるので、第１ＯＲゲート３３は、ハイレベルを有する信号を出力ドライバー５３に出力する。したがって、イネーブルされた出力ドライバー５３は、第２デマルチプレクサ５１から伝送されたペイロードヘッダ（Ｐａｙｌｏａｄ Ｈｄｒ）とペイロードデータ（Ｐａｙｌｏａｄ Ｄａｔａ）とをデータバスＤＡＴＡ［７：０］を介してＭＡＣ１２に伝送する。
図１５に示された初期化リード動作は、図１３を参照して説明した初期化リード動作と同一であるので、これについての説明は省略する。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、パラレルインターフェース方法、該方法を遂行するための装置に使われる。
１２ ＭＡＣ
１４ ＰＨＹ
１５ インターフェース
１６ コントロールインターフェース
１８ データインターフェース
２０ ＣＣＡインターフェース
２２ マネジメントインターフェース
２３ シリアルデータライン：ＳＥＲＩＡＬ＿ＤＡＴＡ

Claims (28)

  1. アドレスフェーズでＭＡＣが、ＰＨＹレジスタアドレスを、パラレルデータバスを介してＰＨＹに伝送する段階と、
    データフェーズで前記ＭＡＣが、ライトデータを、前記パラレルデータバスを介して前記ＰＨＹに伝送するか、または前記ＭＡＣが、前記ＰＨＹから出力されたリードデータを、前記パラレルデータバスを介して受信する段階と、
    を具備することを特徴とするＭＡＣ−ＰＨＹインターフェース方法。
  2. 前記ＭＡＣは、
    前記ＰＨＹレジスタアドレスと前記ライトデータとを２クロックサイクル以内に、前記ＰＨＹに伝送することを特徴とする請求項１に記載のＭＡＣ−ＰＨＹインターフェース方法。
  3. アドレスフェーズでＰＨＹが、ＭＡＣから出力されたＰＨＹレジスタアドレスを、パラレルデータバスを介して受信する段階と、
    データフェーズで前記ＰＨＹが、前記ＭＡＣから出力されたライトデータを、前記パラレルデータバスを介して受信するか、または前記ＰＨＹが、リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送する段階と、
    を具備することを特徴とするＭＡＣ−ＰＨＹインターフェース方法。
  4. 前記ＰＨＹは、
    前記リードデータを１クロックサイクル以内に、前記ＭＡＣに伝送することを特徴とする請求項３に記載のＭＡＣ−ＰＨＹインターフェース方法。
  5. 前記ＰＨＹが、リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送する段階は、
    応答時間が経過した後、前記ＰＨＹが、前記リードデータを、前記パラレルデータバスを介して前記ＭＡＣに伝送することを特徴とする請求項３に記載のＭＡＣ−ＰＨＹインターフェース方法。
  6. 前記応答時間は、
    ３１クロックサイクル以内であることを特徴とする請求項５に記載のＭＡＣ−ＰＨＹインターフェース方法。
  7. レジスタと、
    アドレスフェーズでパラレルデータバスを介して入力されたライトアドレスによって指定された前記レジスタの第１保存領域に、データフェーズで前記パラレルデータバスを介して入力されたライトデータをライトするためのライト回路と、
    を具備することを特徴とする半導体装置。
  8. 前記ライトアドレスと前記ライトデータのそれぞれは、
    ＭＡＣから出力されたことを特徴とする請求項７に記載の半導体装置。
  9. 前記アドレスフェーズと前記データフェーズのそれぞれは、
    １クロックサイクル以内に遂行されることを特徴とする請求項７に記載の半導体装置。
  10. 前記ライト回路は、
    初期化イネーブル信号とリード／ライト信号とを組み合わせるための第１論理ゲートと、
    前記第１論理ゲートの出力信号に応答して、前記パラレルデータバスを介して入力された信号の伝送を制御する伝送制御回路と、
    前記第１論理ゲートの出力信号に応答して、前記伝送制御回路の出力信号を前記レジスタまたは内部回路に伝送するためのデマルチプレクサと、
    を具備することを特徴とする請求項７に記載の半導体装置。
  11. 前記ライト回路は、
    前記第１論理ゲートの出力信号と通常伝送動作イネーブル信号とに応答して、前記伝送制御回路の動作を制御するための第２論理ゲートをさらに具備することを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体装置は、
    前記アドレスフェーズで前記パラレルデータバスを介して入力されたリードアドレスによって指定された前記レジスタの第２保存領域に保存されたデータを前記データフェーズでリードし、該リードされたリードデータを、前記パラレルデータバスを介して外部装置に伝送するためのリード回路をさらに具備することを特徴とする請求項７に記載の半導体装置。
  13. 前記リードアドレスは、ＭＡＣから出力され、前記リードデータは、前記外部装置である前記ＭＡＣに伝送されることを特徴とする請求項１２に記載の半導体装置。
  14. 前記リード回路は、
    初期化イネーブル信号とリード／ライト信号とを組み合わせるための第１論理ゲートと、
    前記第１論理ゲートの出力信号に応答して、前記リードデータまたは内部回路から出力されたデータの伝送を制御するデマルチプレクサと、
    前記第１論理ゲートの出力信号に応答して、前記デマルチプレクサの出力信号を前記パラレルデータバスに伝送することを制御するための伝送制御回路と、
    を具備することを特徴とする請求項１２に記載の半導体装置。
  15. 前記リード回路は、
    前記第１論理ゲートの出力信号と通常受信動作イネーブル信号とに応答して、前記伝送制御回路の動作を制御するための第２論理回路をさらに具備することを特徴とする請求項１４に記載の半導体装置。
  16. 前記リード回路は、
    前記リード／ライト信号を反転し、該反転されたリード／ライト信号を前記第１論理ゲートに伝送するためのインバータをさらに具備することを特徴とする請求項１３に記載の半導体装置。
  17. アドレスフェーズでＭＡＣから出力されたアドレスをＰＨＹに伝送し、データフェーズで前記ＭＡＣから出力されたライトデータを前記ＰＨＹに伝送するか、前記ＰＨＹから出力されたリードデータを前記ＭＡＣに伝送するためのパラレルデータバスと、
    前記ＭＡＣから出力されたリード／ライト信号を前記ＰＨＹに伝送するための第１信号ラインと、
    前記ＭＡＣから出力されて初期化動作または通常動作を指示するための初期化イネーブル信号を前記ＰＨＹに伝送するための第２信号ラインと、
    を具備することを特徴とするＭＡＣ−ＰＨＹインターフェース。
  18. 前記アドレスフェーズと前記データフェーズのそれぞれは、
    １クロックサイクル以内に遂行されることを特徴とする請求項１７に記載のＭＡＣ−ＰＨＹインターフェース。
  19. アドレス、リード／ライト信号、初期化イネーブル信号、及びライトデータを出力するＭＡＣと、
    リードデータを出力するＰＨＹと、
    前記ＭＡＣと前記ＰＨＹとの間に接続されたインターフェースと、
    を具備し、
    前記インターフェースは、
    アドレスフェーズで前記アドレスを前記ＰＨＹに伝送してデータフェーズで前記ライトデータを前記ＰＨＹに伝送するか、前記リードデータを前記ＭＡＣに伝送するためのパラレルデータバスと、
    前記リード／ライト信号を前記ＰＨＹに伝送するための第１信号ラインと、
    前記初期化イネーブル信号を前記ＰＨＹに伝送するための第２信号ラインと、
    を具備することを特徴とするシステム。
  20. 前記ＭＡＣは、
    前記アドレスと前記ライトデータとを２クロックサイクル以内に、前記ＰＨＹに伝送することを特徴とする請求項１９に記載のシステム。
  21. 前記ＰＨＹは、
    １クロックサイクル以内に、前記リードデータを前記ＭＡＣに伝送することを特徴とする請求項１９に記載のシステム。
  22. 初期化リード動作時、前記ＰＨＹは、応答時間が経過した後、１クロックサイクル以内に、前記リードデータを前記ＭＡＣに伝送することを特徴とする請求項１９に記載のシステム。
  23. 前記応答時間は、
    ３１クロックサイクル以内であることを特徴とする請求項２２に記載のシステム。
  24. 前記ＰＨＹは、
    レジスタと、
    前記データフェーズで前記アドレスによって指定された前記レジスタの第１保存領域に、前記ライトデータをライトするためのライト回路と、
    を具備することを特徴とする請求項１９に記載のシステム。
  25. 前記ＰＨＹは、
    前記データフェーズで前記アドレスによって指定された前記レジスタの第２保存領域に保存された前記リードデータをリードして、前記ＭＡＣに伝送するためのリード回路をさらに具備することを特徴とする請求項２４に記載のシステム。
  26. ＭＡＣが、クロック信号の最初の周期の間にパラレルデータバスを介してライトアドレスをＰＨＹに伝送する段階と、
    前記ＭＡＣが、前記クロック信号の二番目の周期の間に前記パラレルデータバスを介してライトデータをＰＨＹに伝送する段階と、
    を具備することを特徴とする初期化ライト動作時のＭＡＣの信号処理方法。
  27. クロック信号の１周期の間にパラレルデータバスを介してリードアドレスをＰＨＹが受信する段階と、
    データバス応答時間が経過した後、前記リードアドレスによって指定されたレジスタから出力されたリードデータを前記クロック信号の１周期の間に前記パラレルデータバスに伝送する段階と、
    を具備することを特徴とする初期化リード動作時のＰＨＹの信号処理方法。
  28. 前記データバス応答時間は、
    前記クロック信号の１周期から前記クロック信号の３１周期までであることを特徴とする請求項２７に記載の初期化リード動作時のＰＨＹの信号処理方法。
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