JPH11355321A - 媒体アクセス制御装置 - Google Patents
媒体アクセス制御装置Info
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- JPH11355321A JPH11355321A JP11113611A JP11361199A JPH11355321A JP H11355321 A JPH11355321 A JP H11355321A JP 11113611 A JP11113611 A JP 11113611A JP 11361199 A JP11361199 A JP 11361199A JP H11355321 A JPH11355321 A JP H11355321A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】単一のＭＡＣ（媒体アクセス制御）チップで、
１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｔ、１０ＢＡＳＥ
２のいずれの仕様のイーサネットにも接続できるように
する。 【解決手段】本発明によるＭＡＣ装置１１は、送信ライ
ン１７のうち１ビットだけをシリアル物理層１４へ接続
し、残りの４ビット分をパラレル物理層１３へ接続し、
受信ライン１８も送信ラインと同様に各物理層へ接続す
ることができる。１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−
Ｔの送受信の場合は、ＭＡＣ装置内に設けた送信レジス
タ及び受信レジスタを第１の周波数で動作させ、送受信
データを１クロック毎に４ビットずつこれらレジスタに
出し入れするようにしてパラレル物理層との送受信を行
う。１０ＢＡＳＥ２の送受信の場合は、第２の周波数で
レジスタを動作させ、１クロック毎に１ビットずつデー
タを出し入れするようにしてシリアル物理層との送受信
を行う。
１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｔ、１０ＢＡＳＥ
２のいずれの仕様のイーサネットにも接続できるように
する。 【解決手段】本発明によるＭＡＣ装置１１は、送信ライ
ン１７のうち１ビットだけをシリアル物理層１４へ接続
し、残りの４ビット分をパラレル物理層１３へ接続し、
受信ライン１８も送信ラインと同様に各物理層へ接続す
ることができる。１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−
Ｔの送受信の場合は、ＭＡＣ装置内に設けた送信レジス
タ及び受信レジスタを第１の周波数で動作させ、送受信
データを１クロック毎に４ビットずつこれらレジスタに
出し入れするようにしてパラレル物理層との送受信を行
う。１０ＢＡＳＥ２の送受信の場合は、第２の周波数で
レジスタを動作させ、１クロック毎に１ビットずつデー
タを出し入れするようにしてシリアル物理層との送受信
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ネットワーク上の
データ伝送に係り、特に、シリアル物理層（シリアルＰ
ＨＹ）装置および媒体独立インタフェース物理層（ＭＩ
Ｉ−ＰＨＹ）装置に接続が可能な媒体アクセス制御（Ｍ
ＡＣ）装置に関する。
データ伝送に係り、特に、シリアル物理層（シリアルＰ
ＨＹ）装置および媒体独立インタフェース物理層（ＭＩ
Ｉ−ＰＨＹ）装置に接続が可能な媒体アクセス制御（Ｍ
ＡＣ）装置に関する。
【０００２】
【従来の技術】コンピュータと他の装置との間で情報を
送信する方法として、ＩＥＥＥ８０２．３規格が作成さ
れ採用されている。ＩＥＥＥ８０２．３u規格は、１０
０Ｍビット／秒のネットワーキングまで技術を拡張し
た。
送信する方法として、ＩＥＥＥ８０２．３規格が作成さ
れ採用されている。ＩＥＥＥ８０２．３u規格は、１０
０Ｍビット／秒のネットワーキングまで技術を拡張し
た。
【０００３】ＩＥＥＥ８０２．３規格では、物理層（ph
ysical layer、以下、ＰＨＹと称する）には、物理コー
ディング副層（physical coding sublayer、以下、ＰＣ
Ｓと称する）、物理媒体アクセス（physical media acc
ess、以下、ＰＭＡと称する）副層および物理媒体依存
（physical media dependent、以下、ＰＭＤと称する）
副層が含まれる。ＰＣＳは、データをどのように符号化
および復号化するか、およびキャリア検知（carrier se
nse、以下、ＣＳと称する）機能および衝突検出（colli
sion detection、以下、ＣＤと称する）機能がどのよう
に動作するかを定義する。また、ＰＣＳは、プロトコル
規格における高位層と低位層の間のインタフェースを定
義する。ＰＭＡは、コード・ビットのマッピング、制御
信号（link_status）の生成、ＰＣＳに対する制御信号
の生成およびクロック回復を定義する。制御信号（link
_status）は、ＰＭＤの可用性を示す。ＰＣＳに対する
制御信号は、キャリア検知、衝突検出および物理層エラ
ーを示す。ＰＭＤは、リンクの物理的な要件をアドレス
指定するのに必要なあらゆる物理的なパラメータについ
ての、信号制御方法およびパラメータを定義する。
ysical layer、以下、ＰＨＹと称する）には、物理コー
ディング副層（physical coding sublayer、以下、ＰＣ
Ｓと称する）、物理媒体アクセス（physical media acc
ess、以下、ＰＭＡと称する）副層および物理媒体依存
（physical media dependent、以下、ＰＭＤと称する）
副層が含まれる。ＰＣＳは、データをどのように符号化
および復号化するか、およびキャリア検知（carrier se
nse、以下、ＣＳと称する）機能および衝突検出（colli
sion detection、以下、ＣＤと称する）機能がどのよう
に動作するかを定義する。また、ＰＣＳは、プロトコル
規格における高位層と低位層の間のインタフェースを定
義する。ＰＭＡは、コード・ビットのマッピング、制御
信号（link_status）の生成、ＰＣＳに対する制御信号
の生成およびクロック回復を定義する。制御信号（link
_status）は、ＰＭＤの可用性を示す。ＰＣＳに対する
制御信号は、キャリア検知、衝突検出および物理層エラ
ーを示す。ＰＭＤは、リンクの物理的な要件をアドレス
指定するのに必要なあらゆる物理的なパラメータについ
ての、信号制御方法およびパラメータを定義する。
【０００４】一般に、ＰＨＹは専用の集積回路（チッ
プ）に配置されている。ＰＨＹは、離れた媒体アクセス
制御（media access control、以下、ＭＡＣと称する）
集積回路と通信する。ＭＡＣによって、ホスト・システ
ムにインターフェースすることができる。
プ）に配置されている。ＰＨＹは、離れた媒体アクセス
制御（media access control、以下、ＭＡＣと称する）
集積回路と通信する。ＭＡＣによって、ホスト・システ
ムにインターフェースすることができる。
【０００５】ＰＨＹチップによっては、１０ＢＡＳＥ２
装置に対して接続を可能にするものもある。たとえば、
Level One Communications, Inc.（会社住所は9750 Geo
theRoad, Sacramento, CA 95827）製のＬＸＴ９０８の
ような、（１０ＢＡＳＥ２用）接続機構インタフェース
（attachment unit interface、以下、ＡＵＩと称す
る）に対して接続を可能にするＰＨＹチップがある。１
０ＢＡＳＥ２への接続を可能にするＰＨＹは一般に、シ
リアルＭＡＣチップとインタフェースする。
装置に対して接続を可能にするものもある。たとえば、
Level One Communications, Inc.（会社住所は9750 Geo
theRoad, Sacramento, CA 95827）製のＬＸＴ９０８の
ような、（１０ＢＡＳＥ２用）接続機構インタフェース
（attachment unit interface、以下、ＡＵＩと称す
る）に対して接続を可能にするＰＨＹチップがある。１
０ＢＡＳＥ２への接続を可能にするＰＨＹは一般に、シ
リアルＭＡＣチップとインタフェースする。
【０００６】ＩＥＥＥ８０２．３ｕ規格の出現により、
ＰＨＹチップによっては、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔネットワークへの接続が可能になったものも
ある。例えば、Level One Communications, Inc.による
ＬＸＴ９７０のような、１０／１００Ｍビット・ネット
ワークに対する接続を可能にするＰＨＹチップがある。
１０／１００Ｍビット・ネットワークまたは他の種類の
媒体への接続を可能にすることができる複数のＰＨＹチ
ップにＭＡＣチップを接続するために、媒体独立インタ
フェース（media independent interface、以下、ＭＩ
Ｉと称する）バスが作成された。ＭＩＩバスに接続され
たＰＨＹチップは、データを４ビット毎にグループ分け
（ニブル）して、ＭＡＣチップに対するデータの送受信
を行う。ＭＩＩバスの構成についてのより詳しい情報に
ついては、ＩＥＥＥ８０２．３ｕ規格の２２章を参照さ
れたい。
ＰＨＹチップによっては、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔネットワークへの接続が可能になったものも
ある。例えば、Level One Communications, Inc.による
ＬＸＴ９７０のような、１０／１００Ｍビット・ネット
ワークに対する接続を可能にするＰＨＹチップがある。
１０／１００Ｍビット・ネットワークまたは他の種類の
媒体への接続を可能にすることができる複数のＰＨＹチ
ップにＭＡＣチップを接続するために、媒体独立インタ
フェース（media independent interface、以下、ＭＩ
Ｉと称する）バスが作成された。ＭＩＩバスに接続され
たＰＨＹチップは、データを４ビット毎にグループ分け
（ニブル）して、ＭＡＣチップに対するデータの送受信
を行う。ＭＩＩバスの構成についてのより詳しい情報に
ついては、ＩＥＥＥ８０２．３ｕ規格の２２章を参照さ
れたい。
【０００７】
【発明が解決しようとする課題】一般に、１０ＢＡＳＥ
２と１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔとの両方に
接続することを可能にするためには、２つの別々のＭＡ
Ｃを利用する必要がある。しかしながら、Seeq Technol
ogy Inc.（会社住所は47200 Bayside Pky, Fremont, CA
94538-6567）は、ＭＩＩバスを介してＭＡＣと通信す
ることができる特殊な１０ＢＡＳＥ２用ＰＨＹを設計し
ている。しかし、この解決方法では、特殊な１０ＢＡＳ
Ｅ２用ＰＨＹを使用することが必要となる。
２と１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔとの両方に
接続することを可能にするためには、２つの別々のＭＡ
Ｃを利用する必要がある。しかしながら、Seeq Technol
ogy Inc.（会社住所は47200 Bayside Pky, Fremont, CA
94538-6567）は、ＭＩＩバスを介してＭＡＣと通信す
ることができる特殊な１０ＢＡＳＥ２用ＰＨＹを設計し
ている。しかし、この解決方法では、特殊な１０ＢＡＳ
Ｅ２用ＰＨＹを使用することが必要となる。
【０００８】
【課題を解決するための手段】本発明の好ましい実施の
形態によれば、ネットワーク・ノードがネットワークに
接続可能になる。このネットワーク・ノードには、シリ
アル物理副層（ＰＨＹ）チップ、パラレルＰＨＹチップ
および媒体アクセス制御（ＭＡＣ）チップが含まれる。
例えば、パラレルＰＨＹチップは、媒体独立インタフェ
ース（ＭＩＩ）ＰＨＹチップである。シリアルＰＨＹチ
ップは、単一ビット送信データ入力、単一ビット受信デ
ータ出力および複数のシリアルＰＨＹ制御信号入出力
（Ｉ／Ｏ）ラインを有する。パラレルＰＨＹチップは、
マルチビット送信データ入力、マルチビット受信データ
出力および複数のパラレルＰＨＹ制御信号Ｉ／Ｏライン
を有する。媒体アクセス制御チップは、マルチビット送
信データ出力、マルチビット受信データ入力および複数
のパラレル制御信号Ｉ／Ｏラインを有する。マルチビッ
ト送信データ出力は、マルチビット送信データ入力に接
続されている。マルチビット送信データ出力の１ビット
は、単一ビット送信データ入力に接続されている。マル
チビット受信データ入力は、マルチビット受信データ出
力に接続されている。マルチビット受信データ入力の１
ビットは、単一ビット受信データ出力に接続されてい
る。パラレル制御信号Ｉ／Ｏラインは、パラレルＰＨＹ
制御信号Ｉ／Ｏラインに接続されている。
形態によれば、ネットワーク・ノードがネットワークに
接続可能になる。このネットワーク・ノードには、シリ
アル物理副層（ＰＨＹ）チップ、パラレルＰＨＹチップ
および媒体アクセス制御（ＭＡＣ）チップが含まれる。
例えば、パラレルＰＨＹチップは、媒体独立インタフェ
ース（ＭＩＩ）ＰＨＹチップである。シリアルＰＨＹチ
ップは、単一ビット送信データ入力、単一ビット受信デ
ータ出力および複数のシリアルＰＨＹ制御信号入出力
（Ｉ／Ｏ）ラインを有する。パラレルＰＨＹチップは、
マルチビット送信データ入力、マルチビット受信データ
出力および複数のパラレルＰＨＹ制御信号Ｉ／Ｏライン
を有する。媒体アクセス制御チップは、マルチビット送
信データ出力、マルチビット受信データ入力および複数
のパラレル制御信号Ｉ／Ｏラインを有する。マルチビッ
ト送信データ出力は、マルチビット送信データ入力に接
続されている。マルチビット送信データ出力の１ビット
は、単一ビット送信データ入力に接続されている。マル
チビット受信データ入力は、マルチビット受信データ出
力に接続されている。マルチビット受信データ入力の１
ビットは、単一ビット受信データ出力に接続されてい
る。パラレル制御信号Ｉ／Ｏラインは、パラレルＰＨＹ
制御信号Ｉ／Ｏラインに接続されている。
【０００９】好ましい実施の形態では、シリアルＰＨＹ
制御信号Ｉ／Ｏラインは、パラレル制御信号Ｉ／Ｏライ
ンの（すべてではないが）サブセットに接続されてい
る。また、好ましい実施の形態では、パラレルＰＨＹチ
ップとＭＡＣチップとの間でデータの送信が行われてい
るときは、シリアルＰＨＹチップの単一ビット送信デー
タ入力、単一ビット受信データ出力およびシリアルＰＨ
Ｙ制御信号Ｉ／Ｏラインは、電気的に切離すことができ
る。
制御信号Ｉ／Ｏラインは、パラレル制御信号Ｉ／Ｏライ
ンの（すべてではないが）サブセットに接続されてい
る。また、好ましい実施の形態では、パラレルＰＨＹチ
ップとＭＡＣチップとの間でデータの送信が行われてい
るときは、シリアルＰＨＹチップの単一ビット送信デー
タ入力、単一ビット受信データ出力およびシリアルＰＨ
Ｙ制御信号Ｉ／Ｏラインは、電気的に切離すことができ
る。
【００１０】また、好ましい実施の形態では、ＭＡＣチ
ップはさらに、受信クロック信号を供給する受信クロッ
ク・ラインを有している。ＭＡＣチップ内の受信シフト
・レジスタは、マルチビット受信データ入力に接続され
ると共に、受信クロック信号に接続される。ＭＡＣチッ
プがパラレルＰＨＹチップからデータを受信する時は、
１クロック毎に４ビットのデータがパラレルＰＨＹチッ
プから受信シフトレジスタに取り込まれる。ＭＡＣチッ
プがシリアルＰＨＹチップからデータを受信する時は、
１クロック毎に１ビットのデータがシリアルＰＨＹチッ
プから受信シフト・レジスタに取り込まれる。ＭＡＣチ
ップがパラレルＰＨＹチップからデータを受信する時、
受信クロック信号の周波数は第１の周波数（例えば、
２．５ＭＨｚまたは２５ＭＨｚ）である。ＭＡＣチップ
がシリアルＰＨＹチップからデータを受信する時、受信
クロック信号の周波数は第２の周波数（例えば１０ＭＨ
ｚ）である。
ップはさらに、受信クロック信号を供給する受信クロッ
ク・ラインを有している。ＭＡＣチップ内の受信シフト
・レジスタは、マルチビット受信データ入力に接続され
ると共に、受信クロック信号に接続される。ＭＡＣチッ
プがパラレルＰＨＹチップからデータを受信する時は、
１クロック毎に４ビットのデータがパラレルＰＨＹチッ
プから受信シフトレジスタに取り込まれる。ＭＡＣチッ
プがシリアルＰＨＹチップからデータを受信する時は、
１クロック毎に１ビットのデータがシリアルＰＨＹチッ
プから受信シフト・レジスタに取り込まれる。ＭＡＣチ
ップがパラレルＰＨＹチップからデータを受信する時、
受信クロック信号の周波数は第１の周波数（例えば、
２．５ＭＨｚまたは２５ＭＨｚ）である。ＭＡＣチップ
がシリアルＰＨＹチップからデータを受信する時、受信
クロック信号の周波数は第２の周波数（例えば１０ＭＨ
ｚ）である。
【００１１】また、好ましい実施の形態では、ＭＡＣチ
ップはさらに、送信クロック信号を供給する送信クロッ
ク・ラインを有している。ＭＡＣチップ内の送信シフト
・レジスタは、マルチビット送信データ出力に接続され
ると共に、送信クロック信号に接続される。ＭＡＣチッ
プがパラレルＰＨＹチップにデータを送信する時、１ク
ロック毎に４ビットのデータが送信シフト・レジスタか
らパラレルＰＨＹチップへ送信される。ＭＡＣチップが
シリアルＰＨＹチップにデータを送信する時は、１クロ
ック毎に１ビットのデータが送信シフト・レジスタから
シリアルＰＨＹチップに送信される。送信クロック信号
の周波数は、ＭＡＣチップがパラレルＰＨＹチップにデ
ータを送信する時は第１の周波数（例えば、２．５ＭＨ
ｚまたは２５ＭＨｚ）であり、ＭＡＣチップがシリアル
ＰＨＹチップにデータを送信する時は第２の周波数（例
えば、１０ＭＨｚ）である。
ップはさらに、送信クロック信号を供給する送信クロッ
ク・ラインを有している。ＭＡＣチップ内の送信シフト
・レジスタは、マルチビット送信データ出力に接続され
ると共に、送信クロック信号に接続される。ＭＡＣチッ
プがパラレルＰＨＹチップにデータを送信する時、１ク
ロック毎に４ビットのデータが送信シフト・レジスタか
らパラレルＰＨＹチップへ送信される。ＭＡＣチップが
シリアルＰＨＹチップにデータを送信する時は、１クロ
ック毎に１ビットのデータが送信シフト・レジスタから
シリアルＰＨＹチップに送信される。送信クロック信号
の周波数は、ＭＡＣチップがパラレルＰＨＹチップにデ
ータを送信する時は第１の周波数（例えば、２．５ＭＨ
ｚまたは２５ＭＨｚ）であり、ＭＡＣチップがシリアル
ＰＨＹチップにデータを送信する時は第２の周波数（例
えば、１０ＭＨｚ）である。
【００１２】本発明は、１０ＢＡＳＥ−Ｔ、１００ＢＡ
ＳＥ−Ｔ、および１０ＢＡＳＥ２への接続性を同時にサ
ポートするためのコストを低減する。ＭＡＣチップが１
つしかない単一のネットワーク・カードを、３つの接続
オプションすべてを提供するように設計することができ
る。ＭＩＩコンパチブルのＰＨＹであればどれでも、す
べてのシリアルＰＨＹに同時に接続することができる。
２つのＰＨＹチップを単一のＭＡＣチップに接続するこ
とにより、プリント回路基板上のスペースを節約するこ
とができると共に、消費電力を節約することができる。
本発明によって、あらゆるシリアルＰＨＹとの互換性が
可能となるため、いかなる安い値段の１０ＢＡＳＥ２Ｐ
ＨＹも使用できるようになる。
ＳＥ−Ｔ、および１０ＢＡＳＥ２への接続性を同時にサ
ポートするためのコストを低減する。ＭＡＣチップが１
つしかない単一のネットワーク・カードを、３つの接続
オプションすべてを提供するように設計することができ
る。ＭＩＩコンパチブルのＰＨＹであればどれでも、す
べてのシリアルＰＨＹに同時に接続することができる。
２つのＰＨＹチップを単一のＭＡＣチップに接続するこ
とにより、プリント回路基板上のスペースを節約するこ
とができると共に、消費電力を節約することができる。
本発明によって、あらゆるシリアルＰＨＹとの互換性が
可能となるため、いかなる安い値段の１０ＢＡＳＥ２Ｐ
ＨＹも使用できるようになる。
【００１３】
【実施例】図１は、シリアル物理副層（シリアルＰＨ
Ｙ）１２と媒体独立インタフェース物理副層（ＭＩＩ−
ＰＨＹ）１３とに接続された媒体アクセス制御（ＭＡ
Ｃ）集積回路１１を示す簡略化したブロック図である。
シリアルＰＨＹ１２は、接続機構インタフェース（ＡＵ
Ｉ）１４（すなわち、１０ＢＡＳＥ２ポート）に対する
接続を可能にするＰＨＹチップである。例えば、シリア
ルＰＨＹ１２は、LevelOne Communications, Inc.製の
ＬＸＴ９０８−ＰＨＹである。あるいは、シリアルＰＨ
Ｙ１２は、他の多くのベンダーのいずれかによって製作
されるシリアルＰＨＹである。
Ｙ）１２と媒体独立インタフェース物理副層（ＭＩＩ−
ＰＨＹ）１３とに接続された媒体アクセス制御（ＭＡ
Ｃ）集積回路１１を示す簡略化したブロック図である。
シリアルＰＨＹ１２は、接続機構インタフェース（ＡＵ
Ｉ）１４（すなわち、１０ＢＡＳＥ２ポート）に対する
接続を可能にするＰＨＹチップである。例えば、シリア
ルＰＨＹ１２は、LevelOne Communications, Inc.製の
ＬＸＴ９０８−ＰＨＹである。あるいは、シリアルＰＨ
Ｙ１２は、他の多くのベンダーのいずれかによって製作
されるシリアルＰＨＹである。
【００１４】シリアルＰＨＹ１２は、パワー・ダウン
（ＰＷＲ−ＤＷＮ）入力１２１、送信データ入力（ＴＸ
Ｄ）１２２、受信データ出力（ＲＸＤ）１２３、送信ク
ロック／受信クロック（ＴＸＣＬＫ／ＲＸＣＬＫ）１２
４および物理制御信号入出力（Ｉ／Ｏ）ライン１２５を
有している。
（ＰＷＲ−ＤＷＮ）入力１２１、送信データ入力（ＴＸ
Ｄ）１２２、受信データ出力（ＲＸＤ）１２３、送信ク
ロック／受信クロック（ＴＸＣＬＫ／ＲＸＣＬＫ）１２
４および物理制御信号入出力（Ｉ／Ｏ）ライン１２５を
有している。
【００１５】ＭＩＩ−ＰＨＹ１３は、１０Ｔ、１００Ｔ
または他の１０／１００Ｍビット・ネットワークである
インタフェース１５に対する接続を可能にするＰＨＹチ
ップである。例えば、ＭＩＩ−ＰＨＹ１３は、Level On
e Communications, Inc.製のＬＸＴ９７０ＰＨＹであ
る。あるいは、ＭＩＩ−ＰＨＹ１３は、他の多くのベン
ダーのいずれかによって製作されるＭＩＩ−ＰＨＹであ
る。
または他の１０／１００Ｍビット・ネットワークである
インタフェース１５に対する接続を可能にするＰＨＹチ
ップである。例えば、ＭＩＩ−ＰＨＹ１３は、Level On
e Communications, Inc.製のＬＸＴ９７０ＰＨＹであ
る。あるいは、ＭＩＩ−ＰＨＹ１３は、他の多くのベン
ダーのいずれかによって製作されるＭＩＩ−ＰＨＹであ
る。
【００１６】ＭＩＩ−ＰＨＹ１３は、４ビット送信デー
タ入力１３２、４ビット受信データ出力１３３、送信ク
ロック／受信クロック１３４、物理制御信号Ｉ／Ｏライ
ン（ＰＨＹ−ＣＴＲＬ）１３５およびＭＩＩ管理ポート
（ＭＩＩ−ＭＧＭＴ）１３６を有している。
タ入力１３２、４ビット受信データ出力１３３、送信ク
ロック／受信クロック１３４、物理制御信号Ｉ／Ｏライ
ン（ＰＨＹ−ＣＴＲＬ）１３５およびＭＩＩ管理ポート
（ＭＩＩ−ＭＧＭＴ）１３６を有している。
【００１７】ＭＡＣ１１は、シリアル・パワー・ダウン
出力１１１、４ビット送信データ出力１１２、４ビット
受信データ入力１１３、送信クロック／受信クロック１
１４、物理制御信号入出力（Ｉ／Ｏ）１１５およびＭＩ
Ｉ管理ポート１１６を有している。
出力１１１、４ビット送信データ出力１１２、４ビット
受信データ入力１１３、送信クロック／受信クロック１
１４、物理制御信号入出力（Ｉ／Ｏ）１１５およびＭＩ
Ｉ管理ポート１１６を有している。
【００１８】ＭＡＣ１１のシリアル・パワー・ダウン出
力１１１は、ライン１６を介してシリアルＰＨＹ１２の
パワー・ダウン入力１２１に接続されている。ＭＡＣ１
１の４ビット送信データ出力１１２は、ライン１７を介
してＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３
２に接続されている。ライン１７からの単一のライン２
２（ＴＸＤ［０］）は分離されており、シリアルＰＨＹ
１２の送信データ入力１２２に接続されている。
力１１１は、ライン１６を介してシリアルＰＨＹ１２の
パワー・ダウン入力１２１に接続されている。ＭＡＣ１
１の４ビット送信データ出力１１２は、ライン１７を介
してＭＩＩ−ＰＨＹ１３の４ビット送信データ入力１３
２に接続されている。ライン１７からの単一のライン２
２（ＴＸＤ［０］）は分離されており、シリアルＰＨＹ
１２の送信データ入力１２２に接続されている。
【００１９】ＭＡＣ１１の４ビット受信データ入力１１
３は、ライン１８を介してＭＩＩ−ＰＨＹ１３の４ビッ
ト受信データ出力１３３に接続されている。ライン１８
から１本のライン２３（ＲＸＤ［０］）が分岐してお
り、これがシリアルＰＨＹ１２の受信データ出力１２３
に接続されている。ＭＡＣ１１の送信クロック／受信ク
ロック１１４は、ライン１９を介してシリアルＰＨＹ１
２の送信クロック／受信クロック１２４に接続されると
共に、ＭＩＩ−ＰＨＹ１３の送信クロック／受信クロッ
ク１３４に接続されている。
３は、ライン１８を介してＭＩＩ−ＰＨＹ１３の４ビッ
ト受信データ出力１３３に接続されている。ライン１８
から１本のライン２３（ＲＸＤ［０］）が分岐してお
り、これがシリアルＰＨＹ１２の受信データ出力１２３
に接続されている。ＭＡＣ１１の送信クロック／受信ク
ロック１１４は、ライン１９を介してシリアルＰＨＹ１
２の送信クロック／受信クロック１２４に接続されると
共に、ＭＩＩ−ＰＨＹ１３の送信クロック／受信クロッ
ク１３４に接続されている。
【００２０】ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１
１５は、ライン２０を介して、ＭＩＩ−ＰＨＹ１３の物
理制御信号Ｉ／Ｏライン１３５に接続されている。ライ
ン２０から分岐したサブセット・ライン２４を介して、
ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５のサブセ
ットが、シリアルＰＨＹ１２の物理制御信号Ｉ／Ｏライ
ン１２５に接続されている。ＭＡＣ１１のＭＩＩ管理ポ
ート１１６は、ライン２１を介して、ＭＩＩ−ＰＨＹ１
３のＭＩＩ管理ポート１３６に接続されている。
１５は、ライン２０を介して、ＭＩＩ−ＰＨＹ１３の物
理制御信号Ｉ／Ｏライン１３５に接続されている。ライ
ン２０から分岐したサブセット・ライン２４を介して、
ＭＡＣ１１の物理制御信号Ｉ／Ｏライン１１５のサブセ
ットが、シリアルＰＨＹ１２の物理制御信号Ｉ／Ｏライ
ン１２５に接続されている。ＭＡＣ１１のＭＩＩ管理ポ
ート１１６は、ライン２１を介して、ＭＩＩ−ＰＨＹ１
３のＭＩＩ管理ポート１３６に接続されている。
【００２１】ＭＡＣ１１は本質的に、ＭＩＩ−ＰＨＹ１
３に対するＭＩＩインタフェースを提供しており、ＭＩ
Ｉインタフェースのサブセットを用いて、ＭＡＣ１１
は、シリアルＰＨＹ１２に対するシリアル・インタフェ
ースを提供している。
３に対するＭＩＩインタフェースを提供しており、ＭＩ
Ｉインタフェースのサブセットを用いて、ＭＡＣ１１
は、シリアルＰＨＹ１２に対するシリアル・インタフェ
ースを提供している。
【００２２】以下の表１は各ＭＩＩ信号を並べて表示し
たものであり、また、どのＭＩＩ信号がシリアルＰＨＹ
１２に接続され、シリアルＰＨＹ１２に使用されている
かを示している。
たものであり、また、どのＭＩＩ信号がシリアルＰＨＹ
１２に接続され、シリアルＰＨＹ１２に使用されている
かを示している。
【００２３】
【表１】
【００２４】図２は、ＭＡＣ集積回路１１内のインタフ
ェースを示す簡略化したブロック図である。シリアルＰ
ＨＹ１２をＭＡＣ１１によって提供されるＭＩＩインタ
フェースに接続することができるように、ＭＡＣ１１は
ＭＩＩバスからシリアルＰＨＹ１２を切離すことができ
なければならない。また、ＭＡＣ１１は、異なるクロッ
ク速度および異なるデータ幅を扱うことができなければ
ならない。
ェースを示す簡略化したブロック図である。シリアルＰ
ＨＹ１２をＭＡＣ１１によって提供されるＭＩＩインタ
フェースに接続することができるように、ＭＡＣ１１は
ＭＩＩバスからシリアルＰＨＹ１２を切離すことができ
なければならない。また、ＭＡＣ１１は、異なるクロッ
ク速度および異なるデータ幅を扱うことができなければ
ならない。
【００２５】図２に示すように、ＭＡＣ１１内におい
て、受信および送信チャネルは異なるセクションに分割
されている。受信パスにおいて、受信シフト・レジスタ
４０がデータを受信する。ライン３２上のＲＸＣＬＫ
は、受信シフト・レジスタ４０に対するクロックとして
使用される。ＭＡＣ制御部３０は、制御ライン３３を介
して、受信シフト・レジスタ４０を制御する。シリアル
ＰＨＹ１２からデータを受信する時、データが１ビット
毎に受信シフト・レジスタ４０に入力されるよう、各ク
ロック信号が与えられる。ＭＩＩ−ＰＨＹ１３からデー
タを受信する時は、データが４ビット毎に受信シフト・
レジスタ４０に入力されるよう、各クロック信号が与え
られる。受信シフト・レジスタ４０がデータのバイト全
体を受信すると、更なる処理のために、ゲート３６がそ
のバイト・データをＭＡＣ１１のデータ・パス３５に送
信する。
て、受信および送信チャネルは異なるセクションに分割
されている。受信パスにおいて、受信シフト・レジスタ
４０がデータを受信する。ライン３２上のＲＸＣＬＫ
は、受信シフト・レジスタ４０に対するクロックとして
使用される。ＭＡＣ制御部３０は、制御ライン３３を介
して、受信シフト・レジスタ４０を制御する。シリアル
ＰＨＹ１２からデータを受信する時、データが１ビット
毎に受信シフト・レジスタ４０に入力されるよう、各ク
ロック信号が与えられる。ＭＩＩ−ＰＨＹ１３からデー
タを受信する時は、データが４ビット毎に受信シフト・
レジスタ４０に入力されるよう、各クロック信号が与え
られる。受信シフト・レジスタ４０がデータのバイト全
体を受信すると、更なる処理のために、ゲート３６がそ
のバイト・データをＭＡＣ１１のデータ・パス３５に送
信する。
【００２６】送信パスにおいては、ＭＡＣ１１のデータ
・パス３７から受信した８ビットのデータを、ＭＡＣ制
御部３０が制御するゲート３８を介して送信シフト・レ
ジスタ３９に送信する。ライン３１上のＴＸＣＬＫは、
送信シフト・レジスタ３９に対するクロックとして使用
される。ＭＡＣ制御部３０は、制御ライン３４を介して
送信シフト・レジスタ３９を制御する。シリアルＰＨＹ
１２にデータを送信する時、データが１ビット毎に送信
シフト・レジスタ３９から出力されるよう、各クロック
信号が与えられる。ＭＩＩ−ＰＨＹ１３にデータを送信
する時は、データが４ビット毎に送信シフト・レジスタ
３９から出力されるよう、各クロック信号が与えられ
る。
・パス３７から受信した８ビットのデータを、ＭＡＣ制
御部３０が制御するゲート３８を介して送信シフト・レ
ジスタ３９に送信する。ライン３１上のＴＸＣＬＫは、
送信シフト・レジスタ３９に対するクロックとして使用
される。ＭＡＣ制御部３０は、制御ライン３４を介して
送信シフト・レジスタ３９を制御する。シリアルＰＨＹ
１２にデータを送信する時、データが１ビット毎に送信
シフト・レジスタ３９から出力されるよう、各クロック
信号が与えられる。ＭＩＩ−ＰＨＹ１３にデータを送信
する時は、データが４ビット毎に送信シフト・レジスタ
３９から出力されるよう、各クロック信号が与えられ
る。
【００２７】シリアル・モードで動作する時、ＴＸＣＬ
ＫおよびＲＸＣＬＫは１０ＭＨｚで動作する。ＭＩＩモ
ードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは、
２．５ＭＨｚ（１０Ｔ接続用）または２５ＭＨｚ（１０
０Ｔ接続用）で動作する。
ＫおよびＲＸＣＬＫは１０ＭＨｚで動作する。ＭＩＩモ
ードで動作する時、ＴＸＣＬＫおよびＲＸＣＬＫは、
２．５ＭＨｚ（１０Ｔ接続用）または２５ＭＨｚ（１０
０Ｔ接続用）で動作する。
【００２８】ＭＡＣ制御部３０は、ＭＡＣ１１の動作す
るモードを制御する。ＭＡＣ制御部３０は、ＭＡＣ１１
がＭＩＩ−ＰＨＹ１３と通信している時には、シリアル
ＰＨＹ１２のパワー・ダウン（ＰＷＲ―ＤＷＮ）入力１
２１を利用して、シリアルＰＨＹ１２をＭＩＩバスから
切離す。シリアルＰＨＹ１２にパワー・ダウン又はトラ
イステート機能が無い場合、ＭＩＩ−ＰＨＹ１３とのデ
ータ送信を実行している時に、他の方法でシリアルＰＨ
Ｙ１２をＭＡＣ１１から切離す必要がある。
るモードを制御する。ＭＡＣ制御部３０は、ＭＡＣ１１
がＭＩＩ−ＰＨＹ１３と通信している時には、シリアル
ＰＨＹ１２のパワー・ダウン（ＰＷＲ―ＤＷＮ）入力１
２１を利用して、シリアルＰＨＹ１２をＭＩＩバスから
切離す。シリアルＰＨＹ１２にパワー・ダウン又はトラ
イステート機能が無い場合、ＭＩＩ−ＰＨＹ１３とのデ
ータ送信を実行している時に、他の方法でシリアルＰＨ
Ｙ１２をＭＡＣ１１から切離す必要がある。
【００２９】例えば、図３は、パワー・ダウン機能が無
いシリアルＰＨＹ１２をＭＡＣ１１から切離すために使
用する、スイッチ６３、スイッチ６７、スイッチ５８、
スイッチ７４およびスイッチ７８を示す。ライン６４
は、ＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３
３からの受信データＲＸＤ［０：３］を伝送する。スイ
ッチ６３は、ＭＡＣ１１が通信しているのがシリアルＰ
ＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン６１の
ＭＩＩ−ＰＨＹ１３からのＲＸＤ［０］か、またはシリ
アルＰＨＹ１２の受信データ出力１２３からのＲＸＤか
のいずれか一方を選択する。
いシリアルＰＨＹ１２をＭＡＣ１１から切離すために使
用する、スイッチ６３、スイッチ６７、スイッチ５８、
スイッチ７４およびスイッチ７８を示す。ライン６４
は、ＭＩＩ−ＰＨＹ１３の４ビット受信データ出力１３
３からの受信データＲＸＤ［０：３］を伝送する。スイ
ッチ６３は、ＭＡＣ１１が通信しているのがシリアルＰ
ＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、ライン６１の
ＭＩＩ−ＰＨＹ１３からのＲＸＤ［０］か、またはシリ
アルＰＨＹ１２の受信データ出力１２３からのＲＸＤか
のいずれか一方を選択する。
【００３０】スイッチ６７は、受信クロックライン６８
上の受信クロック信号として、受信クロック（ＲＸＣＬ
Ｋ１）ライン６５のシリアルＰＨＹ１２からの受信クロ
ック信号か、または受信クロック（ＲＸＣＬＫ２）ライ
ン６６のＭＩＩ−ＰＨＹ１３からの受信クロック信号か
のいずれか一方を選択する。
上の受信クロック信号として、受信クロック（ＲＸＣＬ
Ｋ１）ライン６５のシリアルＰＨＹ１２からの受信クロ
ック信号か、または受信クロック（ＲＸＣＬＫ２）ライ
ン６６のＭＩＩ−ＰＨＹ１３からの受信クロック信号か
のいずれか一方を選択する。
【００３１】ライン５７は、ＭＩＩ−ＰＨＹ１３の物理
制御信号Ｉ／Ｏライン１３５に対し制御データを伝送す
る。スイッチ５８は、ＭＡＣ１１が通信しているのがシ
リアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、シリ
アルＰＨＹ１２用の物理制御信号Ｉ／Ｏライン５６のサ
ブセットか、またはＭＩＩ−ＰＨＹ１３用の物理制御信
号Ｉ／Ｏラインに対応するサブセットかのいずれか一方
を選択する。
制御信号Ｉ／Ｏライン１３５に対し制御データを伝送す
る。スイッチ５８は、ＭＡＣ１１が通信しているのがシ
リアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３かにより、シリ
アルＰＨＹ１２用の物理制御信号Ｉ／Ｏライン５６のサ
ブセットか、またはＭＩＩ−ＰＨＹ１３用の物理制御信
号Ｉ／Ｏラインに対応するサブセットかのいずれか一方
を選択する。
【００３２】スイッチ７４は、送信クロック・ライン７
５上の送信クロックとして、送信クロック（ＴＸＣＬＫ
１）ライン７２上の、シリアルＰＨＹ１２からの送信ク
ロック信号か、または送信クロック（ＴＸＣＬＫ２）ラ
イン７３上の、ＭＩＩ−ＰＨＹ１３からの送信クロック
信号かのいずれか一方を選択する。
５上の送信クロックとして、送信クロック（ＴＸＣＬＫ
１）ライン７２上の、シリアルＰＨＹ１２からの送信ク
ロック信号か、または送信クロック（ＴＸＣＬＫ２）ラ
イン７３上の、ＭＩＩ−ＰＨＹ１３からの送信クロック
信号かのいずれか一方を選択する。
【００３３】ライン７７は、ＭＩＩ−ＰＨＹ１３の４ビ
ット送信データ入力１３２に送信データＴＸＤ［０：
３］を伝送する。スイッチ７８は、ＭＡＣ１１が通信し
ているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３か
により、ライン７９上の、ＭＩＩ−ＰＨＹ１３へのＴＸ
Ｄ［０］か、またはシリアルＰＨＹ１２の送信データ入
力１２２へのＴＸＤかのいずれか一方を選択する。
ット送信データ入力１３２に送信データＴＸＤ［０：
３］を伝送する。スイッチ７８は、ＭＡＣ１１が通信し
ているのがシリアルＰＨＹ１２かＭＩＩ−ＰＨＹ１３か
により、ライン７９上の、ＭＩＩ−ＰＨＹ１３へのＴＸ
Ｄ［０］か、またはシリアルＰＨＹ１２の送信データ入
力１２２へのＴＸＤかのいずれか一方を選択する。
【００３４】図４は、ＭＡＣ制御部３０とＭＩＩ−ＰＨ
Ｙ１３、およびシリアルＰＨＹ１２とを制御するリンク
制御状態機械を示す。この状態機械は、例えば、中央処
理装置によって実行されるファームウエアとして実現さ
れる。あるいは、ＭＡＣ１１内のハードウエアにおいて
実現される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
へのリンクの検査」状態８１に入ると、シリアルＰＨＹ
１２は、パワー・ダウン制御ライン１６（図１に示す）
または類似するハードウエア（図３に示す）を介して切
離される。そして、ＭＡＣ制御部３０は、ニブル・モー
ドになる。次いで、ＭＩＩ−ＰＨＹ１３（１０Ｔまたは
１００Ｔに使用される）が選択され、オート・ネゴシエ
ーション（auto-negotiation）が可能になる。これによ
って、ＭＩＩ−ＰＨＹ１３は、インタフェース１５を介
して１０Ｔまたは１００Ｔリンクを確立することができ
る。そして、リンク・タイマが始動して、リンキング時
間が有限の時間に制限される。
Ｙ１３、およびシリアルＰＨＹ１２とを制御するリンク
制御状態機械を示す。この状態機械は、例えば、中央処
理装置によって実行されるファームウエアとして実現さ
れる。あるいは、ＭＡＣ１１内のハードウエアにおいて
実現される。「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
へのリンクの検査」状態８１に入ると、シリアルＰＨＹ
１２は、パワー・ダウン制御ライン１６（図１に示す）
または類似するハードウエア（図３に示す）を介して切
離される。そして、ＭＡＣ制御部３０は、ニブル・モー
ドになる。次いで、ＭＩＩ−ＰＨＹ１３（１０Ｔまたは
１００Ｔに使用される）が選択され、オート・ネゴシエ
ーション（auto-negotiation）が可能になる。これによ
って、ＭＩＩ−ＰＨＹ１３は、インタフェース１５を介
して１０Ｔまたは１００Ｔリンクを確立することができ
る。そして、リンク・タイマが始動して、リンキング時
間が有限の時間に制限される。
【００３５】「１０Ｔ／１００Ｔへのリンクの検査」状
態８１にある時、ＭＩＩ−ＰＨＹ１３は、リンクが確立
されているかどうかを判断するためにポーリングされ
る。リンクが確立されている（リンク／１０ＢＡＳＥ−
Ｔ／１００ＢＡＳＥ−Ｔポートの選択）場合、インタフ
ェース１５が選択され、「１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔでの動作」状態８２に遷移する。しかしなが
ら、リンク・タイマが切れると（リンク・タイムアウト
（link timeout））、代りに検査１０ＢＡＳＥ２リンク
状態８３に遷移する。
態８１にある時、ＭＩＩ−ＰＨＹ１３は、リンクが確立
されているかどうかを判断するためにポーリングされ
る。リンクが確立されている（リンク／１０ＢＡＳＥ−
Ｔ／１００ＢＡＳＥ−Ｔポートの選択）場合、インタフ
ェース１５が選択され、「１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔでの動作」状態８２に遷移する。しかしなが
ら、リンク・タイマが切れると（リンク・タイムアウト
（link timeout））、代りに検査１０ＢＡＳＥ２リンク
状態８３に遷移する。
【００３６】「１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔ
での動作」状態８２では、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔリンクが監視される。「１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔでの動作」状態８２でリンクを喪失
した場合（リンク・ロスト）、「１０ＢＡＳＥ２へのリ
ンクの検査」状態８３になる。
での動作」状態８２では、１０ＢＡＳＥ−Ｔ／１００Ｂ
ＡＳＥ−Ｔリンクが監視される。「１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔでの動作」状態８２でリンクを喪失
した場合（リンク・ロスト）、「１０ＢＡＳＥ２へのリ
ンクの検査」状態８３になる。
【００３７】「１０ＢＡＳＥ２へのリンクの検査」状態
８３になると、ＭＩＩ−ＰＨＹ１３は、ＭＩＩ管理イン
タフェース１３６を介して切離される。そして、ＭＡＣ
制御部３０は、シリアル・モードになる。その後、シリ
アルＰＨＹ１２が選択され、テスト・フレームが送信さ
れる。このテスト・フレームはＭＡＣレベルで自己アド
レス指定され、それによって、別のネットワーク装置に
よって処理されないことを確実にする。テスト・フレー
ムは、インタフェース１４（１０ＢＡＳＥ２ポート）が
１０ＢＡＳＥ２ネットワークに接続されているか否かを
判断するのに使用される。一旦テスト・フレームが送信
されると、テスト・フレームの状態が検査される。送信
が成功した（すなわち、テスト・フレームが送信され
た）場合、インタフェース１４が選択され、「１０ＢＡ
ＳＥ２での動作」状態８４へ遷移する（送信正常／１０
ＢＡＳＥ２を選択）。しかしながら、フレーム送信にお
いてエラーが発生した場合、「１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔへのリンクの検査」状態８１に戻る（送
信エラー）。この場合のエラー状態は、送信上の過度の
衝突である。
８３になると、ＭＩＩ−ＰＨＹ１３は、ＭＩＩ管理イン
タフェース１３６を介して切離される。そして、ＭＡＣ
制御部３０は、シリアル・モードになる。その後、シリ
アルＰＨＹ１２が選択され、テスト・フレームが送信さ
れる。このテスト・フレームはＭＡＣレベルで自己アド
レス指定され、それによって、別のネットワーク装置に
よって処理されないことを確実にする。テスト・フレー
ムは、インタフェース１４（１０ＢＡＳＥ２ポート）が
１０ＢＡＳＥ２ネットワークに接続されているか否かを
判断するのに使用される。一旦テスト・フレームが送信
されると、テスト・フレームの状態が検査される。送信
が成功した（すなわち、テスト・フレームが送信され
た）場合、インタフェース１４が選択され、「１０ＢＡ
ＳＥ２での動作」状態８４へ遷移する（送信正常／１０
ＢＡＳＥ２を選択）。しかしながら、フレーム送信にお
いてエラーが発生した場合、「１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔへのリンクの検査」状態８１に戻る（送
信エラー）。この場合のエラー状態は、送信上の過度の
衝突である。
【００３８】１０ＢＡＳＥ２ネットワークは５０オーム
で終端されなければならないので、送信中、ネットワー
クに接続されていない１０ＢＡＳＥ２ポートにおいて反
射が発生する。これらの反射により、ＭＡＣ１１が、ネ
ットワーク上で衝突が発生していることを認識する。フ
レームを１６回送信するのに失敗した後に、ＭＡＣ１１
は、処理をあきらめ、過度の衝突によるエラーがフレー
ムに対して発生したことを示す。これは、ネットワーク
上のトラフィック量が多すぎることによる正当なエラー
である可能性もあるが、それが続くことは好ましくな
く、アクティブな１０ＢＡＳＥ２ポートが選択される。
で終端されなければならないので、送信中、ネットワー
クに接続されていない１０ＢＡＳＥ２ポートにおいて反
射が発生する。これらの反射により、ＭＡＣ１１が、ネ
ットワーク上で衝突が発生していることを認識する。フ
レームを１６回送信するのに失敗した後に、ＭＡＣ１１
は、処理をあきらめ、過度の衝突によるエラーがフレー
ムに対して発生したことを示す。これは、ネットワーク
上のトラフィック量が多すぎることによる正当なエラー
である可能性もあるが、それが続くことは好ましくな
く、アクティブな１０ＢＡＳＥ２ポートが選択される。
【００３９】「１０ＢＡＳＥ２での動作」状態８４にお
いて、ＭＩＩ−ＰＨＹ１３は周期的にポーリングされ
て、リンクがインタフェース１５（１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔポート）を介して確立されているか
どうかを判断する。リンクが確立されている場合、「１
０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検
査」状態８１に遷移する。この方法では、ＭＩＩ−ＰＨ
Ｙ１３を使用する（すなわち、１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔポートを介する）通信が、シリアルＰＨ
Ｙ１２を使用する（すなわち、１０ＢＡＳＥ２ポートを
介する）通信より優先される。
いて、ＭＩＩ−ＰＨＹ１３は周期的にポーリングされ
て、リンクがインタフェース１５（１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−Ｔポート）を介して確立されているか
どうかを判断する。リンクが確立されている場合、「１
０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｔへのリンクの検
査」状態８１に遷移する。この方法では、ＭＩＩ−ＰＨ
Ｙ１３を使用する（すなわち、１０ＢＡＳＥ−Ｔ／１０
０ＢＡＳＥ−Ｔポートを介する）通信が、シリアルＰＨ
Ｙ１２を使用する（すなわち、１０ＢＡＳＥ２ポートを
介する）通信より優先される。
【００４０】上述した説明は、本発明の例示的な方法お
よび実施の形態を単に開示し述べているだけである。当
業者にとって理解されるように、本発明は、その精神ま
たは本質的な特徴から離れることなく他の特定の形態で
具体化することができる。従って、本発明の開示は、特
許請求の範囲で述べられている本発明の範囲を例示して
いるのであって、限定しているのではない。
よび実施の形態を単に開示し述べているだけである。当
業者にとって理解されるように、本発明は、その精神ま
たは本質的な特徴から離れることなく他の特定の形態で
具体化することができる。従って、本発明の開示は、特
許請求の範囲で述べられている本発明の範囲を例示して
いるのであって、限定しているのではない。
【００４１】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００４２】〔実施態様１〕パラレル・ネットワーク・
インタフェース（１３）のマルチビット送信データ入力
（１３２）へ接続されており、そのうちの１ビット出力
がシリアル・ネットワーク・インタフェース（１２）の
単一ビット送信データ入力（１２２）へ接続されている
マルチビット送信データ出力（１１２）と、パラレル・
ネットワーク・インタフェース（１３）のマルチビット
受信データ出力（１３３）へ接続されており、そのうち
の１ビット入力がシリアル・ネットワーク・インタフェ
ース（１２）の単一ビット受信データ出力（１２３）へ
接続されているマルチビット受信データ入力（１１３）
と、パラレル・ネットワーク・インタフェース（１３）
のパラレル・ネットワーク制御信号入出力（Ｉ／Ｏ）ラ
イン（１３５）に接続されているパラレル制御信号Ｉ／
Ｏライン（１１５）と、パラレル・ネットワーク・イン
タフェース（１３）と前記ネットワーク・インタフェー
ス・コントローラ（１１）との間でデータ伝送を行って
いる時に、単一ビット送信データ入力（１２２）および
単一ビット受信データ出力（１２３）を電気的に切離す
切離手段とを具備することを特徴とするネットワーク・
インタフェース・コントローラ（１１）。
インタフェース（１３）のマルチビット送信データ入力
（１３２）へ接続されており、そのうちの１ビット出力
がシリアル・ネットワーク・インタフェース（１２）の
単一ビット送信データ入力（１２２）へ接続されている
マルチビット送信データ出力（１１２）と、パラレル・
ネットワーク・インタフェース（１３）のマルチビット
受信データ出力（１３３）へ接続されており、そのうち
の１ビット入力がシリアル・ネットワーク・インタフェ
ース（１２）の単一ビット受信データ出力（１２３）へ
接続されているマルチビット受信データ入力（１１３）
と、パラレル・ネットワーク・インタフェース（１３）
のパラレル・ネットワーク制御信号入出力（Ｉ／Ｏ）ラ
イン（１３５）に接続されているパラレル制御信号Ｉ／
Ｏライン（１１５）と、パラレル・ネットワーク・イン
タフェース（１３）と前記ネットワーク・インタフェー
ス・コントローラ（１１）との間でデータ伝送を行って
いる時に、単一ビット送信データ入力（１２２）および
単一ビット受信データ出力（１２３）を電気的に切離す
切離手段とを具備することを特徴とするネットワーク・
インタフェース・コントローラ（１１）。
【００４３】〔実施態様２〕前記パラレル制御信号Ｉ／
Ｏライン（１１５）内のサブセットが、シリアル・ネッ
トワーク・インタフェース（１２）のシリアル・ネット
ワーク制御信号Ｉ／Ｏライン（１２５）に接続されてい
ることを特徴とする、実施態様１に記載のネットワーク
・インタフェース・コントローラ（１１）。
Ｏライン（１１５）内のサブセットが、シリアル・ネッ
トワーク・インタフェース（１２）のシリアル・ネット
ワーク制御信号Ｉ／Ｏライン（１２５）に接続されてい
ることを特徴とする、実施態様１に記載のネットワーク
・インタフェース・コントローラ（１１）。
【００４４】〔実施態様３〕受信クロック信号を供給す
る受信クロック・ライン（３２）と、前記マルチビット
受信データ入力（１１３）および前記受信クロック信号
に結合された受信シフト・レジスタ（４０）とを備えて
おり、前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記パラレル・ネットワーク・インタフェ
ース（１３）からデータを受信する時は、該データは１
クロック毎に４ビットずつ前記受信シフト・レジスタ
（４０）に取り込まれ、前記ネットワーク・インタフェ
ース・コントローラ（１１）が前記シリアル・ネットワ
ーク・インタフェース（１２）からデータを受信する時
は、該データは１クロック毎に１ビットずつ前記受信シ
フト・レジスタ（４０）に取り込まれることを特徴とす
る、実施態様１または実施態様２に記載のネットワーク
・インタフェース・コントローラ（１１）。
る受信クロック・ライン（３２）と、前記マルチビット
受信データ入力（１１３）および前記受信クロック信号
に結合された受信シフト・レジスタ（４０）とを備えて
おり、前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記パラレル・ネットワーク・インタフェ
ース（１３）からデータを受信する時は、該データは１
クロック毎に４ビットずつ前記受信シフト・レジスタ
（４０）に取り込まれ、前記ネットワーク・インタフェ
ース・コントローラ（１１）が前記シリアル・ネットワ
ーク・インタフェース（１２）からデータを受信する時
は、該データは１クロック毎に１ビットずつ前記受信シ
フト・レジスタ（４０）に取り込まれることを特徴とす
る、実施態様１または実施態様２に記載のネットワーク
・インタフェース・コントローラ（１１）。
【００４５】〔実施態様４〕前記ネットワーク・インタ
フェース・コントローラ（１１）が前記パラレル・ネッ
トワーク・インタフェース（１３）からデータを受信す
る時は、前記受信クロック信号の周波数が第１の周波数
に設定され、前記ネットワーク・インタフェース・コン
トローラ（１１）が前記シリアル・ネットワーク・イン
タフェース（１２）からデータを受信する時は、前記受
信クロック信号の周波数が前記第１の周波数とは異なる
第２の周波数に設定されることを特徴とする、実施態様
３に記載のネットワーク・インタフェース・コントロー
ラ（１１）。
フェース・コントローラ（１１）が前記パラレル・ネッ
トワーク・インタフェース（１３）からデータを受信す
る時は、前記受信クロック信号の周波数が第１の周波数
に設定され、前記ネットワーク・インタフェース・コン
トローラ（１１）が前記シリアル・ネットワーク・イン
タフェース（１２）からデータを受信する時は、前記受
信クロック信号の周波数が前記第１の周波数とは異なる
第２の周波数に設定されることを特徴とする、実施態様
３に記載のネットワーク・インタフェース・コントロー
ラ（１１）。
【００４６】〔実施態様５〕送信クロック信号を供給す
る送信クロック・ライン（３１）と、前記マルチビット
送信データ出力（１１２）および前記送信クロック信号
に結合された送信シフト・レジスタ（３９）とを備えて
おり、前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記パラレル・ネットワーク・インタフェ
ース（１３）にデータを送信する時は、該データが１ク
ロック毎に４ビットずつ前記送信シフト・レジスタ（３
９）から出力され、前記ネットワーク・インタフェース
・コントローラ（１１）が前記シリアル・ネットワーク
・インタフェース（１２）にデータを送信する時は、該
データは１クロック毎に１ビットずつ前記送信シフト・
レジスタ（３９）から出力されることを特徴とする実施
態様１乃至実施態様４のいずれか一項に記載のネットワ
ーク・インタフェース・コントローラ（１１）。
る送信クロック・ライン（３１）と、前記マルチビット
送信データ出力（１１２）および前記送信クロック信号
に結合された送信シフト・レジスタ（３９）とを備えて
おり、前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記パラレル・ネットワーク・インタフェ
ース（１３）にデータを送信する時は、該データが１ク
ロック毎に４ビットずつ前記送信シフト・レジスタ（３
９）から出力され、前記ネットワーク・インタフェース
・コントローラ（１１）が前記シリアル・ネットワーク
・インタフェース（１２）にデータを送信する時は、該
データは１クロック毎に１ビットずつ前記送信シフト・
レジスタ（３９）から出力されることを特徴とする実施
態様１乃至実施態様４のいずれか一項に記載のネットワ
ーク・インタフェース・コントローラ（１１）。
【００４７】〔実施態様６〕前記ネットワーク・インタ
フェース・コントローラ（１１）が前記パラレル・ネッ
トワーク・インタフェース（１３）にデータを送信する
時は、前記送信クロック信号の周波数が第１の周波数に
設定され、前記ネットワーク・インタフェース・コント
ローラ（１１）が前記シリアル・ネットワーク・インタ
フェース（１２）にデータを送信する時は、前記送信ク
ロック信号の周波数が前記第１の周波数とは異なる第２
の周波数に設定されることを特徴とする、実施態様５記
載のネットワーク・インタフェース・コントローラ（１
１）。
フェース・コントローラ（１１）が前記パラレル・ネッ
トワーク・インタフェース（１３）にデータを送信する
時は、前記送信クロック信号の周波数が第１の周波数に
設定され、前記ネットワーク・インタフェース・コント
ローラ（１１）が前記シリアル・ネットワーク・インタ
フェース（１２）にデータを送信する時は、前記送信ク
ロック信号の周波数が前記第１の周波数とは異なる第２
の周波数に設定されることを特徴とする、実施態様５記
載のネットワーク・インタフェース・コントローラ（１
１）。
【００４８】〔実施態様７〕パラレル・ネットワーク・
インタフェース（１３）とシリアル・ネットワーク・イ
ンタフェース（１２）の双方と共にネットワーク・イン
タフェース・コントローラ（１１）を使用する方法であ
って、（ａ）前記ネットワーク・インタフェース・コン
トローラ（１１）のマルチビット送信データ出力（１１
２）を、前記パラレル・ネットワーク・インタフェース
（１３）のマルチビット送信データ入力（１３２）に接
続するステップと、（ｂ）前記マルチビット送信データ
出力（１１２）のうちの１つのビット出力を、前記シリ
アル・ネットワーク・インタフェース（１２）の単一ビ
ット送信データ入力（１２２）に接続するステップと、
（ｃ）前記ネットワーク・インタフェース・コントロー
ラ（１１）のマルチビット受信データ入力（１１３）
を、前記パラレル・ネットワーク・インタフェース（１
３）のマルチビット受信データ出力（１３３）に接続す
るステップと、（ｄ）前記マルチビット受信データ入力
（１１３）のうちの１つのビット入力を、前記シリアル
・ネットワーク・インタフェース（１２）の単一ビット
受信データ出力（１２３）に接続するステップと、
（ｅ）前記ネットワーク・インタフェース・コントロー
ラ（１１）のパラレル制御信号入出力（Ｉ／Ｏ）ライン
（１１５）を、パラレル・ネットワーク制御信号Ｉ／Ｏ
ライン（１３５）に接続するステップと、（ｆ）前記パ
ラレル・ネットワーク・インタフェース（１３）と前記
ネットワーク・インタフェース・コントローラ（１１）
との間でデータ伝送が行われている時、前記単一ビット
送信データ入力（１２２）および前記単一ビット受信デ
ータ出力（１２３）を電気的に切離すステップとを含む
ことを特徴とする方法。
インタフェース（１３）とシリアル・ネットワーク・イ
ンタフェース（１２）の双方と共にネットワーク・イン
タフェース・コントローラ（１１）を使用する方法であ
って、（ａ）前記ネットワーク・インタフェース・コン
トローラ（１１）のマルチビット送信データ出力（１１
２）を、前記パラレル・ネットワーク・インタフェース
（１３）のマルチビット送信データ入力（１３２）に接
続するステップと、（ｂ）前記マルチビット送信データ
出力（１１２）のうちの１つのビット出力を、前記シリ
アル・ネットワーク・インタフェース（１２）の単一ビ
ット送信データ入力（１２２）に接続するステップと、
（ｃ）前記ネットワーク・インタフェース・コントロー
ラ（１１）のマルチビット受信データ入力（１１３）
を、前記パラレル・ネットワーク・インタフェース（１
３）のマルチビット受信データ出力（１３３）に接続す
るステップと、（ｄ）前記マルチビット受信データ入力
（１１３）のうちの１つのビット入力を、前記シリアル
・ネットワーク・インタフェース（１２）の単一ビット
受信データ出力（１２３）に接続するステップと、
（ｅ）前記ネットワーク・インタフェース・コントロー
ラ（１１）のパラレル制御信号入出力（Ｉ／Ｏ）ライン
（１１５）を、パラレル・ネットワーク制御信号Ｉ／Ｏ
ライン（１３５）に接続するステップと、（ｆ）前記パ
ラレル・ネットワーク・インタフェース（１３）と前記
ネットワーク・インタフェース・コントローラ（１１）
との間でデータ伝送が行われている時、前記単一ビット
送信データ入力（１２２）および前記単一ビット受信デ
ータ出力（１２３）を電気的に切離すステップとを含む
ことを特徴とする方法。
【００４９】〔実施態様８〕（ｇ）前記パラレル制御信
号Ｉ／Ｏライン（１１５）のうちのサブセットを、前記
シリアル・ネットワーク・インタフェース（１２）のシ
リアル・ネットワーク制御信号Ｉ／Ｏライン（１２５）
に接続するステップをさらに含むことを特徴とする実施
態様７記載の方法。
号Ｉ／Ｏライン（１１５）のうちのサブセットを、前記
シリアル・ネットワーク・インタフェース（１２）のシ
リアル・ネットワーク制御信号Ｉ／Ｏライン（１２５）
に接続するステップをさらに含むことを特徴とする実施
態様７記載の方法。
【００５０】〔実施態様９〕（ｈ）前記ネットワーク・
インタフェース・コントローラ（１１）が前記パラレル
・ネットワーク・インタフェース（１３）からデータを
受信する時は、該データを１クロック毎に４ビットずつ
受信シフト・レジスタ（４０）に取り込むステップと、
（ｉ）前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記シリアル・ネットワーク・インタフェ
ース（１２）からデータを受信する時は、該データを１
クロック毎に１ビットずつ前記受信シフト・レジスタ
（４０）に取り込むステップとをさらに含むことを特徴
とする、実施態様７または実施態様８に記載の方法。
インタフェース・コントローラ（１１）が前記パラレル
・ネットワーク・インタフェース（１３）からデータを
受信する時は、該データを１クロック毎に４ビットずつ
受信シフト・レジスタ（４０）に取り込むステップと、
（ｉ）前記ネットワーク・インタフェース・コントロー
ラ（１１）が前記シリアル・ネットワーク・インタフェ
ース（１２）からデータを受信する時は、該データを１
クロック毎に１ビットずつ前記受信シフト・レジスタ
（４０）に取り込むステップとをさらに含むことを特徴
とする、実施態様７または実施態様８に記載の方法。
【００５１】〔実施態様１０〕前記ステップ（ｈ）およ
びステップ（ｉ）において、前記受信シフト・レジスタ
（４０）にデータを取り込む際に使用する受信クロック
信号の周波数を、前記ネットワーク・インタフェース・
コントローラ（１１）が前記シリアル・ネットワーク・
インタフェース（１２）からデータを受信するか、前記
パラレル・ネットワーク・インタフェース（１３）から
データを受信するかに基づいて変化させることを特徴と
する、実施態様９記載の方法。
びステップ（ｉ）において、前記受信シフト・レジスタ
（４０）にデータを取り込む際に使用する受信クロック
信号の周波数を、前記ネットワーク・インタフェース・
コントローラ（１１）が前記シリアル・ネットワーク・
インタフェース（１２）からデータを受信するか、前記
パラレル・ネットワーク・インタフェース（１３）から
データを受信するかに基づいて変化させることを特徴と
する、実施態様９記載の方法。
【図１】本発明の好ましい実施の形態による、媒体独立
インタフェース（ＭＩＩ）バスにより１つの物理副層
（ＰＨＹ）に接続されると共にシリアル・インタフェー
スによりもう１つのＰＨＹに接続された媒体アクセス制
御（ＭＡＣ）集積回路を示す、簡略化したブロック図で
ある。
インタフェース（ＭＩＩ）バスにより１つの物理副層
（ＰＨＹ）に接続されると共にシリアル・インタフェー
スによりもう１つのＰＨＹに接続された媒体アクセス制
御（ＭＡＣ）集積回路を示す、簡略化したブロック図で
ある。
【図２】本発明の好ましい実施の形態による、図１に示
す媒体アクセス制御集積回路内のインタフェースを示
す、簡略化したブロック図である。
す媒体アクセス制御集積回路内のインタフェースを示
す、簡略化したブロック図である。
【図３】本発明の別の実施の形態による、図１に示す媒
体アクセス制御集積回路内のインタフェースを示す、簡
略化したブロック図である。
体アクセス制御集積回路内のインタフェースを示す、簡
略化したブロック図である。
【図４】本発明の好ましい実施の形態による、リンク制
御ロジックのための状態機械を示す、簡略化したブロッ
ク図である。
御ロジックのための状態機械を示す、簡略化したブロッ
ク図である。
１１ 媒体アクセス制御装置（ＭＡＣ） １２ シリアル物理副層（シリアルＰＨＹ） １３ 媒体独立インタフェース物理副層（ＭＩＩ−ＰＨ
Ｙ） ８１ 第１の状態 ８２ 第２の状態 ８３ 第３の状態 ８４ 第４の状態
Ｙ） ８１ 第１の状態 ８２ 第２の状態 ８３ 第３の状態 ８４ 第４の状態
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチャン・ワーリング アメリカ合衆国カリフォルニア州ロックリ ン メサ・バード・サークル5720
Claims (1)
- 【請求項１】パラレル・ネットワーク・インタフェース
のマルチビット送信データ入力へ接続されており、その
うちの１ビット出力がシリアル・ネットワーク・インタ
フェースの単一ビット送信データ入力へ接続されている
マルチビット送信データ出力と、 パラレル・ネットワーク・インタフェースのマルチビッ
ト受信データ出力へ接続されており、そのうちの１ビッ
ト入力がシリアル・ネットワーク・インタフェースの単
一ビット受信データ出力へ接続されているマルチビット
受信データ入力と、 パラレル・ネットワーク・インタフェースのパラレル・
ネットワーク制御信号入出力（Ｉ／Ｏ）ラインに接続さ
れているパラレル制御信号Ｉ／Ｏラインと、 パラレル・ネットワーク・インタフェースと前記ネット
ワーク・インタフェース・コントローラとの間でデータ
伝送を行っている時に、単一ビット送信データ入力およ
び単一ビット受信データ出力を電気的に切離す切離手段
とを具備することを特徴とするネットワーク・インタフ
ェース・コントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US063,686 | 1998-04-21 | ||
| US09/063,686 US6275501B1 (en) | 1998-04-21 | 1998-04-21 | Media access controller capable of connecting to a serial physical layer device and a media independent interface (MII) physical layer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355321A true JPH11355321A (ja) | 1999-12-24 |
Family
ID=22050824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113611A Withdrawn JPH11355321A (ja) | 1998-04-21 | 1999-04-21 | 媒体アクセス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6275501B1 (ja) |
| EP (1) | EP0952705B1 (ja) |
| JP (1) | JPH11355321A (ja) |
| DE (1) | DE69829840T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010166565A (ja) * | 2009-01-13 | 2010-07-29 | Samsung Electronics Co Ltd | パラレルインターフェース方法、該方法を遂行するための装置 |
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-
1998
- 1998-04-21 US US09/063,686 patent/US6275501B1/en not_active Expired - Lifetime
- 1998-12-15 EP EP98123842A patent/EP0952705B1/en not_active Expired - Lifetime
- 1998-12-15 DE DE69829840T patent/DE69829840T2/de not_active Expired - Lifetime
-
1999
- 1999-04-21 JP JP11113611A patent/JPH11355321A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
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| EP0952705A2 (en) | 1999-10-27 |
| DE69829840T2 (de) | 2006-03-02 |
| DE69829840D1 (de) | 2005-05-25 |
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