KR20110042940A - Ｍａｃ-ｐｈｙ인터페이스와 그의 동작 방법 - Google Patents

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Abstract

MAC-PHY 인터페이스를 포함하는 시스템이 개시된다. 상기 MAC-PHY 인터페이스는 직렬 모드 또는 병렬 모드를 지원할 수 있다. 상기 직렬 모드에서 어드레스 비트들과 데이터 비트들은 양-방향의 PSMI 라인을 통하여 전송된다. 상기 병렬 모드에서 어드레스 비트들과 데이터 비트들은 양-방향의 데이터 버스를 통하여 전송된다.
MAC-PHY 인터페이스, MAC, PHY

Description

ＭＡＣ-ＰＨＹ인터페이스와 그의 동작 방법{MAC-PHY interface and method thereof}
본 발명의 개념에 따른 실시 예는 인터페이스에 관한 것으로, 특히 직렬 모드 또는 병렬 모드를 사용할 수 있는 MAC-PHY 인터페이스와 그의 동작 방법들에 관한 것이다.
2009년 4월 21일 배포된 MAC-PHY 인터페이스 사양서(specification) 1.5.0을 참조로서 병합한다.
본 발명이 이루고자 하는 기술적인 과제는 직렬 모드 또는 병렬 모드를 지원할 수 있고, 상기 직렬 모드에서는 어드레스 비트들과 데이터 비트들은 매니지먼트 인터페이스를 통하여 전송되고 상기 병렬 모드에서는 어드레스 비트들과 데이터 비트들은 데이터 인터페이스의 데이터 버스를 통하여 전송될 수 있는 MAC-PHY인터페이스와 그의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 MAC-PHY를 인터페이싱하는 방법은 MAC-PHY 인터페이스 구성 레지스터를 설정하는 단계; 및 설정 결과에 기초하여 어드레스 비트들을 직렬로 전송하기 위한 직렬 모드와 어드레스 비트들을 병렬로 전송하기 위한 병렬 모드 중에서 어느 하나를 수행하는 단계를 포함한다.
상기 직렬 모드에서 상기 어드레스 비트들, 및 데이터 비트들은 매니지먼트 인터페이스를 통하여 직렬로 전송되고, 상기 병렬 모드에서 어드레스 비트들과 데이터 비트들은 데이터 인터페이스의 데이터 버스를 통하여 병렬로 전송된다.
상기 MAC-PHY를 인터페이싱하는 방법은 상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위한 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 전송하는 단계를 더 포함하며, 상기 제어 비트들 중에서 리드 동작을 지시하는 비트 값은 1이고, 상기 제어 비트들 중에서 라이트 동작을 지시하는 비트 값은 0이다.
상기 제어 비트들은 MAC으로부터 생성된 인터페이스 클락 신호에 응답하여 PHY로 전송된다. 상기 병렬 모드에서 라이트 동작은 2클락 싸이클 이내에 완료된다.
본 발명의 실시 예에 따른 시스템은 MAC; PHY; 및 상기 MAC과 상기 PHY사이에 접속된 MAC-PHY인터페이스를 포함한다. 상기 MAC-PHY인터페이스는 직렬 동작 시 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 상기 PHY로 전송하기 위한 매니지먼트 인터페이스; 및 병렬 동작 시 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 상기 PHY로 전송하기 위한 데이터 버스를 포함하는 데이 터 인터페이스를 포함한다.
상기 MAC은 상기 직렬 동작과 상기 병렬 동작 중에서 어느 하나를 지시하기 위한 적어도 하나의 지시 비트를 상기 매니지먼트 인터페이스로 전송한다.
본 발명의 다른 실시 예에 따른 시스템은 MAC; PHY; 및 직렬 모드에서는 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인터페이스를 포함한다.
상기 MAC은 상기 병렬 모드의 라이트 동작시 상기 어드레스 비트들과 상기 데이터 비트들을 2클락 싸이클 이내에 상기 데이터 버스를 통하여 상기 PHY로 전송한다.
상기 MAC은 상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 상기 제어 비트들 중에서 리드 동작과 라이트 동작을 지시하는 비트 값을 갖는다. 상기 리드 동작을 지시하는 상기 비트 값은 1이고, 상기 라이트 동작을 지시하는 상기 비트 값은 0이다.
본 발명의 또 다른 실시 예에 따른 시스템은 MAC; 및 직렬 모드에서는 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인 터페이스를 포함한다.
상기 MAC은 상기 병렬 모드의 라이트 동작시 상기 어드레스 비트들과 상기 데이터 비트들은 2클락 싸이클 이내에 상기 데이터 버스를 통하여 상기 PHY로 전송된다.
상기 MAC-PHY 인터페이스는 상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 상기 제어 비트들 중에서 리드 동작과 라이트 동작을 지시하는 비트 값을 갖는다.
본 발명의 또 다른 실시 예에 따른 시스템은 PHY; 및 직렬 모드에서는 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인터페이스를 포함한다.
상기 MAC-PHY 인터페이스는 상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 제어하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 상기 제어 비트들 중에서 리드 동작을 지시하는 비트 값은 1이고, 상기 제어 비트들 중에서 라이트 동작을 지시하는 상기 비트 값은 0이다. 상기 시스템은 와이미디어(WiMedia) 기반의 시스템이다.
본 발명의 실시 예에 따른 MAC-PHY인터페이스와 그의 동작 방법은 직렬 모드 또는 병렬 모드를 지원할 수 있는 효과가 있다.
MAC-PHY인터페이스가 병렬 모드를 사용할 경우, 어드레스 페이즈와 데이터 페이즈 각각은 클락 신호의 1주기 이내에 수행되므로 PHY 레지스터를 액세스하기 위한 액세스 시간을 줄일 수 있다.
따라서 MAC-PHY인터페이스를 사용하는 시스템의 부팅 시간은 줄어드는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어 들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 MAC-PHY 인터페이스를 포함하는 시스템의 개략적인 블록 도를 나타낸다.
도 1을 참조하면, 와이미디어(WiMedia) 기반의 시스템(10)은 MAC(Medium Access Control ; 20), PHY(Physical (Layer); 30), 및 MAC(20)과 PHY(30) 사이에 접속된 인터페이스(또는 MAC-PHY 인터페이스; 40)를 포함한다. 본 발명의 실시 예에 따른 시스템(10)은 컴퓨터, 노트북, PDA, 또는 PMP일 수 있다. MAC(20)과 PHY (30) 각각은 데이터를 처리할 수 있는 데이터 처리 장치 또는 데이터 프로세서일 수 있다.
실시 예에 따라 시스템(10)은 하나의 반도체 칩 또는 SoC (System on Chip)로 구현될 수 있다. 또한, 다른 실시 예에 따라 MAC(20)과 PHY(30) 각각은 별도의 반도체 칩으로 구현될 수도 있다. 이 경우 MAC-PHY 인터페이스(40)는 통신을 위하여 각각의 칩에 구현될 수 있다.
인터페이스(40)는 컨트롤 인터페이스(control interface; 42), N(N은 자연 수, 예컨대, N=8)-비트 데이터 버스(45)를 포함하는 데이터 인터페이스(data interface; 44), CCA (Clear Channel Assessment) 인터페이스(46), 및 PSMI 라인(49)을 포함하는 매니지먼트 인터페이스(management interface; 48)를 포함한다.
각 인터페이스 신호(!PHY_RESET, TX_EN, RX_EN, PHY_ACTIVE, STOPC, PCLK, MCLK, DATA_EN, DATA_VALID, CCA_STATUS, 및 PSMI)가 전송되는 각 신호 라인은 M(M은 자연수, 예컨대, M=1)-비트 폭(bit width)을 가질 수 있다.
도 1에는 8-비트 데이터 버스(45)가 도시되어 있으나 본 발명의 실시 예에 따른 초기화 동작시 PHY 레지스터 어드레스 또는 PHY 레지스터 데이터를 전송하기 위해 사용되는 데이터 버스가 8-비트 데이터 버스에 한정되는 것은 아니다.
PHY(30)의 PHY 레지스터 또는 벤더 특유 레지스터들(Vendor specific registers)를 초기화하기 위하여, MAC(20)은 상기 PHY 레지스터에 PHY 레지스터 데이터(이하 '라이트(write) 데이터'라 한다.)를 라이트하는 동작(이하 '초기화 라이트 동작'이라 한다) 또는 상기 PHY 레지스터에 저장된 PHY 레지스터 데이터(이하 '리드(read) 데이터'라 한다)를 리드하는 동작(이하 '초기화 리드 동작'이라 한다)을 수행할 수 있다.
상기 초기화 라이트 동작과 상기 초기화 리드 동작을 초기화 동작 또는 PHY 레지스터 초기화 동작이라 한다.
도 5와 도 6에 도시된 바와 같이, 초기화 동작 시 각 어드레스(Read Addr, Write Addr1, 또는 Write Addr2)가 전송되는 트랜젝션(tranaction)의 부분을 어드레스 페이즈(address phase)라 하고, 각 데이터(Read Data, Write Data1, 또는 Write Data2)가 전송되는 트랜젝션의 부분을 데이터 페이즈(data phase)라 한다.
초기화 동작의 어드레스 페이즈에서, MAC(20)으로부터 출력된 어드레스(예컨대, 리드 어드레스(Read Addr) 또는 라이트 어드레스(Write Addr1 또는 Write Addr2))는 데이터 버스(45)를 통하여 병렬로 PHY(30)로 전송된다.
또한, 초기화 동작의 데이터 페이즈에서, MAC(20)으로부터 출력된 라이트 데이터(Write Data1 또는 Write Data2)는 데이터 버스(45)를 통하여 PHY(30)로 전송되고 PHY(30)로부터 출력된 리드 데이터(Read Data)는 데이터 버스 (45)를 통하여 MAC(20)으로 전송된다. 상기 어드레스 페이즈와 상기 데이터 페이즈 각각은 1클락 싸이클(PCKL 또는 MCLK) 이내에 수행된다.
정상 전송 동작 시와 정상 수신 동작 시에 MAC(20)과 PHY(30)는 데이터 버스(45)를 통하여 페이로드 헤더(payload header)와 페이로드 데이터(payload data)를 포함하는 데이터(또는 프레임)를 주거나 받을 수 있다.
PHY(30)의 모든 변수들을 클리어하고 PHY(30)를 초기 상태(initial state)로 리셋하기 위한 PHY 리셋 신호(!PHY_RESET)는 MAC(20)으로부터 PHY(30)로 출력된다. PHY 리셋 신호(!PHY_RESET)는 제1클락 신호(PCLK)와 제2클락 신호(MCLK)에 비동기 (asynchronous)되고 액티브 로우(active low) 이다. MAC(20)에 의하여 생성되는 제2클락 신호(MCLK)는 제1클락 신호(PCLK)의 지연된 버전(delay version)이다.
PHY(30)를 전송 상태(transmit state)로 두기 위한 전송 인에이블 신호 (TX_EN)는 MAC(20)으로부터 PHY(30)로 전송된다. 전송 인에이블 신호(TX_EN)는 슬립 상태(sleep state)를 제외하고 제2클락 신호(MCLK)에 동기(synchronous)되고 액 티브 하이(active high)이다.
PHY(30)를 수신 상태(receive state)로 두기 위한 수신 인에이블 신호 (RX_EN)는 MAC(20)으로부터 PHY(30)로 전송된다. 수신 인에이블 신호(RX_EN)는 슬립 상태를 제외하고 제2클락 신호(MCLK)에 동기되고 액티브 하이이다.
PHY(30)가 프레임(frame)을 전송하는지 또는 프레임을 수신하는지를 지시하는 PHY 액티브 신호(PHY_ACTIVE)는 PHY(30)로부터 MAC(20)으로 전송된다.
전송 상태에서 PHY 액티브 신호(PHY_ACTIVE)의 상승 에지(rising edge)는 로컬 안테나(local antenna)에서 프레임의 전송이 시작되었음을 지시하고 PHY 액티브 신호(PHY_ACTIVE)의 하강 에지(falling edge)는 모든 프레임(entire frame)이 공기 중으로(over the air) 전송되었음을 지시한다.
또한 수신 상태에서 PHY 액티브 신호(PHY_ACTIVE)의 상승 에지는 프리엠블 (preamble)의 시작이 검출되었음을 지시하고 PHY 액티브 신호(PHY_ACTIVE)의 하강 에지는 로컬 안테나에서 모든 프레임이 수신되었음을 지시한다. PHY 액티브 신호 (PHY_ACTIVE)는 제1클락 신호(PCLK)에 동기되고 액티브 하이이다. PHY 액티브 신호 (PHY_ACTIVE)는 슬립 상태와 리셋 상태로부터 종료(exit)의 경우에 사용된다.
온/오프 신호(STOPC)는 스탠바이 상태(standby state)에서 제1클락 신호 (PCLK)의 온/오프를 지시한다. 온/오프 신호(STOPC)가 MAC(20)으로부터 PHY(30)로 출력되지 않을 때(또는, STOPC가 디어써트될(deasserted) 때), 제1클락 신호(PCLK)는 액티브된다. 온/오프 신호(STOPC)가 PHY(30)로 출력될 때(또는, STOPC가 어써트될(asserted) 때), 제1클락 신호(PCLK)는 액티브되지 않는다. 온/오프 신호(STOPC) 는 선택적인(optional) 신호이다. 온/오프 신호(STOPC)는 제1클락 신호(PCLK)와 제2클락 신호(MCLK)에 비동기되고 액티브 하이이다.
PHY(30)로부터 MAC(20)으로 출력되는 제1클락 신호(PCLK)는 PHY(30)로부터 제공되는 인터페이스 클락 신호이다. PHY(30)로부터 출력되는 인터페이스 신호들은 제1클락 신호(PLCK)의 상승 에지에 동기된다.
MAC(20)으로부터 PHY(30)로 출력되는 제2클락 신호(MCLK)는 MAC(20)으로부터 제공되는 인터페이스 클락 신호이다. MAC(20)으로부터 출력되는 인터페이스 신호들은 제2클락 신호(MLCK)의 상승 에지에 동기된다.
PHY(30)로부터 MAC(20)으로 출력되는 데이터 인에이블 신호(DATA_EN)는 전송 상태에서는 MAC(20)으로부터 더 많은 데이터를 요구하기 위하여 사용되고 수신 상태에서는 데이터 버스(45) 상에 유효 데이터가 있음을 MAC(20)에게 지시하기 위하여 사용된다. 데이터 인에이블 신호(DATA_EN)는 제1클락 신호(PCLK)에 동기되고 액티브 하이이다.
MAC(20)으로부터 PHY(30)로 출력되는 데이터 유효 신호(DATA_VALID)는 전송 상태에서 PHY(30)에 의하여 요구된 데이터, 즉 데이터 버스(45) 상의 데이터가 유효한 데이터임을 지시하는 신호이다.
데이터 유효 신호(DATA_VALID)는 제2클락 신호(MCLK)에 동기되고 액티브 하이이다.
데이터 버스(45)는 전송 상태에서는 MAC(20)에 의하여 구동되고 수신 상태에서는 PHY(30)에 의하여 구동되는 양-방향(bi-directional)의 8-비트 폭을 갖는 데 이터 버스이다. 즉, 데이터 버스(45)는 병렬 모드에서 데이터를 전송하기 위하여 사용된다.
PHY(30)에 의하여 구동될 때에는 데이터 버스(45)를 통하여 전송되는 병렬 데이터(예컨대, 도 5의 Read Data)는 제1클락 신호(PCLK)에 응답하여 MAC(20)으로 전송된다. 그리고, MAC(20)에 의하여 구동될 때에는 데이터 버스(45)를 통하여 전송되는 병렬 데이터(예컨대, 도 6의 Write Addr1, Write Data1, Write Addr2, 및 Write Data2)는 제2클락 신호(MCLK)에 응답하여 PHY(30)로 전송된다. 데이터 '1'은 하이이다.
PHY(30)는 CCA 인터페이스(46)를 이용하여 CCA(Clear Channel Assessment) 상태 지시를 위한 CCA 상태 지시 신호(CCA_STATUS)를 MAC(20)으로 출력할 수 있다. CCA 상태 지시 신호(CCA_STATUS)는 제1클락 신호(PCLK)에 동기되고 액티브 하이이다.
매니지먼트 인터페이스(48)는 병렬/직렬 매니지먼트 인터페이스 신호 (Parallel/Serial Management Interface signal; PSMI)를 주거나 받기 위한 신호 라인)49)을 포함한다.
병렬/직렬 매니지먼트 인터페이스 신호(PSMI)는 양-방향 신호이다. 매니지먼트 인터페이스(48) 또는 병렬/직렬 매니지먼트 인터페이스 신호(PSMI)는 PHY(30) 내부의 컨트롤 및 구성 레지스터들(control and configurations)을 액세스하기 위하여 사용된다.
인터페이스(40)는 두 개의 동작 모드들, 즉 병렬 모드와 직렬 모드를 수행할 수 있다. 인터페이스(40)의 디폴트 모드(default mode)는 직렬 모드이다.
상기 병렬 모드에서 MAC(20)과 PHY(30)는 도 5와 도 6에 도시된 바와 같이 데이터 버스(45)를 통하여 병렬 데이터를 주거나 받는다. 그러나 상기 직렬 모드에서 MAC(20)과 PHY(30)는 도 2부터 도 4에 도시된 바와 같이 PSMI 라인(49)을 통하여 직렬 데이터를 주거나 받는다.
동적(dynamic) MPI CONFIG 레지스터를 적절하게 설정함에 따라, 매니지먼트 인터페이스(48)는 병렬 모드를 수행할 수 있다.
예컨대, 정적(static) 파라미터를 정의하는 MPI Capabilities resister의 설정에 따라 병렬 모드가 수행될 수 있다. 상기 MPI Capabilities resister는 1-옥텟(octet)으로 구현될 수 있다.
제2클락 신호(MCLK) 입력을 지원하기 위해서 상기 MPI Capabilities resister의 첫 번째 비트, 즉 [0]는 1로 설정된다.
만일 PHY(30)가 DDR(Double byte per cycle mode)이 가능하면(if PHY(30) is DDR capable), 상기 MPI Capabilities resister의 두 번째 비트, 즉 [1]은 1로 설정된다.
만일 PHY(30)가 병렬 모드가 가능하면(if PHY(30) is parallel mode capable), 상기 MPI Capabilities resister의 세 번째 비트, 즉 [2]는 1로 설정되고, 나머지 비트들[7:3]은 유보 비트들이다.
또한, 동적 파라미터를 정의하는 MPI CONFIG 레지스터의 설정에 따라 병렬 모드가 수행될 수 있다. MPI CONFIG 레지스터는 MAC(20)에 의하여 라이트 가능하 고(writable) 리드 가능하다(readable).
직렬 모드에서 MAC(30)은 레지스터 액세스를 시작하기 위하여 제어 비트들과 어드레스 비트들을 매니지먼트 인터페이스(48), 예컨대 PSMI가 전송되는 PSMI 라인 (49)에 라이트한다. 그리고 MAC(20)은 직렬로 라이트 동작들을 수행하기 위하여 데이터와 함께 PSMI를 드라이빙한다.
리드 동작들을 위하여, PHY(30)는 리드 데이터와 함께 PSMI를 드라이빙한다.
병렬 모드에서, MAC(30)은 레지스터 액세스를 시작하기 위하여 제어정보를 매니지먼트 인터페이스(48)에 라이트한다. 어드레스와 데이터는 데이터 버스(45) 상(on)에 존재한다. 리드 동작들을 위하여 PSMI는 데이터 버스(45)로 드라이브된 8-비트 데이터를 인에이블시키기 위하여 PHY(30)에 의하여 구동된다.
병렬/직렬 매니지먼트 인터페이스 신호(PSMI)는 어드레스 페이즈와 데이터 페이즈 동안에 제2클락 신호(MCLK)에 동기된다. 병렬/직렬 매니지먼트 인터페이스 신호(PSMI)는 데이터 리드 동작 동안 제1클락 신호(PCLK)에 동기된다. 병렬/직렬 매니지먼트 인터페이스 신호(PSMI)의 '1'은 하이이다.
도 2는 도 1에 도시된 시스템의 직렬 리드 동작의 타이밍 도를 나타낸다.
도 2를 참조하면, 직렬 리드 동작을 위하여, MAC(20)은 PHY 레지스터 어드레스(A[7:0])를 포함하는 트랜젝션의 첫 번째 부분을 구동한다. PHY(30)는 요구된 데이터(D[7:0])를 포함하는 상기 트랜젝션의 두 번째 부분을 구동한다.
MAC(20)에 의하여 드라이브되는 상기 트랜젝션의 첫 번째 부분은 제2클락 신호(MCLK)에 동기된다. 상기 트랜젝션의 두 번째 부분은 제1클락 신호(PCLK)에 동기 된다.
MAC(20)은 PSMI 라인(49)으로 첫 번째 비트(SYNC)로서 '1'을 출력한다. 그리고 MAC(30)은 PSMI 라인(49)으로 리드 동작을 지시하는 두 번째 비트(R/W)로서 '1'을 출력한다. 계속하여 MAC(20)은 PSMI 라인(49)으로 PHY 레지스터 어드레스(A[7:0])를 출력한다.
그 후, MAC(30)은 PSMI 라인(49)을 알려진 상태(known state)로 두기 위한 '0'비트를 드라이빙한다. 예컨대, MAC(30)은 PHY 레지스터 어드레스(A[7:0])를 출력한 후 트랜젝션의 종료를 지시하는 '0'비트를 PSMI 라인(49)으로 출력한다.
PHY(30)는 직렬 데이터(D[7:0])를 MAC(20)으로 전송하기 전에 0클락 싸이클 (0*tCLKP)부터 31클락 싸이클(31*tCLKP) 동안 PSMI 라인(49)으로 '0'을 드라이빙한다.
그리고 PHY(30)는 직렬 데이터(D[7:0])를 PSMI 라인(49)으로 전송하기 전에 직렬 데이터(D[7:0])의 시작을 지시하기 위한 '1'을 PSMI 라인(49)으로 드라이빙한다. PHY(30)는, MAC(20)이 PSMI 라인(49)을 다시 드라이빙하기 전에, PSMI 라인 (49)을 알려진 상태로 두기 위하여 종료 '0'비트(terminating '0' bit)를 드라이빙하는 것에 의하여 트랜젝션은 완전히 종료된다.
도 3은 도 1에 도시된 시스템의 직렬 라이트 동작의 타이밍 도를 나타낸다.
도 3을 참조하면, 직렬 라이트 동작을 위하여, MAC(20)은 전체의 트렌젝션을 드라이빙한다. MAC(20)이 PSMI 라인(49)으로 구동하는 각 비트는 제2클락 신호 (MCLK)에 동기된다. MAC(20)은 PSMI 라인(49)으로 첫 번째 비트(SYNC)로서 '1'을 드라이빙할 것이다. MAC(20)으로부터 PSMI 라인(49)으로 드라이빙되는 제2비트, 즉 '0'은 라이트 동작을 지시한다.
다음의 8 비트들(A[7:0])은 PHY 레지스터 어드레스들이다. 상기 PHY 레지스터 어드레스는 MAC(30)으로 하여금 PHY 구성 레지스터들(PHY configuration)의 256 옥텟들(octets)까지 어드레스하게 한다.
다음의 8-비트들(D[7:0])은 어드레스된 PHY 레지스터에 라이트될 데이터이다. MAC(20)은 8-비트들(D[7:0])의 끝에 종료 '0'비트를 구동한다. 트랜젝션이 종료된 후, MAC(20)은 매니지먼트 인터페이스(48)를 구동하는 것을 종료한다.
실시 예에 따라, MAC(20)이 더 이상 신호를 구동하지 않을 때, PSMI 라인 (49)을 0으로 설정하기 위한 내부 풀-다운 레지스터 또는 외부 풀-다운 레지스터가 구현될 수 있다. PSMI 라인(49)은 MAC(20)에 의하여 지속적으로 제어될 수 있다.
도 4는 도 1에 도시된 시스템의 리드 동작 후 라이트 동작의 타이밍 도를 나타낸다. 도 4에는 직렬 모드로 리드 동작을 수행한 직후 라이트 동작이 수행되는 타이밍 도가 도시되어 있다.
도 5는 도 1에 도시된 시스템의 병렬 리드 동작의 타이밍 도를 나타낸다.
도 1과 도 5를 참조하면, 병렬 모드(또는 병렬 동작)에서 어드레스 비트들과 데이터 비트들은 PSMI 라인(49)을 통하여 직렬로 쉬프트되지 않고 데이터 버스(45)를 통하여 전송된다.
병렬 모드에서, 데이터 버스(45)는 처음에 MAC(20)에 의하여 드라이빙된다.
MAC(20)은 어드레스 페이즈에서 PSMI 라인(49)을 통하여 어드레스 인에이블 을 지시하는 첫 번째 비트 '1'을 PHY(30)로 출력한다. 상기 어드레스 인에이블이 비트 '1'을 유지하는 동안, MAC(20)은 데이터 버스(45)를 통하여 리드 어드레스 (DATA[7:0]=Read Addr)를 PHY(30)로 출력한다. 그리고 MAC(20)은 PSMI 라인(49)을 통하여 리드 동작을 지시하는 두 번째 비트 '1'을 PHY(30)로 출력한다.
MAC(20)에 의하여 구동되는 첫 번째 비트 '1'과 두 번째 비트 '1'은 제2클락 신호(MCLK)에 응답하여 전송된다.
도 5에 도시된 바와 같이, RX_EN_FINISH 신호가 하이 레벨을 유지하는 동안 데이터 버스(45)는 PHY(20)에 의하여 소유된다. 따라서 매니지먼트 인터페이스 트렌젝션들은 RX_EN_FINISH 신호의 하강 에지로부터 4싸이클(=4*PCLK)이 지날 때까지 금지된다. 즉, MAC(20)은 RX_EN_FINISH 신호의 하강 에지로부터 4싸이클(=4*PCLK)이 지날 때까지 트랜젝션을 시작할 수 없다.
병렬 리드 동작 시에 PHY(30)가 병렬 데이터(Read Data)를 PSMI 라인(49)으로 출력할 때까지 31싸이클(=31*PCLK)이 필요하다.
PHY(30)는 데이터 페이즈에서 PSMI 라인(49)을 통하여 데이터 인에이블을 지시하는 비트 '1'을 MAC(20)으로 출력한다. 상기 데이터 인에이블이 비트 '1'을 유지하는 동안, PHY (30)는 제1클락 신호(PCLK)에 응답하여 리드 데이터 (DATA[7:0]=Read Data)를 데이터 버스(45)를 통하여 MAC(20)으로 출력한다.
도 6은 도 1에 도시된 시스템의 병렬 라이트 동작의 타이밍 도를 나타낸다.
도 6을 참조하면, 병렬 라이트 동작들은 바이트(per byte)마다 2클락 싸이클 (=2*MCLK)을 요구한다. 도 6에는 두 개의 백-투-백 병렬 라이트 동작들(two back- to-back parallel write operations)이 도시되어 있다.
병렬 라이트 동작들, 예컨대 트랜젝션들이 수행되는 동안 제2클락 신호 (MCLK)는 발생한다.
병렬 모드, 예컨대 첫 번째 병렬 라이트 동작 시에 MAC(20)은 PSMI 라인(49)을 통하여 어드레스 인에이블을 지시하는 첫 번째 비트 '1'을 PHY(30)로 출력한다. 이때, MAC(20)은 데이터 버스(45)를 통하여 첫 번째 라이트 어드레스(Write Addr1)를 PHY(30)로 출력한다.
그리고 MAC(20)은 PSMI 라인(49)을 통하여 라이트 동작을 지시하는 두 번째 비트 '0'을 PHY(30)로 출력한다. 이때 MAC(20)은 데이터 버스(45)를 통하여 첫 번째 라이트 데이터(Write Data1)를 PHY(30)로 출력한다.
계속하여, 두 번째 병렬 라이트 동작 시에 MAC(20)은 PSMI 라인(49)을 통하여 어드레스 인에이블을 지시하는 첫 번째 비트 '1'을 PHY(30)로 출력한다. 이때, MAC(20)은 데이터 버스(45)를 통하여 두 번째 라이트 어드레스(Write Addr2)를 PHY (30)로 출력한다. 그 후에 MAC(20)은 PSMI 라인(49)을 통하여 라이트 동작을 지시하는 두 번째 비트 '0'을 PHY(30)로 출력한다. 이때 MAC(20)은 데이터 버스(45)를 통하여 두 번째 라이트 데이터(Write Data2)를 PHY(30)로 출력한다.
도 6에 도시된 바와 같이, 매니지먼트 인터페이스 트랜젝션들은 TX_EN, RX_EN, 또는 RX_EN_FINISH의 폴링 에지로부터 다음의 4싸이클 동안 금지된다.
병렬 라이트 동작은 PSMI 신호의 발생에 의하여 시작되고 중단없이(without aborting) 종료된다.
도 7은 도 1에 도시된 시스템의 병렬 리드 어버트 동작의 타이밍 도를 나타낸다. 도 7에 도시된 병렬 리드 동작은 중단된다. PHY(30)는 리드 데이터가 준비되었음을 지시하기 위한 PSMI 신호를 출력하지 않는다. 대신에, TX_EN 또는 RX_EN을 출력한 후 2싸이클 후에 PHY(30)는 데이터 버스(45)에 대한 소유권을 해제한다. 즉, 병렬 리드 동작이 리드 중단을 야기하는 동안 TX_EN 또는 RX_EN은 언제든지 발생한다.
도 8은 도 1에 도시된 시스템의 직렬 동작과 병렬 동작의 스위칭 동작을 나타내는 플로우차트이다.
도 1부터 도 8을 참조하면, MAC-PHY 인터페이스(MPI)는, 레지스터의 설정 값이 변경됨에 따라(S10), 직렬 모드를 수행하거나(S20) 또는 병렬 모드를 수행할 수 있다(S30).
매니지먼트 인터페이스(48)는 PHY(30) 내의 제어 레지스터들을 리드 또는 라이트하기 위하여 MAC(20)에 의하여 사용된다. MAC-PHY 인터페이스(40)를 포함하는 시스템(10)은 두 개의 동작 모드들을 갖는다. 상기 두 개의 동작 모드들은 직렬 동작 모드와 병렬 동작 모드이다.
도 2부터 도 4에 도시된 바와 같이, 직렬 모드에서 어드레스와 데이터를 전송하기 위하여 메니지먼트 인터페이스(48)가 사용된다(S20). 특히, PSMI 라인(49)이 사용된다.
도 5와 도 6에 도시된 바와 같이, 병렬 모드에서 제어 신호(예컨대, 어드레스 인에이블을 지시하는 첫 번째 비트, 리드 동작과 라이트 동작 중에서 어느 하나 를 지시하는 두 번째 비트, 또는 데이터 인에이블을 지시하는 비트)를 전송하기 위하여 양-방향 PSMI 라인(49)이 사용된다.
또한, 어드레스(Read Addr, Write Addr1, 또는 Write Addr2)와 데이터(Read Data, Write Data1, 또는 Write Data2)를 전송하기 위하여 양 방향 데이터 버스 (45)가 사용된다.
메니지먼트 인터페이스(48)는 레지스터들, 예컨대 MPI Capabilities resister와 MPI CONFIG register에 의하여 병렬 모드 또는 직렬 모드를 수행할 수 있다. 예컨대, 병렬 모드와 직렬 모드는 dynamic MPI CONFIG 레지스터의 설정에 의하여 자동적으로 변경될 수 있다.
데이터 버스(45)는 전송 동작(transmit operation)과 수신 동작(receive operation)의 위하여 공유된다.
전송 모드 또는 수신 모드일 때, 데이터 버스(45)는 매니지먼트 인터페이스 (48)를 사용하여 위하여 사용될 수 없다. 이 경우 매니지먼트 인터페이스(48)는 직렬 동작 모드로 사용된다.
파라미터들의 두 세트들은 MAC(20)으로 하여금 PHY(30)의 동작을 제어하도록 그리고 PHY(30)에 의하여 MAC(20)으로 제공될 정보를 허용하기 위하여 정의된다.
파라미터들의 두 세트들은 정적 파라미터들(static parameters)과 동적 파라미터들(dynamic parameters)을 포함한다.
제2클락 신호(MCLK)가 지원될 때, 정적 파라미터들(static parameters) 중에서 MPI 구성 레지스터(MPI Config register)의 [0]은 '0'으로 설정되고, PHY(30) 가 DDR이 가능할 때 상기 MPI 구성 레지스터의 [1]은 '1'로 설정되고, PHY(30)가 병렬 매니지먼트 인터페이스가 가능할 때, 상기 MPI 구성 레지스터의 [2]는 '1'로 설정된다. 상기 MPI 구성 레지스터는 2-옥텟들(octets)로 구성될 수 있다.
상기 동적 파라미터들은 시스템(10)이 동작하는 도중에 변경될 수 있고, PHY(30)의 동작에 영향을 미친다. 상기 동적 파라미터들 중에서 MPI 구성 레지스터는 MPI 인터페이스 컨트롤로서 그 설정 값에 따라 데이터 유효 신호를 디스에이블시키거나, DDR 모드를 인에이블시키거나, 또는 병렬 (매니지먼트 인터페이스) 모드를 인에이블시킬수 있다.
도 9는 도 1에 도시된 MAC-PHY 인터페이스의 파이프라이닝을 나타낸다. 도 9에는 데이터를 처리하기 위한 각 구성 요소의 예로서 D-플립 플롭이 도시되어 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 MAC-PHY 인터페이스를 포함하는 시스템의 개략적인 블록 도를 나타낸다.
도 2는 도 1에 도시된 시스템의 직렬 리드 동작의 타이밍 도를 나타낸다.
도 3은 도 1에 도시된 시스템의 직렬 라이트 동작의 타이밍 도를 나타낸다.
도 4는 도 1에 도시된 시스템의 리드 동작 후 라이트 동작의 타이밍 도를 나타낸다.
도 5는 도 1에 도시된 시스템의 병렬 리드 동작의 타이밍 도를 나타낸다.
도 6은 도 1에 도시된 시스템의 병렬 라이트 동작의 타이밍 도를 나타낸다.
도 7은 도 1에 도시된 시스템의 병렬 리드 어버트 동작의 타이밍 도를 나타낸다.
도 8은 도 1에 도시된 시스템의 직렬 동작과 병렬 동작의 스위칭 동작을 나타내는 플로우차트이다.
도 9는 도 1에 도시된 MAC-PHY 인터페이스의 파이프라이닝을 나타낸다.

Claims (18)

  1. MAC-PHY 인터페이스 구성 레지스터를 설정하는 단계; 및
    설정 결과에 기초하여 어드레스 비트들을 직렬로 전송하기 위한 직렬 모드와 어드레스 비트들을 병렬로 전송하기 위한 병렬 모드 중에서 어느 하나를 수행하는 단계를 포함하는 MAC-PHY를 인터페이싱하는 방법.
  2. 제1항에 있어서,
    상기 직렬 모드에서 상기 어드레스 비트들, 및 데이터 비트들은 매니지먼트 인터페이스를 통하여 직렬로 전송되고,
    상기 병렬 모드에서 어드레스 비트들과 데이터 비트들은 데이터 인터페이스의 데이터 버스를 통하여 병렬로 전송되는 MAC-PHY를 인터페이싱하는 방법.
  3. 제2항에 있어서, 상기 MAC-PHY를 인터페이싱하는 방법은,
    상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위한 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 전송하는 단계를 더 포함하며,
    상기 제어 비트들 중에서 리드 동작을 지시하는 비트 값은 1이고,
    상기 제어 비트들 중에서 라이트 동작을 지시하는 비트 값은 0인 MAC-PHY를 인터페이싱하는 방법.
  4. 제2항에 있어서, 상기 제어 비트들은 MAC으로부터 생성된 인터페이스 클락 신호에 응답하여 PHY로 전송되는 MAC-PHY를 인터페이싱하는 방법.
  5. 제2항에 있어서,
    상기 병렬 모드에서 라이트 동작은 2클락 싸이클 이내에 완료되는 MAC-PHY를 인터페이싱하는 방법.
  6. MAC(Medium Access Control);
    PHY(Physical (Layer)); 및
    상기 MAC과 상기 PHY사이에 접속된 MAC-PHY인터페이스를 포함하며,
    상기 MAC-PHY인터페이스는,
    직렬 동작 시 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 상기 PHY로 전송하기 위한 매니지먼트 인터페이스; 및
    병렬 동작 시 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 상기 PHY로 전송하기 위한 데이터 버스를 포함하는 데이터 인터페이스를 포함하는 시스템.
  7. 제6항에 있어서,
    상기 MAC은 상기 직렬 동작과 상기 병렬 동작 중에서 어느 하나를 지시하기 위한 적어도 하나의 지시 비트를 상기 매니지먼트 인터페이스로 전송하는 시스템.
  8. MAC;
    PHY; 및
    직렬 모드에서는 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인터페이스를 포함하는 시스템.
  9. 제8항에 있어서, 상기 MAC은,
    상기 병렬 모드의 라이트 동작시 상기 어드레스 비트들과 상기 데이터 비트들을 2클락 싸이클 이내에 상기 데이터 버스를 통하여 상기 PHY로 전송하는 시스템.
  10. 제8항에 있어서, 상기 MAC은,
    상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고,
    상기 제어 비트들 중에서 리드 동작과 라이트 동작을 지시하는 비트 값은 서로 다른 시스템.
  11. 제10항에 있어서,
    상기 리드 동작을 지시하는 상기 비트 값은 1이고,
    상기 라이트 동작을 지시하는 상기 비트 값은 0인 시스템.
  12. MAC; 및
    직렬 모드에서는 상기 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인터페이스를 포함하는 시스템.
  13. 제12항에 있어서, 상기 MAC은,
    상기 병렬 모드의 라이트 동작시 상기 어드레스 비트들과 상기 데이터 비트들은 2클락 싸이클 이내에 상기 데이터 버스를 통하여 상기 PHY로 전송되는 시스템.
  14. 제12항에 있어서, 상기 MAC-PHY 인터페이스는,
    상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 지시하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고,
    상기 제어 비트들 중에서 리드 동작과 라이트 동작을 지시하는 비트 값은 서로 다른 시스템.
  15. 제14항에 있어서,
    상기 리드 동작을 지시하는 상기 비트 값은 1이고,
    상기 라이트 동작을 지시하는 상기 비트 값은 0인 시스템.
  16. PHY; 및
    직렬 모드에서는 MAC으로부터 출력된 어드레스 비트들과 데이터 비트들을 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고, 병렬 모드에서는 상기 어드레스 비트들과 상기 데이터 비트들을 데이터 버스를 통하여 병렬로 상기 PHY로 전송하기 위한 MAC-PHY인터페이스를 포함하는 시스템.
  17. 제16항에 있어서, 상기 MAC-PHY 인터페이스는,
    상기 직렬 모드와 상기 병렬 모드에서 리드 동작 또는 라이트 동작을 제어하기 위하여 상기 MAC으로부터 출력된 제어 비트들을 상기 매니지먼트 인터페이스를 통하여 직렬로 상기 PHY로 전송하고,
    상기 제어 비트들 중에서 리드 동작을 지시하는 비트 값은 1이고,
    상기 제어 비트들 중에서 라이트 동작을 지시하는 상기 비트 값은 0인 시스템.
  18. 제16항에 있어서, 상기 시스템은 와이미디어(WiMedia) 기반의 시스템인 시스템.
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