JP2013236344A - 半導体装置の駆動方法 - Google Patents
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Abstract
【解決手段】データを保持することが可能な揮発性の保持ノードと、キャパシタと、当該保持ノードと当該キャパシタを電気的に接続させるか否かを選択するチャネルが酸化物半導体層に形成されるトランジスタとを設ける。そして、当該トランジスタが、半導体装置に対するパワーゲーティングが行われる期間以外のほぼ全ての期間においてオン状態を維持する。よって、キャパシタが常時保持ノードのデータと対応するデータを有することになるとともに、当該トランジスタをオフ状態とすることのみによって当該保持ノードから当該キャパシタへのデータの退避が完了する。すなわち、簡便な処理(当該トランジスタをオフ状態とすること)によってパワーゲーティングを行うための準備を完了させることが可能となる。
【選択図】図1
Description
図1、2を参照して半導体装置の構成例及び動作例について説明する。
図1(A)は、本発明の一態様に係る半導体装置の構成例を示す図である。図1(A)に示す半導体装置は、特定のノード(Node)においてデータを保持することが可能な揮発性の回路1と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ2とを有する。具体的には、図1(A)に示す半導体装置では、パワーゲーティング期間以前に回路1がノード(Node)において保持するデータをメモリ2に退避させ、当該パワーゲーティング期間後にメモリ2に退避されているデータを用いて回路1のノード(Node)におけるデータを復元することが可能な半導体装置である。
図1(B)は、図1(A)に示す半導体装置の動作例を示すタイミングチャートである。図1(B)に示すタイミングチャートでは、パワーゲーティング期間(PG1、PG2、PG3)において電源電位V1及び電源電位V2並びにパワーゲーティング制御信号(PCTRL)が共にパワーゲーティング電位(ここでは、低電源電位VSSとする)となる。また、パワーゲーティング期間(PG1、PG2、PG3)以外の期間において電源電位V1が高電源電位(VDD)となり、電源電位V2が低電源電位(VSS)となり、パワーゲーティング制御信号(PCTRL)が高電源電位(VDD)又は低電源電位(VSS)となる。
図1(C)は、図1(A)に示す半導体装置の動作例を示すタイミングチャートである。図1(C)に示すタイミングチャートは、パワーゲーティング期間(PG1、PG2、PG3)の間の期間において、パワーゲーティング制御信号(PCTRL)が高電源電位(VDD)となった後に低電源電位(VSS)とならない(パワーゲーティング期間(PG1、PG2、PG3)が開始する際に、高電源電位(VDD)から直接的にパワーゲーティング電位へと変化する)点を除き、図1(B)に示すタイミングチャートと同様のタイミングチャートである。
図2(A)は、図1(A)とは異なる半導体装置の構成例を示す図である。図2(A)に示す半導体装置は、2種のノード(Node1、Node2)において同一のデータを保持することが可能な揮発性の回路3と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ4とを有する。具体的には、図2(A)に示す半導体装置では、パワーゲーティング期間以前に回路3が第1のノード(Node1)において保持するデータをメモリ2に退避させ、当該パワーゲーティング期間後にメモリ2に退避されているデータを用いて回路3の第2のノード(Node2)におけるデータを復元することが可能な半導体装置である。
図2(B)は、図2(A)に示す半導体装置の動作例を示すタイミングチャートである。図2(B)に示すタイミングチャートでは、パワーゲーティング期間(PG1、PG2、PG3)において電源電位V1及び電源電位V2並びに第1及び第2のパワーゲーティング制御信号(PCTRL_1、PCTRL_2)が共にパワーゲーティング電位(ここでは、低電源電位VSSとする)となる。また、パワーゲーティング期間(PG1、PG2、PG3)以外の期間において電源電位V1が高電源電位(VDD)となり、電源電位V2が低電源電位(VSS)となり、第1及び第2のパワーゲーティング制御信号(PCTRL_1、PCTRL_2)が高電源電位(VDD)又は低電源電位(VSS)となる。
図2(C)は、図2(A)に示す半導体装置の動作例を示すタイミングチャートである。図2(C)に示すタイミングチャートは、パワーゲーティング期間(PG1、PG2、PG3)の間の期間において、第1のパワーゲーティング制御信号(PCTRL_1)が高電源電位(VDD)となった後に低電源電位(VSS)とならない(パワーゲーティング期間(PG1、PG2、PG3)が開始する際に、高電源電位(VDD)から直接的にパワーゲーティング電位へと変化する)点、及び、第2のパワーゲーティング制御信号(PCTRL_2)が高電源電位(VDD)となる前に低電源電位(VSS)とならない(パワーゲーティング期間(PG1、PG2、PG3)が終了する際に、パワーゲーティング電位から直接的に高電源電位(VDD)へと変化する)点を除き、図2(B)に示すタイミングチャートと同様のタイミングチャートである。
図3(A)に示す半導体装置は、入力信号(IN)をノード(Node)に入力するか否かを選択するトランジスタ11と、ノード(Node)の電位が入力されるインバータ12と、インバータ12の出力信号を半導体装置の出力信号(OUT)として出力するか否かを選択するトランジスタ13と、インバータ12の出力信号が入力されるインバータ14と、インバータ14の出力信号をノード(Node)に出力するか否かを選択するトランジスタ15と、図1(A)に示すメモリ2とを有する。なお、図1(A)に示す電源電位V1及び電源電位V2は、インバータ12、14に供給されている(図示しない)。
図3(B)に示す半導体装置は、入力信号(IN)及び出力信号(OUT)が供給される配線が共通化されている点を除き、図3(A)に示す半導体装置と同様の構成を有する。具体的には、図3(B)に示す半導体装置は、図3(A)に示すトランジスタ11、13を、入力信号(IN)をノード(Node)に入力するか否か、及びインバータ14の出力信号を半導体装置の出力信号(OUT)として出力するか否かを選択するトランジスタ16に置換した構成を有する。
図4(A)に示す半導体装置は、トランジスタ15及びメモリ2がインバータ14の出力側ではなくインバータ12の出力側に電気的に接続されている点を除き、図3(A)に示す半導体装置と同様の構成を有する。
図4(B)に示す半導体装置は、トランジスタ15及びメモリ2がインバータ14の出力側ではなくインバータ12の出力側のノード(Node)に電気的に接続されている点を除き、図3(B)に示す半導体装置と同様の構成を有する。
なお、本実施例においては、図1(A)に示す回路1としてSRAMが適用された半導体装置について示したが、回路1としてフリップフロップ又はレジスタなどを適用することも可能である。
図5(A)に示す半導体装置は、入力信号(IN)を第2のノード(Node2)に入力するか否かを選択するトランジスタ31と、第2のノード(Node2)の電位が入力されるインバータ32と、インバータ32の出力信号を半導体装置の出力信号(OUT)として出力するか否かを選択するトランジスタ33と、インバータ32の出力信号が入力されるインバータ34と、第1のノード(Node1)と第2のノード(Node2)を電気的に接続させるか否かを選択するトランジスタ35と、図2(A)に示すメモリ4とを有する。なお、図1(A)に示す電源電位V1及び電源電位V2は、インバータ32、34に供給されている。
図5(B)に示す半導体装置は、入力信号(IN)及び出力信号(OUT)が供給される配線が共通化されている点を除き、図5(A)に示す半導体装置と同様の構成を有する。具体的には、図5(B)に示す半導体装置は、図5(A)に示すトランジスタ31、33を、入力信号(IN)を第2のノード(Node2)に入力するか否か、及びインバータ34の出力信号を半導体装置の出力信号(OUT)として出力するか否かを選択するトランジスタ36に置換した構成を有する。
図6(A)に示す半導体装置は、トランジスタ35及びメモリ4がインバータ34の出力側ではなくインバータ32の出力側に電気的に接続されている点を除き、図5(A)に示す半導体装置と同様の構成を有する。
図6(B)に示す半導体装置は、トランジスタ35及びメモリ4がインバータ34の出力側ではなくインバータ32の出力側に電気的に接続されている点を除き、図5(B)に示す半導体装置と同様の構成を有する。
なお、本実施例においては、図2(A)に示す回路3としてSRAMが適用された半導体装置について示したが、回路3としてフリップフロップ又はレジスタなどを適用することも可能である。
2 メモリ
3 回路
4 メモリ
11 トランジスタ
12 インバータ
13 トランジスタ
14 インバータ
15 トランジスタ
16 トランジスタ
20 キャパシタ
21 トランジスタ
31 トランジスタ
32 インバータ
33 トランジスタ
34 インバータ
35 トランジスタ
36 トランジスタ
40 キャパシタ
41 トランジスタ
42 トランジスタ
401a ゲート電極層
401b ゲート電極層
402 ゲート絶縁膜
403 酸化物半導体層
405a ドレイン電極層
405b ソース電極層
407 絶縁膜
434 絶縁膜
435 絶縁膜
485 層間絶縁膜
491 導電層
610 トランジスタ
647 配線層
657 配線層
658 配線層
682 絶縁膜
684 絶縁膜
686 絶縁膜
687 絶縁膜
690 キャパシタ
692 配線層
693a 電極層
693b 電極層
700 基板
740 トランジスタ
741 ゲート電極層
742 ゲート絶縁膜
743 チャネル形成領域
744 n型不純物領域
745 n型不純物領域
746 側壁絶縁層
748 配線層
750 トランジスタ
751 ゲート電極層
752 ゲート絶縁膜
753 チャネル形成領域
754 p型不純物領域
755 p型不純物領域
756 側壁絶縁層
760 インバータ
788 絶縁膜
789 素子分離領域
801 配線層
802 層間絶縁膜
803 配線層
804 層間絶縁膜
901 層間絶縁膜
902 配線層
903 層間絶縁膜
904 配線層
1421 RF回路
1422 アナログベースバンド回路
1423 デジタルベースバンド回路
1424 バッテリー
1425 電源回路
1426 アプリケーションプロセッサ
1427 CPU
1428 DSP
1429 インターフェース
1430 フラッシュメモリ
1431 ディスプレイコントローラ
1432 メモリ回路
1433 ディスプレイ
1434 表示部
1435 ソースドライバ
1436 ゲートドライバ
1437 音声回路
1438 キーボード
1439 タッチセンサ
1451 バッテリー
1452 電源回路
1453 マイクロプロセッサ
1454 フラッシュメモリ
1455 音声回路
1456 キーボード
1457 メモリ回路
1458 タッチパネル
1459 ディスプレイ
1460 ディスプレイコントローラ
Claims (5)
- データを保持することが可能な揮発性の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成されるトランジスタと、を有し、
前記トランジスタが、
前記パワーゲーティング期間以前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持する第1の行程と、
前記パワーゲーティング期間後にオン状態となってから前記パワーゲーティング期間以前までに渡ってオン状態を維持する第2の行程と、を繰り返す半導体装置の駆動方法。 - 請求項1において、
前記パワーゲーティング期間後に前記トランジスタがオン状態となる際に前記保持ノードを浮遊状態とする半導体装置の駆動方法。 - それぞれにおいて同一のデータを保持することが可能な揮発性の第1の保持ノード及び第2の保持ノードと、
パワーゲーティング期間中に前記データを保持するキャパシタと、
前記第1の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第1のトランジスタと、
前記第2の保持ノードと前記キャパシタを電気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成される第2のトランジスタと、を有し、
前記第1のトランジスタが、
前記パワーゲーティング期間以前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持する第1の行程と、
前記パワーゲーティング期間後にオン状態となってから前記パワーゲーティング期間以前までに渡ってオン状態を維持する第2の行程と、を繰り返し、
前記第2のトランジスタが、
前記パワーゲーティング期間前にオフ状態となってから前記パワーゲーティング期間中に渡ってオフ状態を維持する第3の行程と、
前記パワーゲーティング期間以後にオン状態となってから前記パワーゲーティング期間前までに渡ってオン状態を維持する第4の行程と、を繰り返す半導体装置の駆動方法。 - 請求項3において、
前記第1のトランジスタのゲートには、前記パワーゲーティング期間以外の期間に渡って前記第2のトランジスタのゲートに供給される信号の反転信号が供給される半導体装置の駆動方法。 - 請求項3又は請求項4において、
前記パワーゲーティング期間後に前記第2のトランジスタがオン状態となる際に前記第2の保持ノードを浮遊状態とする半導体装置の駆動方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015180994A (ja) * | 2014-03-06 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2015193777A1 (en) * | 2014-06-20 | 2015-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2016082593A (ja) * | 2014-10-10 | 2016-05-16 | 株式会社半導体エネルギー研究所 | 論理回路、処理装置、電子部品および電子機器 |
JP2016129345A (ja) * | 2013-08-30 | 2016-07-14 | 株式会社半導体エネルギー研究所 | フリップフロップ |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
JP2000077982A (ja) * | 1998-08-27 | 2000-03-14 | Kobe Steel Ltd | 半導体集積回路 |
JP2006050208A (ja) * | 2004-08-04 | 2006-02-16 | Denso Corp | 電源瞬断対応論理回路 |
WO2009063542A1 (ja) * | 2007-11-12 | 2009-05-22 | Fujitsu Microelectronics Limited | 半導体装置 |
JP2011142621A (ja) * | 2009-12-11 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置 |
JP2011151796A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 記憶装置、半導体装置、及び電子機器 |
JP2012160708A (ja) * | 2011-01-14 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 記憶素子、記憶装置、信号処理回路、記憶素子の駆動方法 |
-
2012
- 2012-05-11 JP JP2012109004A patent/JP5917285B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
JP2000077982A (ja) * | 1998-08-27 | 2000-03-14 | Kobe Steel Ltd | 半導体集積回路 |
JP2006050208A (ja) * | 2004-08-04 | 2006-02-16 | Denso Corp | 電源瞬断対応論理回路 |
WO2009063542A1 (ja) * | 2007-11-12 | 2009-05-22 | Fujitsu Microelectronics Limited | 半導体装置 |
JP2011142621A (ja) * | 2009-12-11 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置 |
JP2011151796A (ja) * | 2009-12-25 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 記憶装置、半導体装置、及び電子機器 |
JP2012160708A (ja) * | 2011-01-14 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 記憶素子、記憶装置、信号処理回路、記憶素子の駆動方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016129345A (ja) * | 2013-08-30 | 2016-07-14 | 株式会社半導体エネルギー研究所 | フリップフロップ |
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