JP2013229422A - 配線基板、実装構造体、配線基板の製造方法および実装構造体の製造方法 - Google Patents

Abstract

【課題】電子部品を信頼性高く作動させる要求に応える配線基板、実装構造体、配線基板の製造方法および実装構造体の製造方法を提供する。
【解決手段】配線基板４は、コア基板７と、コア基板７上に位置し、電子部品が上面に実装される第１ビルドアップ層８ａとを備え、コア基板７は、基体９と、基体９を厚み方向に貫通した複数の電源用スルーホール導体１０Ｐとを有し、第１ビルドアップ層８ａは、基体９よりも厚みの小さい絶縁層１１ｃと、絶縁層１１ｃ上に位置し、電子部品の電源用端子６Ｐに電気的に接続されるとともに、複数の電源用スルーホール導体１０Ｐに電気的に接続した複数の電源用パッド１４Ｐとを有し、互いに電気的に接続した１組の電源用パッド１４Ｐおよび電源用スルーホール導体１０Ｐにおいて、電源用スルーホール導体１０Ｐの数は、電源用パッド１４Ｐの数よりも多い。
【選択図】図２

Description

本発明は、電子機器（たとえば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ機器及びその周辺機器）等に使用される配線基板、実装構造体、配線基板の製造方法および実装構造体の製造方法に関するものである。

従来、電子機器における実装構造体としては、配線基板に電子部品を実装したものが使用されている。

配線基板に関して、特許文献１には、コア基板の両面に複数のビルドアップ層を備え、コア基板は、半導体パッケージにおける信号線の一部となる充填スルホール部と、半導体パッケージにおける電源線ないしグランド線の一部となるめっきスルホール部とを有する構成が開示されている。

ところで、近年、電子機器の省電力化が要求されており、半導体チップの消費電力を低下させる要求がある。この消費電力は、半導体チップの電源の電圧に比例するため、消費電力を低下させるためには、電源の電圧を低下させる必要がある。

しかし、半導体チップの電源の電圧を低下させると、配線基板における電源線のインピーダンスおよびインダクタンスに起因した電圧変動の影響が大きくなり、ひいては半導体チップが誤動作しやすくなる。

したがって、半導体チップを信頼性高く作動させることが要求されている。

特開２００４−１３４６７９号公報

本発明は、電子部品を信頼性高く作動させる要求に応える配線基板、実装構造体、配線基板の製造方法および実装構造体の製造方法を提供するものである。

本発明の一形態にかかる配線基板は、コア基板と、該コア基板上に位置し、電子部品が上面に実装されるビルドアップ層とを備え、前記コア基板は、基体と、該基体を厚み方向に貫通した複数の電源用スルーホール導体とを有し、前記ビルドアップ層は、前記基体よりも厚みの小さい絶縁層と、該絶縁層上に位置し、電子部品の電源用端子に電気的に接続されるとともに、前記複数の電源用スルーホール導体に電気的に接続した複数の電源用パッドとを有し、互いに電気的に接続した１組の前記電源用パッドおよび前記電源用スルーホール導体において、前記電源用スルーホール導体の数は、前記電源用パッドの数よりも多いことを特徴とする。

本発明の一形態にかかる配線基板によれば、互いに電気的に接続した１組の電源用パッドおよび電源用スルーホール導体において、電源用スルーホール導体の数が電源用パッドの数よりも多いため、コア基板において電源用の電流が流れる経路を並列的に増加させることで、コア基板における電源用スルーホール導体のインピーダンスおよびインダクタンスを低減し、ひいては電子部品を信頼性高く作動させることができる。

図１（ａ）は、本発明の一実施形態に係る実装構造体の側面図であり、図１（ｂ）は、本発明の一実施形態に係る実装構造体の上面図である。 図２は、図１（ｂ）のＰ１部分において、Ａ−Ａ線に沿って厚み方向に切断した断面の拡大図である。 図３は、図１（ｂ）のＰ１部分において、Ｂ−Ｂ線に沿って厚み方向に切断した断面の拡大図である。 図４（ａ）は、図１（ｂ）のＰ１部分において、図２のＣ−Ｃ線に沿って平面方向に切断した断面の拡大図であり、図４（ｂ）は、図１（ｂ）のＰ１部分において、図２のＤ−Ｄ線に沿って平面方向に切断した断面の拡大図であり、図４（ｃ）は、図１（ｂ）のＰ１部分において、図２のＥ−Ｅ線に沿って平面方向に切断した断面の拡大図である。 図５は、図１（ａ）に示す実装構造体の製造工程を説明する、図２に相当する断面の拡大図である。 図６は、図１（ａ）に示す実装構造体の製造工程を説明する、図２に相当する断面の拡大図である。

以下に、本発明の一実施形態に係る配線基板を含む実装構造体を、図面に基づいて詳細に説明する。

図１（ａ）および（ｂ）に示した実装構造体１は、例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ装置又はその周辺機器などの電子機器に使用されるものである。この実装構造体１は、平板状の電子部品２と、電子部品２がバンプ３を介してフリップチップ実装された平板状の配線基板４と、を含んでいる。

電子部品２は、例えばＩＣ又はＬＳＩ等の半導体素子であり、図２および図３に示すように、平板状の半導体基板５と、この半導体基板５の下面に形成された円板状の複数の端子６とを含んでいる。半導体基板５は、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウム又は炭化珪素等の半導体材料により形成されている。端子６は、例えば銅、金、アルミニウム、ニッケルまたはクロム等の導電材料により形成することができ、なかでも、導電性の観点から、銅を用いることが望ましい。

複数の端子６は、図２および図３に示すように、半導体基板５に電源を供給する複数の電源用端子６Ｐと、半導体基板５をグランド電位に接続する複数のグランド用端子６Ｇと、半導体基板５に信号の入出力を行なう複数の信号用端子（図示せず）とを含んでいる。

ここで、電子部品２の下面は、中央部に位置する第１領域Ｒ１と、電子部品２の外周近傍に位置し第１領域Ｒ１を取り囲む第２領域Ｒ２とを含んでおり、第１領域Ｒ１には複数の電源用端子６Ｐおよび複数のグランド用端子６Ｇが配され、第２領域Ｒ２には複数の信号用端子が配されている。

第１領域Ｒ１において、複数の端子６は、例えば、格子状に配列しており、電源用端子６Ｐおよびグランド用端子６Ｇが交互に位置することによって、複数の電源用端子６Ｐが千鳥状に配列し、且つ複数のグランド用端子６Ｇも千鳥状に配列している。この場合、第１領域Ｒ１において複数の端子６同士のピッチは、例えば２００μｍ以上２５０μｍ以下に設定されている。なお、第１領域Ｒ１において、複数の端子６は、格子状に配列されていなくてもよい。また、複数の端子６同士のピッチは、厚み方向に切断した断面において、隣接した端子６それぞれの中心の間の距離を測定することによって得られる。以下、各部材のピッチも端子６のピッチと同様に得られる。

また、第２領域Ｒ２において、複数の信号用端子は、例えば、格子状に配列している。第２領域Ｒ２における複数の端子６同士のピッチは、第１領域Ｒ１における複数の端子６同士のピッチよりも小さく設定されている。第２領域Ｒ２における複数の端子６同士のピッチは、例えば１２８μｍ以上１８０μｍ以下に設定されている。

バンプ３は、例えば鉛、錫、銀、金、銅、亜鉛、ビスマス、インジウム又はアルミニウム等を含む半田等の導電材料により構成されている。

配線基板４は、電子部品２とマザーボード（図示せず）とを電気的に接続するものであり、電子部品２が上面に実装されるとともに、下面がマザーボードにボールバンプ（図示せず）を介して実装される。この配線基板４は、平板状のコア基板７と、コア基板７の両側に形成された一対のビルドアップ層８とを含んでいる。

コア基板７は、配線基板４の強度を高めつつ一対のビルドアップ層８間の導通を図るものであり、厚み方向に貫通する円柱状のスルーホールが複数形成された平板状の基体９と、複数のスルーホール内に充填されたスルーホール導体１０とを含んでいる。

基体９は、コア基板７の剛性を高めるものであり、例えばエポキシ樹脂等の樹脂と、樹脂に被覆されたシリカフィラーと、樹脂に被覆されたガラスクロスとを含んでいる。基体９の厚みは、例えば０．４ｍｍ以上１．２ｍｍ以下に設定されている。なお、基体９の厚みは、後述する絶縁層１１の厚みよりも大きく、さらには、１つのビルドアップ層８の厚みよりも大きい。

スルーホール導体１０は、コア基板７上下のビルドアップ層８同士を電気的に接続するものであり、例えば銅、アルミニウム又はニッケル等の導電材料により形成されたものを使用することができ、なかでも導電性の高い銅を用いることが望ましい。この複数のスルーホール導体１０は、格子状に配列している。複数のスルーホール導体１０同士のピッチは、第１領域Ｒ１における複数の端子６同士のピッチよりも小さい。また、複数のスルーホール導体１０同士のピッチは、例えば１００μｍ以上１８０μｍ以下に設定されている。

このスルーホール導体１０は、後述するビア導体１３およびパッド１４を介して、バンプ３および端子６に電気的に接続される。複数のスルーホール導体１０は、電源用端子６Ｐに電気的に接続される複数の電源用スルーホール導体１０Ｐと、グランド用端子６Ｇに電気的に接続される複数のグランド用スルーホール導体１０Ｇと、信号用端子に電気的に接続される複数の信号用スルーホール導体（図示せず）とを含んでいる。

一方、コア基板７の両側には、上述した如く、一対のビルドアップ層８が形成されている。ビルドアップ層８は、配線密度を高めつつ配線を引き回すための多層配線層として機能するものである。このビルドアップ層８は、基体９上に積層され、厚み方向に貫通するビア孔が形成された絶縁層１１と、基体９上又は絶縁層１１上に形成された導電層１２と、ビア孔内に充填され、導電層１２に電気的に接続したビア導体１３と、最上層の絶縁層１１上に配され、ビア導体１３に電気的に接続しているとともにバンプ３が接続されるパッド１４とを含んでいる。本実施形態において、１つのビルドアップ層８は、絶縁層１１を３層含んでいる。

ここで、便宜上、一対のビルドアップ層８のうち、電子部品２側に配されたものを第１ビルドアップ層８ａとし、マザーボード側に配されたものを第２ビルドアップ層８ｂとする。

絶縁層１１は、導電層１２を支持する支持部材として機能するだけでなく、導電層１２同士の短絡を防ぐ絶縁部材として機能するものであり、エポキシ樹脂などの樹脂と、該樹脂に被覆されたシリカフィラーとを含んでいる。この絶縁層１１の厚みは、基体９と比較して小さく設定されており、その結果、ビルドアップ層８において配線を高密度化しつつ、基体９によって配線基板４の剛性を高めることができる。絶縁層１１の厚みは、例えば２０μｍ以上４０μｍ以下に設定されている。

ここで、便宜上、第１ビルドアップ層８ａに含まれた３層の絶縁層１１を、基体９側から順次第１絶縁層１１ａ、第２絶縁層１１ｂ、第３絶縁層１１ｃ（最上層）とする。

導電層１２は、配線して機能するものであり、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料により形成されたものを使用することができ、なかでも導電性の観点から銅を用いることが望ましい。この導電層１２の厚みは、例えば１０μｍ以上２５μｍ以下に設定されている。

ここで、便宜上、導電層１２が設けられる各層の名称を、基体９の上面から配線基板４の上面に向かって、ＦＣ１、ＦＣ２、ＦＣ３とし、また、基体９の下面から配線基板４の下面に向かって、ＢＣ１、ＢＣ２、ＢＣ３とする。

また、導電層１２は、電源用端子６Ｐに電気的に接続される複数の電源用導電層１２Ｐと、グランド用端子６Ｇに電気的に接続される複数のグランド用導電層１２Ｇと、信号用端子に電気的に接続される複数の信号用導電層（図示せず）とを含んでいる。また、電源用導電層１２Ｐおよびグランド用導電層１２Ｇは、ベタ状に形成されたベタ層を含んでいる。電源用導電層１２Ｐのベタ層とグランド用導電層１２Ｇのベタ層とは、交互に配置されている。第１ビルドアップ層８ａにおいては、図２および図４（ａ）、（ｂ）に示すように、基体９の上面から、グランド用導電層１２Ｇのベタ層（ＦＣ１）、電源用導電層１２Ｐのベタ層（ＦＣ２）、グランド用導電層１２Ｇのベタ層（ＦＣ３）の順で形成されている。第２ビルドアップ層８ｂにおいては、図２および図４（ｃ）に示すように、基体９の下面から、電源用導電層１２Ｐのベタ層（ＢＣ１）、グランド用導電層１２Ｇのベタ層（ＢＣ２）、電源用導電層１２Ｐのベタ層（ＢＣ３）の順で形成されている。

ビア導体１３は、厚み方向に互いに離間した導電層１２同士を相互に接続するものであり、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料により形成されたものを使用することができ、なかでも導電性の観点から銅を用いることが望ましい。このビア導体１３は、上面および下面が円形状であるとともにコア基板７に向って径が小さくなるテーパー状に形成されている。

また、ビア導体１３は、電源用端子６Ｐに電気的に接続される複数の電源用ビア導体１３Ｐと、グランド用端子６Ｇに電気的に接続される複数のグランド用ビア導体１３Ｇと、信号用端子に電気的に接続される複数の信号用ビア導体（図示せず）とを含んでいる。

パッド１４は、電子部品２に電気的に接続するための端子として機能するものであり、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料により形成されたものを使用することができ、なかでも導電性の観点から銅を用いることが望ましい。このパッド１４は、例えば、円板状に形成されている。また、このパッド１４の厚みは、例えば１０μｍ以上２５μｍ以下に設定されている。

また、パッド１４は、電源用端子６Ｐに電気的に接続される複数の電源用パッド１４Ｐと、グランド用端子６Ｇに電気的に接続される複数のグランド用パッド１４Ｇと、信号用端子に電気的に接続される複数の信号用パッド（図示せず）とを含んでいる。これらのパッド１４は、それぞれ接続する端子６と同様に配列している。

上述した配線基板４においては、複数の電源用スルーホール導体１０Ｐ、複数の電源用導電層１２Ｐ、複数の電源用ビア導体１３Ｐ、複数の電源用パッド１４Ｐは、互いに電気的に接続されることによって、１組の電源用配線を構成しており、配線基板４には電源用配線が１組のみ形成されている。この電源用配線においては、複数の電源用スルーホール導体６Ｐ同士または複数の電源用ビア導体１３Ｐが、電源用導電層１２Ｐのベタ層によって互いに電気的に接続されている。

同様に、複数のグランド用スルーホール導体１０Ｇ、複数のグランド用導電層１２Ｇ、複数のグランド用ビア導体１３Ｇ、複数のグランド用パッド１４Ｇは、互いに電気的に接続されることによって、１組のグランド用配線を構成しており、配線基板４にはグランド用配線が１組のみ形成されている。このグランド用配線においては、複数のグランド用スルーホール導体６Ｇ同士または複数のグランド用ビア導体１３Ｇが、グランド用導電層１２Ｇのベタ層によって互いに電気的に接続されている。

また、信号用スルーホール導体、各層の信号用導電層、各層の信号用ビア導体、信号用パッドは、１つずつ互いに電気的に接続されることによって、配線基板４における１組の信号用配線を構成しており、配線基板４には信号用配線が複数組形成されている。

ところで、コア基板７における基体９の厚みは、ビルドアップ層８の絶縁層１１の厚みよりも大きい。それ故、基体９を厚み方向に貫通する電源用スルーホール導体１０Ｐにおけるインピーダンスやインダクタンスは、絶縁層１１を厚み方向に貫通する電源用ビア導体１３Ｐにおけるインピーダンスやインダクタンスよりも大きくなりやすい。

一方、本実施形態においては、図２に示すように、互いに電気的に接続した１組の電源用パッド１４Ｐおよび電源用スルーホール導体１０Ｐにおいて、すなわち１組の電源用配線において、電源用スルーホール導体１０Ｐの数は、電源用パッド１４Ｐの数よりも多い。その結果、電源用スルーホール導体１０Ｐの数を増加させることによって、コア基板７において電源用の電流が流れる経路を並列的に増加させることで、コア基板７における電源用スルーホール導体１０Ｐのインピーダンスおよびインダクタンスを低減することができる。したがって、電源用配線における電圧を安定化し、ひいては電子部品２を信頼性高く作動させることができる。なお、電源用スルーホール導体１０Ｐの数は、電源用パッド１４Ｐの数の例えば２倍以上４倍以下に設定されている。

また、互いに電気的に接続した１組の電源用パッド１４Ｐ、電源用ビア導体１３Ｐおよび電源用スルーホール導体１０Ｐにおいて、すなわち１組の電源用配線において、電源用スルーホール導体１０Ｐの数は、最上層に位置する第３絶縁層１１ｃを貫通する電源用ビア導体１３Ｐの数よりも多い。その結果、第３絶縁層１１ｃよりも厚みの大きい基体９を厚み方向に貫通する電源用スルーホール導体１０Ｐにおけるインピーダンスおよびインダクタンスを低減することによって、電源用配線における電圧を効果的に安定化することができる。

本実施形態において、第３樹脂層１１ｃを貫通する電源用ビア導体１３Ｐの数は、電源用パッド１４Ｐの数と等しくなっており、第３樹脂層１１ｃを貫通する電源用ビア導体１３Ｐはそれぞれ電源用パッド１４Ｐに接続している。

また、本実施形態において、第１樹脂層１１ａを貫通する電源用ビア導体１３Ｐの数は、電源用スルーホール導体１０Ｐの数と等しくなっており、第１樹脂層１１ａを貫通する電源用ビア導体１３Ｐはそれぞれ電源用スルーホール導体１０Ｐに接続している。そして、第１樹脂層１１ａ上の導電層１２（ＦＣ２）において、第１樹脂層１１ａを貫通する電源用ビア導体１３Ｐが電源用導電層１２のベタ層で互いに電気的に接続している。そして、電源用導電層１２のベタ層には、第２樹脂層１１ｂを貫通する電源用ビア導体１３Ｐが接続している。この第２樹脂層１１ｂを貫通する電源用ビア導体１３Ｐの数は、第１樹脂層１１ａを貫通する電源用ビア導体１３Ｐの数よりも少なくなっており、第３樹脂層１１ｃを貫通する電源用ビア導体１３Ｐの数と等しい。そして、第２樹脂層１１ｂを貫通する電源用ビア導体１３Ｐは、第３樹脂層１１ｃを貫通する電源用ビア導体１３Ｐと接続している。なお、各層における電源用ビア導体１３Ｐの数は、適宜変更しても構わない。

また、本実施形態において、電源用スルーホール導体１０Ｐは、基体９Ｐを厚み方向に貫通した電源用のスルーホールに充填されている。その結果、１つの電源用スルーホール導体１０Ｐにおけるインピーダンスおよびインダクタンスを低減することができる。

一方、本実施形態において、互いに電気的に接続した１組のグランド用パッド１４Ｇおよびグランド用スルーホール導体１０Ｇにおいて、すなわちグランド用配線において、グランド用スルーホール導体１０Ｇの数は、グランド用パッド１４Ｇの数よりも多い。その結果、電源用配線と同様に、グランド用配線においても電圧を安定化し、ひいては電子部品２を信頼性高く作動させることができる。

また、本実施形態において、グランド用スルーホール導体１０Ｇは、基体９上の導電層１２（ＦＣ１）において、グランド用導電層１２のベタ層で互いに電気的に接続している。そして、グランド用導電層１２のベタ層には、第１樹脂層１１ａを貫通するグランド用ビア導体１３Ｇが接続している。この第１樹脂層１１ａを貫通するグランド用ビア導体１３Ｇの数は、グランド用スルーホール導体１０Ｇの数よりも少なくなっており、第２樹脂層１１ｂを貫通するグランド用ビア導体１３Ｇの数、第３樹脂層１１ｃを貫通するグランド用ビア導体１３Ｇの数、およびグランド用パッド１４Ｇの数と等しい。なお、各層におけるグランド用ビア導体１３Ｇの数は、適宜変更しても構わない。

一方、互いに電気的に接続した１組の信号用パッドおよび信号用スルーホール導体において、すなわち１組の信号用配線において、信号用スルーホール導体の数は、信号用パッドの数と等しい。その結果、信号用パッドと信号用スルーホール導体とを１対１で接続することができ、信号用配線において良好に信号を伝送することができる。

かくして、上述した実装構造体１は、配線基板４を介して供給される電源や信号に基づいて電子部品２を駆動若しくは制御することにより、所望の機能を発揮する。

次に、上述した実装構造体１の製造方法を、図面に基づいて説明する。

(１）図５に示すように、コア基板６を作製する。具体的には、例えば以下のように行なう。

未硬化の樹脂シートを硬化させてなる基体９と該基体９の上下に配された銅箔とからなる銅張積層板を準備する。次に、サンドブラスト加工を用いて銅張積層板５ｘにスルーホールを形成する。次に、例えば無電解めっき法、電解めっき法、蒸着法、ＣＶＤ法又はスパッタリング法等により、スルーホール内に導電材料を充填させてスルーホール導体１０を形成する。次に、従来周知のフォトリソグラフィー技術、エッチング等により、基体９上の銅箔をパターニングして導電層１２を形成する。以上のようにして、コア基板７を作製することができる。

ここで、サンドブラスト加工を用いたスルーホールの形成方法について、詳細に説明する。

まず、銅張板積層板の両面に、スルーホールの形成箇所に開口を有するレジストを形成する。このレジストは、例えば感光性樹脂の露光、現像によって形成することができる。次に、サンドブラスト装置のノズルから、銅張板積層板の一主面に微粒子を噴射することによって、該レジストの開口を介して、スルーホールの一部分（非貫通）を形成する。次に、銅張板積層板の他主面に微粒子を噴射することによって、基体９を貫通するスルーホールを形成する。なお、基体９を貫通するスルーホールは、銅張板積層板の一主面のみに微粒子を噴射することによって形成しても構わない。次に、レジストを例えば１〜３ｗｔ％水酸化ナトリウム溶液等で除去する。次に、スルーホールの内壁を高圧水洗することによって、残存した微粒子やスルーホールの加工屑を除去する。以上のようにして、サンドブラスト加工を用いてスルーホールを形成することができる。

このようにサンドブラスト法を用いた場合、微粒子の噴射によってスルーホールを形成するため、ドリル加工と比較して、ガラスクロスと樹脂との境界に印加される応力および熱を低減することができる。さらに、レーザー加工と比較して、ガラスクロスと樹脂との境界に印加される熱を低減することができる。それ故、サンドブラスト法を用いた場合、ドリル加工やレーザー加工と比較して、ガラスクロスと樹脂との剥離を低減することができるため、隣接するスルーホール導体１０同士の短絡を低減しつつ間隔を狭くすることができ、スルーホール導体１０を狭ピッチ化することができる。その結果、上述した如く、電源用パッド１４Ｐと比較して、電源用スルーホール導体１０Ｐを狭ピッチ化し、電源用スルーホール導体１０Ｐの数を電源用パッド１４Ｐの数よりも多くすることができる。また、電源用スルーホール導体１０Ｐと同様にして、グランド用スルーホール導体１０Ｇの数をグランド用パッド１４Ｇの数よりも多くすることができる。

また、レジストを使用してサンドブラストを行っていることから、微粒子を広範に噴射して複数のスルーホールを同時に加工できるため、ドリル加工やレーザー加工と比較して、スルーホールを効率良く形成できる。したがって、スルーホールの数を増加させたとしても、加工時間の増加などを抑制することができる。

また、サンドブラスト加工を用いると、基体９におけるシリカフィラーの含有量を増加させた場合に、ドリル加工のようにドリルが摩耗することがなく、また、レーザー加工よりも容易にスルーホールを形成することができる。

以上のようにサンドブラスト加工でスルーホールを形成するために、サンドブラスト加工は以下の条件で行うことができる。

まず、サンドブラスト加工は、ドライブラストにより行われる。その結果、ウェットブラストと比較して、微粒子に対する抵抗が小さいため、スルーホールの切削性を高めるとともに、切削時の加工屑の残留を低減し、該加工屑による切削阻害を低減できる。

また、サンドブラストで噴射する微粒子として、ガラスよりも硬度の高い無機絶縁材料からなる破砕形状の微粒子（破砕粒子）を用いることができる。その結果、ガラスクロスよりも硬い破砕粒子の尖った端部によって、スルーホールの内壁に露出したガラスクロスを効率良く切削することができるため、ガラスクロスと樹脂との間に印加される応力を低減しつつ、スルーホールを効率良く形成することができる。このようにガラスよりも硬度の高い無機絶縁材料としては、例えばアルミナ、炭化ケイ素またはジルコニア等を用いることができ、なかでもアルミナを用いることが望ましい。なお、硬度としてはビッカース硬度を用いることができる。

また、微粒子は、破砕粒子の最大径が３μｍ以上４０μｍ以下に設定されている。その結果、最大径を３μｍ以上にすることによって、破砕粒子による切削性を高めスルーホールを容易に形成することができる。また、最大径を４０μｍ以下にすることによって、破砕粒子が孔詰まりすることなくスルーホールを形成することができる。

また、微粒子を噴射する圧力は、０．１５ＭＰａ以上０．２２ＭＰａ以下に設定されていることが望ましい。その結果、圧力を０．１５ＭＰａ以上にすることによって、スルーホール内のガラスクロスを効率よく切削加工することができる。また、圧力を０．２２ＭＰａ以下にすることによって、破砕粒子同士がぶつかりあってスルーホール内壁の樹脂が過剰に切削されないように加工することができる。

また、微粒子の噴射量は、３０ｇ／ｍｉｎ以上２００ｇ／ｍｉｎ以下に設定されていることが望ましい。その結果、噴射量を３０ｇ／ｍｉｎ以上にすることによって、スルーホール内にあるガラスクロスを効率よく切削加工することができる。また、噴射量を２００ｇ／ｍｉｎ以下にすることによって、破砕粒子同士がぶつかりあってスルーホール内壁の樹脂が過剰に切削されないように加工することができる。

また、１つのスルーホールに対して微粒子を噴射する回数（スキャン回数）は、コア基板７の厚みが４０μｍ以上２００μｍ以下の場合、例えば４回以上２０回以下に設定されている。

また、微粒子を噴射する基体９は、シリカフィラーの含有割合が４０体積％以上７５体積％以下に設定されている。その結果、シリカフィラーの含有割合を４０体積％以上とすることによって、サンドブラスト加工による樹脂層１５の切削性を高めることができる。また、シリカフィラーの含有割合を７５体積％以下とすることによって、スルーホールを形成する際にスルーホール内壁からのシリカフィラーの脱粒を低減し、該脱粒に起因した窪みに気泡が残存してスルーホール内壁と導電層１２との密着強度が低下することを低減できる。なお、シリカフィラーの含有割合は、基体９のガラスクロスを含まない領域において、樹脂とシリカフィラーとの体積の合計に対するシリカフィラーの体積の割合を計算することによって、得られる。

ここで、サンドブラスト加工で形成したスルーホールの内壁は、デスミア処理を行わないことが望ましい。サンドブラスト加工でスルーホールを形成すると、ドリル加工やレーザー加工と比較して、スルーホールの内壁に印加される熱を低減して炭化した樹脂の残滓を低減できるとともに、物理的に分子間の結合が切断されるため、スルーホール内壁に露出した樹脂の表面の反応活性を高めることができる。このようにデスミア処理を行わないことによって、樹脂のみが選択的にエッチングされてガラスクロスの側面が大きく露出することを低減し、樹脂とガラスクロスとの剥離を低減できる。

（２）図６に示すように、コア基板７の両側に一対のビルドアップ層８を形成することにより、配線基板４を作製する。具体的には、例えば以下のように行う。

まず、未硬化の樹脂を導電層１２上に配置し、樹脂を加熱して流動密着させつつ、更に加熱して樹脂を硬化させることにより、導電層１２上に絶縁層１１を形成する。次に、レーザー加工でビア孔を形成し、ビア孔内に導電層１２の少なくとも一部を露出させる。このように、レーザー加工でビア孔を形成することによって、サンドブラスト加工と比較して、ビア孔内に露出させる導電層１２の損傷を低減することができる。次に、例えばセミアディティブ法、サブトラクティブ法又はフルアディティブ法等により、ビア孔にビア導体１３を形成するとともに絶縁層１１の上面に導電層１２を形成する。以上の工程を繰り返すことによって、ビルドアップ層８を形成することができる。なお、最上層の絶縁層１１の上面には、導電層１２と同様にしてパッド１４を形成することができる。

以上のようにして、配線基板４を作製することができる。なお、本工程を繰り返すことにより、ビルドアップ層８において絶縁層１１及び導電層１２をより多層化させることができる。

（３）パッド１４上面にバンプ３を形成するとともにバンプ３を介して配線基板４に電子部品２をフリップチップ実装する。

以上のようにして、図１（ａ）に示した実装構造体１を作製することができる。

本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良、組み合わせ等が可能である。

例えば、上述した実施形態において、ビルドアップ層が絶縁層を３層含む構成を例に説明したが、ビルドアップ層は絶縁層を何層含んでも構わない。

また、上述した実施形態において、スルーホール導体がスルーホールに充填された構成を例に説明したが、スルーホール導体はスルーホール内に配されていればよく、スルーホールの内壁を筒状に被覆していても構わない。

また、上述した実施形態において、ビア導体がビア孔に充填された構成を例に説明したが、ビア導体はビア孔内に配されていればよく、ビア孔の内壁を筒状に被覆していても構わない。

また、上述した実施形態において、複数のビア導体が積み上げられたスタック構造を成していたが、スタック構造でなくてもよく、例えばスパイラル構造でも構わない。

また、上述した実施形態において、（１）の工程にて銅箔を用いた構成を例に説明したが、銅箔の代わりに、例えば鉄ニッケル合金又は鉄ニッケルコバルト合金等の金属材料からなる金属箔を用いても構わない。

１ 実装構造体
２ 電子部品
３ バンプ
４ 配線基板
５ 半導体基板
６ 端子
７ コア基板
８ ビルドアップ層
９ 基体
１０ スルーホール導体
１１ 絶縁層
１２ 導電層
１３ ビア導体

Claims (9)

1. コア基板と、該コア基板上に位置し、電子部品が上面に実装されるビルドアップ層とを備え、
   前記コア基板は、基体と、該基体を厚み方向に貫通した複数の電源用スルーホール導体とを有し、
   前記ビルドアップ層は、前記基体よりも厚みの小さい絶縁層と、該絶縁層上に位置し、電子部品の電源用端子に電気的に接続されるとともに、前記複数の電源用スルーホール導体に電気的に接続した複数の電源用パッドとを有し、
   互いに電気的に接続した１組の前記電源用パッドおよび前記電源用スルーホール導体において、前記電源用スルーホール導体の数は、前記電源用パッドの数よりも多いことを特徴とする配線基板。
2. 請求項１に記載の配線基板において、
   前記ビルドアップ層は、前記絶縁層を厚み方向に貫通し、前記電源用スルーホール導体および前記電源用パッドを電気的に接続した複数の電源用ビア導体をさらに有し、
   互いに電気的に接続した１組の前記電源用パッド、前記電源用ビア導体および前記電源用スルーホール導体において、前記電源用スルーホール導体の数は、前記電源用ビア導体の数よりも多いことを特徴とする配線基板。
3. 請求項１に記載の配線基板において、
   前記電源用スルーホール導体は、前記基体を厚み方向に貫通した電源用スルーホールに充填されていることを特徴とする配線基板。
4. 請求項１に記載の配線基板において、
   前記コア基板は、前記基体を厚み方向に貫通した複数のグランド用スルーホール導体をさらに有し、
   前記ビルドアップ層は、前記絶縁層上に位置し、前記電子部品のグランド用端子に電気的に接続されるとともに、前記複数のグランド用スルーホール導体に電気的に接続した複数のグランド用パッドをさらに有し、
   互いに電気的に接続した１組の前記グランド用パッドおよび前記グランド用スルーホール導体において、前記グランド用スルーホール導体の数は、前記グランド用パッドの数よりも多いことを特徴とする配線基板。
5. 請求項１に記載の配線基板において、
   前記コア基板は、前記基体を厚み方向に貫通した複数の信号用スルーホール導体をさらに有し、
   前記ビルドアップ層は、前記絶縁層上に位置し、前記電子部品の信号用端子に電気的に接続されるとともに、前記複数の信号用スルーホール導体に電気的に接続した複数の信号用パッドをさらに有し、
   互いに電気的に接続した１組の前記信号用パッドおよび前記信号用スルーホール導体において、前記信号用スルーホール導体の数は、前記信号用パッドの数と等しいことを特徴とする配線基板。
6. 請求項１に記載の配線基板と、
   該配線基板の前記ビルドアップ層上に実装され、前記電源用パッドに電源用端子が電気的に接続した電子部品を備えたことを特徴とする実装構造体。
7. 基体を準備する工程と、
   サンドブラスト加工を用いて基体を厚み方向に貫通する複数の電源用スルーホールを形成し、該複数の電源用スルーホールに複数の電源用スルーホール導体を形成することによって、コア基板を形成する工程と、
   該コア基板上に前記基体よりも厚みが小さい絶縁層を形成し、電子部品の電源用端子に電気的に接続されるとともに、前記複数の電源用スルーホール導体に電気的に接続した複数の電源用パッドを前記絶縁層上に形成することによって、前記電子部品が実装されるビルドアップ層を前記コア基板上に形成する工程とを備え、
   互いに電気的に接続した１組の前記電源用パッドおよび前記電源用スルーホール導体において、前記電源用スルーホール導体の数は、前記電源用パッドの数よりも多いことを特徴とする配線基板の製造方法。
8. 請求項６に記載の配線基板の製造方法において、
   前記ビルドアップ層を前記コア基板上に形成する工程では、
   レーザー加工を用いて前記絶縁層を厚み方向に貫通する複数の電源用ビア孔を形成し、該複数の電源用ビア孔に複数の電源用ビア導体を形成した後、該複数の電源用ビア導体を介して前記複数の電源用スルーホール導体に電気的に接続する前記複数の電源用パッドを形成し、
   互いに電気的に接続した１組の前記電源用パッド、前記電源用ビア導体および前記電源用スルーホール導体において、前記電源用スルーホール導体の数は、前記電源用ビア導体の数よりも多いことを特徴とする配線基板の製造方法。
9. 請求項６に記載の配線基板の製造方法によって作製した前記配線基板の前記電源用パッドに電子部品の電源用端子を電気的に接続しつつ、前記ビルドアップ層上に前記電子部品を実装する工程を備えたことを特徴とする実装構造体の製造方法。

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