JP2013197517A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013197517A
JP2013197517A JP2012065989A JP2012065989A JP2013197517A JP 2013197517 A JP2013197517 A JP 2013197517A JP 2012065989 A JP2012065989 A JP 2012065989A JP 2012065989 A JP2012065989 A JP 2012065989A JP 2013197517 A JP2013197517 A JP 2013197517A
Authority
JP
Japan
Prior art keywords
lead
die pad
semiconductor element
semiconductor device
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012065989A
Other languages
English (en)
Other versions
JP5959255B2 (ja
Inventor
Koji Noguchi
康次 野口
Masaaki Kadoi
聖明 門井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2012065989A priority Critical patent/JP5959255B2/ja
Publication of JP2013197517A publication Critical patent/JP2013197517A/ja
Application granted granted Critical
Publication of JP5959255B2 publication Critical patent/JP5959255B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】静電容量の大きい半導体装置を提供する。
【解決手段】半導体素子1と、ダイパッド5と、ダイパッド5上に半導体素子1を接着する接着剤10と、電源用リード2と、信号用リード3と、接地用リード4と、半導体素子1と外部との電気的接続のためのボンディングワイヤ6と、電源用リード2と接地用リード4に接続されるダイパッド5との間に、及び、信号用リード3と接地用リード4に接続されるダイパッド5との間に、挟まれた誘電体7と、半導体素子1とダイパッド5と接着剤10と電源用リード2と信号用リード3と接地用リード4とボンディングワイヤ6と誘電体7とを封止する封止樹脂8と、を備える。
【選択図】図1

Description

本発明は、容量素子を内蔵した半導体装置に関する。
通常、フィードバック回路などを搭載する半導体装置においては、電源用リードと接地用リードとの間に外付けの容量素子を設け、発振などの誤動作を防いでいる。チップコンデンサなどが同時に実装されることもある。電子機器の小型化・軽量化・高機能化に伴い、電子機器に搭載する部品を高密度に実装することが要求されている。
近年、容量素子をパッケージ内部に搭載した半導体装置が求められている。特許文献1においては、図19に示すように、半導体素子と、半導体素子に電気的に接続される電源用リード5と、半導体素子に電気的に接続される接地用リード6と、半導体素子に電気的に接続される信号用リード7と、半導体素子を囲むように配置され、電源用リード5と接地用リード6とを容量結合する容量素子4と、それらを被覆するモールド樹脂ケースとを備えた半導体装置が示されている。
特開平06−196623号公報
しかし、特許文献1に開示された技術では、容量素子は半導体装置内部で半導体素子を囲むように配置されるので、容量素子のためのスペースが狭い。よって、容量素子の静電容量が十分ではなく、発振などの誤動作が完全に防止されないことがある。
本発明は、上記課題に鑑みてなされ、十分な静電容量を有する容量素子を有する半導体装置を提供することを課題とする。
本発明は、上記課題を解決するため、半導体素子と、電源用リードと、信号用リードと、接地用リードと、ダイパッドと、前記ダイパッド上に前記半導体素子を接着する接着剤と、前記半導体素子と外部との電気的接続のためのボンディングワイヤと、前記電源用リードと前記接地用リードに接続される前記ダイパッドとの間に、および/または、前記信号用リードと前記接地用リードに接続される前記ダイパッドとの間に、挟まれた誘電体と、前記半導体素子と前記接着剤と前記電源用リードと前記信号用リードと前記接地用リードと前記ダイパッドと前記ボンディングワイヤと前記誘電体とを、封止する封止樹脂と、を備えることを特徴とする半導体装置を提供する。
本発明では、接地用リードに接続される半導体装置のダイパッド全体が、半導体装置内部における容量素子の接地電圧の電極として機能する。よって、その容量素子の各電極の対向面積が広くなり、その静電容量が大きくなる。
半導体装置の第一の実施形態を示す斜視図である。 図1の上面図である。 図1の側面図である。 半導体装置の第二の実施形態を示す斜視図である。 図4の上面図である。 図4の側面図である。 半導体装置の第三の実施形態を示す斜視図である。 図7の上面図である。 図7の側面図である。 半導体装置の第四の実施形態を示す斜視図である。 図10の上面図である。 図10の側面図である。 半導体装置の第五の実施形態を示す斜視図である。 図13の上面図である。 図13の側面図である。 半導体装置の第六の実施形態を示す斜視図である。 図16の上面図である。 図16の側面図である。 従来の半導体装置を示す図である。
以下、本発明の実施形態を、図面を参照して説明する。
<第一実施形態>
図1は、半導体装置を示す斜視図である。図2は、図1の上面図である。図3は、図1の側面図である。
半導体装置は、半導体素子1と、ダイパッド5と、ダイパッド5上に半導体素子1を接着する接着剤10(図3に表示)と、電源用リード2と、信号用リード3と、接地用リード4と、半導体素子1と各リードあるいはダイパッドとの間の電気的接続のためのボンディングワイヤ6を有しており、各ボンディングワイヤ6は、半導体素子1の電源用パッドと電源用リード2、半導体素子1の信号用パッドと信号用リード3、半導体素子1の接地用パッドとダイパッド5、ダイパッド5と接地用リード4を、それぞれ電気的に接続している。電源用リード2と信号用リード3とはダイパッド5の下にもぐりこむような形で大きく広がっており、それぞれ容量素子の下側電極(12A、12B)となっている。さらに、電源用リード2とダイパッド5との間及び信号用リード3とダイパッド5との間に挟まれた誘電体7と、半導体素子1とダイパッド5と接着剤10と電源用リード2と信号用リード3と接地用リード4とボンディングワイヤ6と誘電体7とを封止する封止樹脂8を備えている。各リードの外側の先端部は封止樹脂8から突出しておりそれぞれ外部端子になっている。
こうした構造をとることで、半導体装置においては、電源用リード2の下側電極と接地用リード4との間、及び、信号用リード3の下側電極と接地用リード4との間に、十分な静電容量を有する容量素子を配置することが可能となる。ダイパッド5全体が容量素子の接地電圧の電極として機能するので、電源用リード2と信号用リード3を誘電体7の下で大きく広げることで容量素子の対向電極の面積が広くなり、静電容量を大きくすることが可能となる。外付け容量を不要とすることも可能となり、実装工程の生産性の向上、部品コストの低減が図れる。
電源用リード2に電源電圧が印加されると、ボンディングワイヤ6を介して半導体素子1に電力が供給され、半導体素子1は動作し、信号用リード3から信号を入力あるいは出力する。このとき、電源用リード2の電源電圧に含まれるノイズ成分は、電源用リード2と接地用リード4との間の静電容量を通過し、接地用リード4に逃げる。また、信号用リード3の信号に含まれるノイズ成分は、信号用リード3と接地用リード4との間の静電容量を通過し、接地用リード4に逃げる。よって、信号用リード3が入力であれば半導体素子1への入力信号のノイズ成分が少なくなるので、半導体素子1のノイズ成分による誤動作が少なくなる。
次にダイパッドおよび誘電体の厚みについて説明する。
ダイパッド5は、例えば、銅等の金属である。ダイパッド5の厚みは、およそ0.025〜0.07mmに設定される。厚みが0.01mmよりも薄いと、ダイパッド5の機械的強度が小さくなるので、ボンディングワイヤ6の接続時にダイパッド5が破壊され易くなり、反対に、厚みが0.1mmよりも厚いと、半導体装置全体の厚みが必要以上に厚くなるからである。
電源用リード2と接地用リード4に接続されるダイパッド5との間、及び、信号用リード3と接地用リード4に接続されるダイパッド5との間に配置される誘電体7には誘電率の大きな誘電体粉末を含む樹脂を用いることが好ましく、誘電率が60以上である誘電体粉末(チタン酸バリウムやチタン酸ストロンチウム等の粉末)が50〜90重量%含有されることにより、誘電体7による静電容量が高くなる。誘電体7の厚みは、およそ0.01〜0.07mmに設定される。厚みが0.01mmよりも薄いと、誘電体7による電気的絶縁性が不完全になり易くなり、反対に厚みが0.07mmよりも厚いと、誘電体7による静電容量の容量値が小さくなるからである。
ロウ材やガラスや樹脂等の接着剤10は、半導体素子1をダイパッド5の上に固定するために用いられる。半導体素子1などを包む封止樹脂8は、エポキシ樹脂等の耐熱性樹脂から構成され、各リードの外側の先端部を除いて半導体装置全体を気密に被覆する。
<第二実施形態>
図4は、半導体装置を示す斜視図である。図5は、図4の上面図である。図6は、図4の側面図である。
第一実施形態では、電源用リード2及び信号用リード3と接地用リードの間の両方にそれぞれ容量素子が設けられたが、第二実施形態では、電源用リード2と接地用リード4の間にのみ容量素子が設けられている。この場合、電源用リードは誘電体7の下で大きく広がった下側電極12を有しており、所望の静電容量が得られる電極面積を有している。ダイパッド5とほぼ同じ大きさまで面積を大きくすることが可能である。
なお、図示しないが、信号用リード3にのみ容量素子を設けても良い。
<第三実施形態>
図7は、半導体装置を示す斜視図である。図8は、図7の上面図である。図9は、図7の側面図である。
第一実施形態と比較すると、図9に示すように、本実施形態においては、各リードが誘電体7の下側の電極となり広がる部分の手前において、各リードにつぶし9が設けられている。このようにすることで各リードの外部端子となる部分の厚さを変えずに、容量素子の下側の電極となる金属の厚さのみを薄くすることができ、半導体装置の厚みを薄くすることができる。
<第四実施形態>
図10は、半導体装置を示す斜視図である。図11は、図10の上面図である。図12は、図10の側面図である。
第三実施形態では、電源用リード2及び信号用リード3の両方に容量素子を設けたが、第四実施形態では、電源用リード2のみに容量素子を設けている。電源用リード2が誘電体7の下側の電極となり広がる部分の手前において、電源リードにつぶし9が設けられている。
なお、図示しないが、信号用リード3のみに静電容量を設けても良い。
<第五実施形態>
図13は、半導体装置を示す斜視図である。図14は、図13の上面図である。図15は、図13の側面図である。
第一実施形態では、樹脂により封止されるダイパッド5が使用されたが、第五実施形態では、一部が封止樹脂8から露出し、ダイパッド及び接地用リードの両方として機能するダイパッド兼接地用リード11を使用している。ダイパッド兼接地用リード11はダイパッドなる部分とダイパッドから延伸され屈曲された基板に届く形状の接地用リードの部分とを備えている。ダイパッド兼接地用リード11は一部がダイパッドの幅を有したまま封止樹脂8から露出しており、屈曲されて直接実装基板に接続されるので、半導体素子1は、誘電体7を介さないで実装基板に金属を介して熱的に接続されることになり、高い放熱性を得ることが可能である。
なお、リードには第三実施形態で示したつぶしを設けても良い。
<第六実施形態>
図16は、半導体装置を示す斜視図である。図17は、図16の上面図である。図18は、図16の側面図である。
第五実施形態では、電源用リード2及び信号用リード3と接地用リードの間の両方にそれぞれ容量素子が設けられたが、第六実施形態では、電源用リード2と接地用リード4の間にのみ容量素子が設けられている。
なお、図示しないが、信号用リード3にのみ容量素子を設けても良い。さらに、第三実施形態で示したつぶしを設けても良い。
1 半導体素子
2 電源用リード
3 信号用リード
4 接地用リード
5 ダイパッド
6 ボンディングワイヤ
7 誘電体
8 封止樹脂
9 つぶし
10 接着剤
11 ダイパッド兼接地用リード
12、12A、12B 下側電極

Claims (5)

  1. 半導体素子と、
    前記半導体素子を搭載したダイパッドと、
    前記ダイパッド上に前記半導体素子を接着している接着剤と、
    前記ダイパッドの下に広がって配置された第1の下側電極を有する電源用リードと、
    信号用リードと、
    接地用リードと、
    前記半導体素子と前記電源用リード、前記半導体素子と前記信号用リード、および前記ダイパッドと前記接地用リードをそれぞれ電気的に接続しているボンディングワイヤと、
    前記第1の下側電極と前記ダイパッドとの間に、挟まれて配置された誘電体と、
    前記半導体素子と前記接着剤と前記電源用リードと前記信号用リードと前記接地用リードと前記ダイパッドと前記ボンディングワイヤと前記誘電体とを、封止する封止樹脂と、
    を備え、
    前記ダイパッドと前記誘電体と前記第1の下側電極とが容量素子を形成している半導体装置。
  2. 半導体素子と、
    前記半導体素子を搭載したダイパッドと、
    前記ダイパッド上に前記半導体素子を接着している接着剤と、
    前記ダイパッドの下に広がって配置された第2の下側電極を有する信号用リードと、
    電源用リードと、
    接地用リードと、
    前記半導体素子と前記電源用リード、前記半導体素子と前記信号用リード、および前記ダイパッドと前記接地用リードをそれぞれ電気的に接続しているボンディングワイヤと、
    前記第2の下側電極と前記ダイパッドとの間に、挟まれて配置された誘電体と、
    前記半導体素子と前記接着剤と前記電源用リードと前記信号用リードと前記接地用リードと前記ダイパッドと前記ボンディングワイヤと前記誘電体とを、封止する封止樹脂と、
    を備え、
    前記ダイパッドと前記誘電体と前記第2の下側電極とが容量素子を形成している半導体装置。
  3. 前記電源用リードは前記第1の下側電極となり広がる部分の手前につぶしが設けられており、前記第1の下側電極は前記電源用リードの外部端子となる部分よりも厚さが薄くなっていることを特徴とする請求項1記載の半導体装置。
  4. 前記信号用リードは前記第2の下側電極となり広がる部分の手前につぶしが設けられており、前記第2の下側電極は前記電源用リードの外部端子となる部分よりも厚さが薄くなっていることを特徴とする請求項1記載の半導体装置。
  5. 前記ダイパッドと前記接地用リードとは一体の金属から構成されており、その一部が前記ダイパッドの幅を有したまま前記封止樹脂より露出している請求項1または2に記載の半導体装置。
JP2012065989A 2012-03-22 2012-03-22 半導体装置 Expired - Fee Related JP5959255B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012065989A JP5959255B2 (ja) 2012-03-22 2012-03-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012065989A JP5959255B2 (ja) 2012-03-22 2012-03-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2013197517A true JP2013197517A (ja) 2013-09-30
JP5959255B2 JP5959255B2 (ja) 2016-08-02

Family

ID=49396054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012065989A Expired - Fee Related JP5959255B2 (ja) 2012-03-22 2012-03-22 半導体装置

Country Status (1)

Country Link
JP (1) JP5959255B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742263A (zh) * 2014-12-30 2016-07-06 美国亚德诺半导体公司 高频集成电路及其封装
KR20190024840A (ko) * 2017-08-31 2019-03-08 익시스, 엘엘씨 Pfc에의 적용을 위한 패키징된 고속 역 다이오드 성분
JP2019102725A (ja) * 2017-12-06 2019-06-24 新日本無線株式会社 半導体装置
WO2023202219A1 (zh) * 2022-04-21 2023-10-26 海南摩尔兄弟科技有限公司 一种芯片封装结构、雾化器、电子雾化装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132459A (ja) * 1986-11-25 1988-06-04 Hitachi Ltd 容量内蔵半導体パツケ−ジ
JPH04188759A (ja) * 1990-11-21 1992-07-07 Mitsubishi Electric Corp 半導体集積回路装置
JPH1093002A (ja) * 1996-09-11 1998-04-10 Oki Electric Ind Co Ltd 半導体デバイスパッケージングシステム
JPH11346008A (ja) * 1998-05-29 1999-12-14 Rohm Co Ltd 半導体装置
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JP2006013001A (ja) * 2004-06-23 2006-01-12 Rohm Co Ltd 面実装型電子部品及びその製造方法
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132459A (ja) * 1986-11-25 1988-06-04 Hitachi Ltd 容量内蔵半導体パツケ−ジ
JPH04188759A (ja) * 1990-11-21 1992-07-07 Mitsubishi Electric Corp 半導体集積回路装置
JPH1093002A (ja) * 1996-09-11 1998-04-10 Oki Electric Ind Co Ltd 半導体デバイスパッケージングシステム
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JPH11346008A (ja) * 1998-05-29 1999-12-14 Rohm Co Ltd 半導体装置
JP2006013001A (ja) * 2004-06-23 2006-01-12 Rohm Co Ltd 面実装型電子部品及びその製造方法
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742263A (zh) * 2014-12-30 2016-07-06 美国亚德诺半导体公司 高频集成电路及其封装
KR20190024840A (ko) * 2017-08-31 2019-03-08 익시스, 엘엘씨 Pfc에의 적용을 위한 패키징된 고속 역 다이오드 성분
JP2019075548A (ja) * 2017-08-31 2019-05-16 イクシス・リミテッド・ライアビリティ・カンパニーIxys, Llc Pfc用途のためのパッケージされたファストインバースダイオード部品
KR102512166B1 (ko) * 2017-08-31 2023-03-21 익시스, 엘엘씨 Pfc에의 적용을 위한 패키징된 고속 역 다이오드 성분
JP2019102725A (ja) * 2017-12-06 2019-06-24 新日本無線株式会社 半導体装置
JP7040719B2 (ja) 2017-12-06 2022-03-23 日清紡マイクロデバイス株式会社 半導体装置
WO2023202219A1 (zh) * 2022-04-21 2023-10-26 海南摩尔兄弟科技有限公司 一种芯片封装结构、雾化器、电子雾化装置

Also Published As

Publication number Publication date
JP5959255B2 (ja) 2016-08-02

Similar Documents

Publication Publication Date Title
JP6233507B2 (ja) パワー半導体モジュールおよび複合モジュール
CN103457569A (zh) 晶体振荡器
US20130026616A1 (en) Power device package module and manufacturing method thereof
JP5959255B2 (ja) 半導体装置
CN103329260A (zh) 半导体元件收纳用封装体、具备其的半导体装置及电子装置
US10229884B2 (en) Semiconductor device
JP2012104633A (ja) 半導体装置
JP2006245618A (ja) 受動素子内蔵半導体装置
JP2012146778A (ja) 電子制御装置
JP2009232150A (ja) 圧電デバイスおよび圧電デバイスの製造方法
US8981540B2 (en) Electronic device and package structure thereof
US20120194284A1 (en) Oscillation circuit having shield wire, and electronic apparatus
US20160056131A1 (en) Semiconductor device
JP6523663B2 (ja) 圧電デバイス
JP2008251901A (ja) 複合半導体装置
KR102202471B1 (ko) 복합 전자 부품 및 그 실장 기판
KR101813364B1 (ko) 복합 전자 부품 및 그 실장 기판
CN101640249B (zh) 一种插针式压电变压器外壳
JP2014103270A (ja) 半導体モジュール
JP2006054245A (ja) 半導体装置
JP2005228811A (ja) 半導体装置
US20240072025A1 (en) Tunable Fingertip Capacitors with Enhanced Shielding in Ceramic Package
KR100756131B1 (ko) 회로 장치 및 그 제조 방법
JP2002203938A (ja) ハイブリッド半導体装置
US9123688B2 (en) Semiconductor module package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151106

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160621

R150 Certificate of patent or registration of utility model

Ref document number: 5959255

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees