JP2013197238A - 半導体光素子、光モジュール、光伝送装置、及びそれらの製造方法 - Google Patents

Abstract

【課題】寄生容量が軽減される構造とすることにより、特性がさらに向上されるＢＨ構造を有する半導体光素子、光モジュール、光伝送装置、及び、それらの製造方法の提供。
【解決手段】半導体基板と、メサストライプ構造を有する半導体多層と、前記半導体多層の両側にそれぞれ隣接して配置される埋め込み層と、前記半導体多層及び前記埋め込み層を覆うとともに、前記半導体多層の上面に接して形成される電極膜と、前記埋め込み層と前記電極膜との間に形成される、パッシベーション膜と、を備える半導体光素子であって、前記埋め込み層は、前記半導体多層の活性層の両側にそれぞれ隣接する部分が、少なくとも半絶縁性半導体層で形成され、前記電極膜及び前記パッシベーション膜の下側に配置される部分に、空洞を含む。
【選択図】図３

Description

本発明は、半導体光素子、光モジュール、光伝送装置、及びそれらの製造方法に関し、特に、埋め込みヘテロ構造（Buried Heterostructure：以下、ＢＨ構造と記す）を有する半導体光素子に発生する寄生容量の低減に関する。

近年、ＢＨ構造を有する半導体光素子が用いられている。ここで、ＢＨ構造とは、活性層を含む半導体多層のうち導波路領域の外側となる領域が除去されることによりメサストライプ構造が形成され、さらに、メサストライプ構造の両側が、埋め込み層によって埋め込まれている構造をいい、埋め込みメサ構造とも呼ばれている。ＢＨ構造を有する半導体光素子は、例えば特許文献１に開示されている。

ＢＨ構造を有する半導体光素子では、半導体基板上に、メサストライプ構造が形成され、その両側が埋め込み層によって埋め込まれている。上側電極が、メサストライプ構造と埋め込み層を覆って形成され、下側電極が、半導体基板の裏面（下面）に形成される。上側電極は、メサストライプ構造の上方に形成されるメサ上部領域に加えて、埋め込み層の上方に形成される埋め込み上部領域まで広がっており、埋め込み上部領域には、例えばワイヤがボンディングされる。ワイヤを介して、外部回路と上側電極が電気的に接続されており、メサストライプ構造の活性層に、電流を注入することにより、又は、電界を印加することにより、半導体光素子を制御する。

特開２０１０−２７１６６７号公報

上側電極と下側電極が対向して形成されていることにより、上側電極と下側電極の間には寄生容量が発生する。半導体光素子の特性を向上させるために、寄生容量を低減させる必要がある。ここで、寄生容量を、簡単のために、静電容量Ｃの平行平面板コンデンサであると仮定する。平面板電極の面積をＳ、電極間の距離をｄ、電極間に存在する材料の比誘電率をε、真空の誘電率をε_０とすると、寄生容量の静電容量Ｃは、Ｃ＝ε・ε_０・Ｓ／ｄで表され、この式を（数式１）とする。

寄生容量を低減させるためには、上側電極と下側電極の距離ｄを大きくしたり、上側電極の面積Ｓを低減したりすればよい。しかし、メサストライプ構造の高さをより高くしたり、上側電極のメサ上部領域をより狭くしたりすると、半導体光素子の特性に影響してしまう。それゆえ、寄生容量を低減することを目的に、メサストライプ構造の高さをより高くしたり、上部電極のメサ上部領域をより狭くしたりすることは一般に困難である。

また、上側電極の埋め込み上部領域は、例えばワイヤボンディングのために所定の面積以上を確保しなければならず、一般には、上側電極全体の面積に対して、埋め込み上部領域の面積は大きな割合を占めており、発生する寄生容量全体に対して、上側電極の埋め込み上部領域に起因する寄生容量は大きな割合を占めている。よって、上側電極の埋め込み上部領域に起因する寄生容量について検討する。ここで、かかる寄生容量は、（数式１）で表される平行平面板コンデンサであると改めて仮定する。

ここで、例えば、メサストライプ構造や埋め込み層が形成される半導体基板がｎ型半導体基板である場合、電極間の距離ｄは、実効的に、ｎ型半導体基板の上表面とｐ型電極間の距離であり、近似的に埋め込み層の層厚である。かかる寄生容量を低減するために、従来においては、電極間の距離ｄを大きくするために、埋め込み層の層厚をより大きくしたり、平面板電極の面積Ｓを小さくするために、上側電極の埋め込み上部領域をより狭くしたりする方法が用いられている。プロセスマージン範囲内で、これらは容易に調整が可能である。

しかし、埋め込み層の層厚を大きくしたり、上側電極の埋め込み上部領域を狭くしたりする方法には限界があり、寄生容量の大幅な低減は実現できない。それゆえ、（数式１）で表される静電容量Ｃをさらに低減させるためには、電極間に存在する材料として、比誘電率εが小さい材料を選択することが必要である。しかし、（数式１）に表される比誘電率εは、電極間に存在する埋め込み層を形成する材料で決定され、一般に半導体の比誘電率εは材料によって９〜１６程度の広い範囲を取るため、埋め込み層に比誘電率εの小さい材料を選択することにより寄生容量が低減される可能性はある。しかし、実際には、選択する材料によって、半導体基板に対する格子定数ずれによる結晶接合不具合や結晶欠陥が生じてしまうので、素子の信頼性を確保するために、選択できる材料の自由度は低い。例えば、ＩｎＧａＡｓＰ系の半導体光素子では、半導体基板にはＩｎＰが用いられており、半導体基板のＩｎＰに対して格子定数ずれによる結晶接合不具合が抑制されるように、埋め込み層には、基板と格子整合する組成（格子接合近傍の組成）の半導体が用いられる。例えば、半絶縁性のＩｎＰ、または半絶縁性のＩｎＡｌＡｓなどである。しかし、これらの組成の半導体の比誘電率εは１２．０〜１２．９の範囲であり、いずれも比較的高い比誘電率εであることから、寄生容量低減の効果は薄い。

これに対して、低比誘電率材料として、酸化ケイ素、窒化ケイ素などの絶縁体や、高分子材料などの誘電体が、半導体光素子に用いられている。これらの材料の比誘電率εは、２〜８程度の低い比誘電率εを有しており、これらを埋め込み層に用いることが可能であれば、寄生容量を低減する。たとえば、メサストライプ構造の両側をパッシベーション膜で覆い、さらに、誘電体で埋め込んだ場合、メサストライプ構造の活性層とパッシベーション膜が直接接することとなり素子の信頼性上の問題がある。さらに、誘電体は半導体に対して放熱性が悪く、半導体光素子の温度調整を難しくしてしまう。それゆえ、誘電体を埋め込み層に用いるのは、半導体光素子の特性上好ましくなく、特に、近年の高速動作が必要となる半導体光素子ではより問題となる。よって、従来技術において、埋め込み層を、下側（下部）を半絶縁性半導体層で、上側（上部）を低誘電率材料の誘電体層で構成することにより、電極間の距離ｄを増大させつつ、電極間の間に存在する材料の平均的な比誘電率εを低減させている。しかし、誘電体層の剥離やクラック、誘電体層と上側電極とのボンディング性劣化、誘電体層の層厚ムラによる歩留まり低下などの原因となることから、電極間の距離ｄを増大させることには限界があり、やはり寄生容量の大幅な低減は実現できない。

本発明は、かかる課題を鑑みてなされたものであり、寄生容量が軽減される構造とすることにより、特性がさらに向上される、ＢＨ構造を有する半導体光素子、光モジュール、光伝送装置、及び、それらの製造方法を提供することを目的とする。

（１）上記課題を解決するために、本発明に係る半導体光素子は、半導体基板と、前記半導体基板上に形成され、活性層を含むとともにメサストライプ構造を有する半導体多層と、前記半導体基板上に形成され、前記半導体多層の両側にそれぞれ隣接して配置される、埋め込み層と、前記半導体多層及び前記埋め込み層を覆うとともに、前記半導体多層の上面に接して形成される、電極膜と、前記埋め込み層と前記電極膜との間に形成される、パッシベーション膜と、を備える、半導体光素子であって、前記埋め込み層は、前記半導体多層の前記活性層の両側にそれぞれ隣接する部分が、少なくとも、半絶縁性半導体層で形成され、前記電極膜及び前記パッシベーション膜の下側に配置される部分に、空洞を含む、ことを特徴とする。

（２）上記（１）に記載の半導体光素子であって、前記埋め込み層のうち、前記電極膜及び前記パッシベーション膜の下側に配置される部分は、前記半絶縁性半導体層とは異なる組成を有する空洞形成用半導体層を一部に含み、前記空洞の一部は該空洞形成用半導体層に形成されてもよい。

（３）上記（２）に記載の半導体光素子であって、前記空洞形成用半導体層は、上下に隣接する層それぞれに対して選択性ウェットエッチングが可能な半導体で形成されてもよい。

（４）上記（１）乃至（３）のいずれかに記載の半導体光素子であって、前記半絶縁性半導体層は、鉄又はルテニウムが添加される、ＩｎＰ又はＩｎＡｌＡｓで形成されてもよい。

（５）上記（１）乃至（４）のいずれかに記載の半導体光素子であって、前記空洞の上端は、前記パッシベーション膜で塞がれていてもよい。

（６）上記（１）乃至（５）のいずれかに記載の半導体光素子であって、前記空洞は、前記電極膜のうち、ワイヤボンディング用ＰＡＤ部の下方に形成されており、素子上方から見て、前記空洞の面積の合計は、前記電極膜の前記ＰＡＤ部の面積に対して、５０％以下であってもよい。

（７）上記（１）乃至（６）のいずれかに記載の半導体光素子であって、前記空洞は、電界吸収型変調器、電界吸収型変調器集積レーザの変調器部、マッハツェンダー型変調器、マッハツェンダー型変調器集積レーザの変調器部、又は、直接電流偏重型レーザのいずれかに形成されてもよい。

（８）本発明に係る光モジュールは、上記（１）乃至（７）のいずれかに記載の半導体光素子と、前記電極膜にボンディングされるワイヤと、を備える、光モジュールであってもよく、又は、本発明に係る光伝送装置は、上記（１）乃至（７）のいずれかに記載の半導体光素子と、前記電極膜にボンディングされるワイヤと、を備える、光伝送装置であってもよい。

（９）本発明に係る半導体光素子の製造方法は、半導体基板上に、活性層を含むとともにメサストライプ構造を有する半導体多層を形成する、メサ形成工程と、前記半導体多層の前記活性層の両側を、半絶縁性半導体層からなる第１埋め込み層で埋め込むとともに、前記第１埋め込み層を含む埋め込み層に、所定の形状の空洞を形成する、埋め込み層形成工程と、前記埋め込み層の上側に、所定の形状にパッシベーション膜を形成する、パッシベーション膜形成工程と、前記半導体多層の上面に接するよう、所定の形状の電極膜を前記パッシベーション膜の上側に形成する、電極膜形成工程と、を備えていてもよい。

（１０）上記（９）に記載の半導体光素子の製造方法であって、前記埋め込み層は、前記第１埋め込み層の組成とは異なる組成の半導体からなるとともに上下に隣接する層それぞれに対して選択性エッチングが可能である第２埋め込み層と、半絶縁性半導体からなる第３埋め込み層と、をさらに含み、前記埋め込み層形成工程は、前記メサ形成工程で形成される前記半導体多層の少なくとも一部の両側を、前記第１埋め込み層で埋め込む、第１埋め込み層形成工程と、前記メサ埋め込み工程で形成される前記第１埋め込み層の上側に、前記第２埋め込み層と、前記第３埋め込み層と、を順に形成する、上部埋め込み層形成工程と、前記第３埋め込み層の表面より下方へ延伸する空洞を形成するとともに、選択性ウェットエッチングにより、前記第２埋め込み層に広がるよう空洞を形成し、前記所定の形状とする、空洞形成工程と、を備えていてもよい。

（１１）上記（９）に記載の半導体光素子の製造方法であって、前記埋め込み層は、前記第１埋め込み層の組成とは異なる組成の半導体からなるとともに上下に隣接する層それぞれに対して選択性エッチングが可能である第２埋め込み層と、半絶縁性半導体からなる第３埋め込み層と、をさらに含み、前記メサ形成工程は、半導体基板上に、前記半導体多層のうち、前記活性層を含む半導体下部層を積層し、前記メサストライプ構造の下部メサを形成する、メサ形成第１工程と、前記下部メサの上側に、前記半導体多層のうち、半導体上部層をさらに積層し、前記メサストライプ構造に形成する、メサ形成第２工程と、を備え、前記埋め込み層形成工程は、前記半導体基板上に、前記メサ形成第１工程で形成される前記半導体下部層の両側を、前記第１埋め込み層で埋め込む、第１埋め込み層形成工程と、第１埋め込み層形成工程で形成される前記第１埋め込み層の上側に、前記半導体多層が形成される領域外であって、少なくとも前記空洞が形成される領域を含む所定の領域に、前記第２埋め込み層を順に形成する、第２埋め込み層形成工程と、前記第２埋め込み層形成工程で形成される前記第２埋め込み層の上側に、前記メサ形成第２工程で形成される前記半導体上部層の両側を前記第３埋め込み層で埋め込む、第３埋め込み層形成工程と、前記第３埋め込み層の表面より下方へ延伸する空洞を形成するとともに、選択性ウェットエッチングにより前記第２埋め込み層に広がるよう空洞を形成し、前記所定の形状とする、空洞形成工程と、を備えていてもよい。

（１２）上記（１１）に記載の半導体光素子の製造方法であって、前記メサ形成第２工程は、前記第２埋め込み層形成工程の後、前記第３埋め込み層形成工程の前に、施されてもよい。

本発明により、寄生容量が軽減される構造とすることにより、特性がさらに向上される、ＢＨ構造を有する半導体光素子、光モジュール、光伝送装置、及び、それらの製造方法が提供される。

本発明の第１の実施形態に係る半導体光素子の模式上面図である。 本発明の第１の実施形態に係る半導体光素子の上側電極の模式図である。 本発明の第１の実施形態に係る半導体光素子の断面図である。 本発明の第１の実施形態に係る半導体光素子の製造工程における断面図である。 本発明の第２の実施形態に係る半導体光素子の断面図である。 本発明の第２の実施形態に係る半導体光素子の製造工程における断面図である。 本発明の第２の実施形態に係る半導体光素子の製造工程における断面図である。 本発明の第２の実施形態に係る半導体光素子の製造工程における断面図である。

本発明の実施形態に係る半導体光素子について、以下に、詳細な説明をする。なお、以下に示す図は、あくまで、各実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。また、同一の構成要素には同一の符号を付け、それらの説明については繰り返さない。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体光素子の模式上面図である。当該実施形態に係る半導体光素子は、電界吸収型（Electro-absorption：以下、ＥＡと記す）変調器に本発明を適用したものである。当該実施形態に係る半導体光素子は、ＥＡ変調器である変調器部２と、分布帰還型（Distributed Feed Back：以下、ＤＦＢと記す）レーザである発振器部３とが、モノリシックに同一基板上に集積されるＥＡ変調器集積レーザ１である。変調器部２と、発振器部３との間には、アイソレーション部４が設けられている。ＥＡ変調器集積レーザ１は、ＢＨ構造を有しており、メサストライプ構造を有する半導体多層が、図の中央付近に、図中横方向に延伸して半導体基板上に形成されており、半導体多層に含まれる活性層が導波路領域となっている。発振器部３の導波路領域より、図中左方向へ出力される連続光が、変調器部２に入力される。変調器部２の導波路領域において、入力される光が変調され、図中左側へ出射される。光が出射する図中左側の端面は、反射率１％以下の反射防止膜（図示せず）で覆われ、反対側にある図中右側の端面は、反射率９０％以上の高反射膜（図示せず）で覆われている。後述する通り、変調器部２では、埋め込み層がメサストライプ構造の両側にそれぞれ隣接して配置されており、埋め込み層は半導体基板上に形成されている。半導体多層及び埋め込み層の上側に、所定の形状のパッシベーション膜１２（絶縁膜）が形成されている。ここで、所定の形状とは、半導体多層及び埋め込み層の上表面全域から、半導体多層の上面を含むコンタクト領域を除いた形状である。パッシベーション膜１２は、コンタクト領域となる領域には形成されておらず、かかる領域はスルーホールとして機能する。パッシベーション膜１２の上側に、所定の形状の上側電極１１（電極膜）が形成されており、パッシベーション膜１２が形成されていないコンタクト領域（スルーホール）により、上側電極１１は、半導体多層の上面に接しており、上側電極１１と半導体多層とは電気的に接続されている。すなわち、上側電極１１は、半導体多層及び埋め込み層を覆うよう形成されており、パッシベーション膜１２は、埋め込み層と上側電極１１との間に形成されている。また、発振器部３も、変調器部２と同様にＢＨ構造を有している。発振器部３の半導体多層及び埋め込み層の上側に、所定の形状のパッシベーション膜１２が形成され、さらに、パッシベーション膜１２の上側に、所定の形状の上側電極１３が形成されており、上側電極１３は、半導体多層の上面に接している。なお、ここでは、発振器部３を、ＤＦＢレーザとしたが、これに限定されることはなく、他の半導体レーザでもよいのは言うまでもない。

図２は、当該実施形態に係る半導体光素子の上側電極１１の模式図である。ＥＡ変調器集積レーザ１の変調器部２に形成される上側電極１１の所定の形状は、前述の通り、半導体多層の上方に形成されるメサ上部領域に加えて、埋め込み層の上方に形成される埋め込み上部領域まで広がる形状である。ここで、上側電極１１は、ワイヤボンディング用のＰＡＤ部１１Ａと、メサ部１１Ｂと、ＰＡＤ部１１Ａとメサ部１１Ｂとを接続するコネクト部１１Ｃと、を含んでおり、上側電極１１のメサ部１１Ｂがメサ上部領域に含まれ、上側電極１１のＰＡＤ部１１Ａ及びコネクト部１１Ｃが埋め込み上部領域に含まれる。ＰＡＤ部１１Ａは矩形状をしており、実際には、矩形状の各頂点の角は丸められている。ＥＡ変調器に設けられる上側電極１１のＰＡＤ部１１Ａの矩形状の各辺（長さＬ１及びＬ２）の長さは、８０〜１２０μｍが望ましいが、これに限定されることはないのは言うまでもない。図２に示す通り、素子上方から見て、空洞１４は、図の上下方向及び左右方向に、９μｍ毎に周期的に配置されている。ここで、９μｍ毎に周期的に配置されているとは、隣り合う２つの空洞１４の中心同士の距離が９μｍとなっていることをいい、空洞１４の中心とは、矩形の対角線の交点とする。１つの空洞１４は、ほぼ矩形状をしており、１つの空洞１４の面積は、６×６μｍ^２となっている。すなわち、ＰＡＤ部１１Ａの周辺部には、空洞１４が形成されていないが、空洞１４が形成されていない周辺部が十分に小さいとすると、空洞１４の面積の合計は、ＰＡＤ部１１Ａの面積に対して、４４％を占めている。

図３は、当該実施形態に係る半導体光素子の断面図である。図３の断面は、図１に示すＩＩＩ−ＩＩＩ線による断面を示している。図３に示す通り、ＥＡ変調器集積レーザ１の変調器部２において、ｎ型ＩｎＰ基板２１上に、メサストライプ構造４０を有する半導体多層と、半導体多層の両側に隣接して配置される埋め込み層と、が形成されている。ここで、半導体多層は、ｎ型ＩｎＰ基板２１上に、ｎ型ＩｎＰバッファ層２２、ｎ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、アンドープＩｎＧａＡｓＰ活性層２３、ｐ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、ｐ型ＩｎＰクラッド層２４、ｐ型ＩｎＧａＡｓＰノッチ低減層（図示せず）、及びｐ型ＩｎＧａＡｓコンタクト層２５が、順に積層されている。さらに、半導体多層は、導波路領域の外側となる領域が除去されており、メサストライプ構造４０が形成されている。埋め込み層は、ｎ型ＩｎＰ基板２１上に、半絶縁性ＩｎＰ埋め込み層２６（第１埋め込み層）、空洞形成用ＩｎＧａＡｓ層２７（第２埋め込み層）、半絶縁性ＩｎＰキャップ層２８（第３埋め込み層）が、順に積層されている。

半絶縁性ＩｎＰ埋め込み層２６は、鉄（Ｆｅ）又はルテニウム（Ｒｕ）が添加されたＩｎＰで形成されており、ここでは、メサストライプ構造４０の両側はすべて半絶縁性ＩｎＰ埋め込み層２６で埋め込まれており、半絶縁性ＩｎＰ埋め込み層２６の上面は、メサストライプ構造４０の上面よりも高い。半導体光素子の特性の信頼性確保の観点から、半絶縁性ＩｎＰ埋め込み層２６はメサストライプ構造４０の両側すべてを埋め込んでいる（隣接している）のが望ましく、半絶縁性ＩｎＰ埋め込み層２６の層厚は、メサストライプ構造４０と同程度かそれ以上が望ましい。このとき、半絶縁性ＩｎＰ埋め込み層２６は、メサストライプ構造４０の両側からさらに広がって形成され、半絶縁性ＩｎＰ埋め込み層２６の上面は、メサストライプ構造４０の両側から外側に斜面を形成している。しかし、これに限定されることはなく、半絶縁性ＩｎＰ埋め込み層２６は、少なくとも、メサストライプ構造４０を有する半導体多層のうち活性層の両側を埋め込んで（隣接して）いればよい。なお、ここでは、第１埋め込み層である半絶縁性半導体層は、Ｆｅ又はＲｕが添加されるＩｎＰで形成されるとしたが、これに限定されることはなく、基板と格子整合する組成（格子接合近傍の組成）の半導体であればよく、例えば、Ｆｅ又はＲｕが添加されるＩｎＡｌＡｓで形成されてもよいし、半絶縁性となる他の不純物が添加されていてもよい。以下に説明する半絶縁性半導体層についても同様である。

第２埋め込み層である空洞形成用ＩｎＧａＡｓ層２７は、隣接する半絶縁性半導体層（ここでは半絶縁性ＩｎＰ埋め込み層２６及び半絶縁性ＩｎＰキャップ層２８）とは異なるとは異なる組成を有しており、空洞形成用ＩｎＧａＡｓ層２７は、上下に隣接する層それぞれに対して、選択性エッチングが可能である。ここで、空洞形成用ＩｎＧａＡｓ層２７の層厚は１．５μｍとしている。また、第２埋め込み層がＩｎＧａＡｓで形成されるとしたが、これに限定されることはなく、隣接する隣接する層それぞれに対して、選択性エッチングが可能な半導体であればこれに限定されることはない。なお、第３埋め込み層である半絶縁性ＩｎＰキャップ層２８は、第１埋め込み層と同様に、Ｆｅ又はＲｕが添加されるＩｎＰで形成されるが、これに限定されることはなく、基板と格子整合する組成（格子接合近傍の組成）の半絶縁性半導体であればよい。

図３に示す通り、空洞１４の上端は、半絶縁性ＩｎＰキャップ層２８の上表面にあり、
１つの空洞１４の上端は、ほぼ矩形状をしており、１つの空洞１４の上端の面積は、５００×５００ｎｍ^２となっている。空洞１４の上端は、図２の上下方向及び左右方向に、９μｍ毎に周期的に配置されている。空洞１４は、空洞１４の上端から下方に向かって、半絶縁性ＩｎＰキャップ層２８の中を、ほぼ等しい幅で延伸しており、貫通して空洞形成用ＩｎＧａＡｓ層２７に至っている。さらに、素子上方から見て、空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４の断面は、半絶縁性ＩｎＰキャップ層２８に形成される空洞１４の断面と比べて、平面的に広がっている。すなわち、空洞１４の空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４の断面は、ほぼ矩形状をしており、かつ、半絶縁性ＩｎＰキャップ層２８に形成される空洞１４の断面と中心をほぼ同じくしており、その面積は、６×６μｍ^２となっている。ここで、断面とは、積層方向（図３の上下方向）に垂直な平面を貫く断面であり、空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４の断面の形状が、図２に破線で示されている。なお、空洞１４の下端は、半絶縁性ＩｎＰ埋め込み層２６の上面に至っているが、空洞１４は、選択性エッチングにより、半絶縁性ＩｎＰ埋め込み層２６の内部には及んでいない。１つの空洞１４の所定の形状とは、半絶縁性ＩｎＰキャップ層２８においては５００×５００ｎｍ^２のほぼ矩形柱であり、空洞形成用ＩｎＧａＡｓ層２７においては６×６μｍ^２のほぼ矩形柱であり、両方の矩形柱の中心は理想的には一致している。また、空洞１４が所定の形状を有していることにより、空洞１４がつくる空間のうち主たる部分は、空洞形成用ＩｎＧａＡｓ層２７に形成されている。

前述の通り、半導体多層及び埋め込み層の上側に、当該所定の形状のパッシベーション膜１２が形成されており、パッシベーション膜１２が空洞１４の上端を塞いでいる。ここでは、空洞１４の上端は、５００×５００ｎｍ^２のほぼ矩形状とし、パッシベーション膜１２の膜厚を、空洞１４の上端（穴）の幅と同程度又はそれ以上とすることにより、パッシベーション膜１２が空洞１４の上端を塞ぐことができ、上側電極１１が空洞１４の内部まで及ぶことを防止している。後述する工程により、空洞１４の上端は、空洞１４が貫通して空洞形成用ＩｎＧａＡｓ層２７に及ぶことが可能な程度に広く、パッシベーション膜１２が空洞１４の上端を塞ぐことが出来る程度に狭い、形状となっているのが望ましい。よって、空洞１４の上端は、空洞１４の上端の幅は３００ｎｍ以上８００ｎｍであるのが望ましい。すなわち、矩形状が正方形である場合は、３００×３００ｎｍ^２から８００×８００ｎｍ^２までの矩形状をしているのが望ましい。なお、図３に示す通り、メサストライプ構造４０を有する半導体多層の上面、及び、埋め込み層の上面のうち斜面となっている部分とそれに接する平面となる部分とには、パッシベーション膜１２が形成されておらず、コンタクト領域（スルーホール）となっている。

パッシベーション膜１２の上側に、図１及び図２に示す所定の形状の上側電極１１（電極膜）が形成されている。図２に示す通り、素子上方から見て、埋め込み層に空洞が形成される領域は、上側電極１１のＰＡＤ部１１Ａ及びパッシベーション膜１２の下側に配置される部分である。前述の通り、上側電極１１のＰＡＤ部１１Ａの下側には、パッシベーション膜１２が形成されているので、上側電極１１は、埋め込み層に形成される空洞１４の内部には及んでいない。

本発明の特徴は、埋め込み層のうち、上側電極１１のＰＡＤ部１１Ａの下方に配置される部分に、空洞１４を含んでいるところにある。空洞１４の内部は空気で満たされており、空気の比誘電率εはほぼε＝１である。よって、上側電極１１のＰＡＤ部１１Ａに起因する寄生容量において、電極間に存在する材料の実質的な比誘電率ε（平均的な比誘電率）を大幅に低減することが出来る。なお、ここでは、空洞１４が空気で満たされているとしたが、他の気体で満たされてもよいのは言うまでもなく、さらに、必要に応じて、埋め込み層の誘電率よりも低い誘電率の物質で満たされていてもよい。

また、寄生容量を低減する観点からは、電極間に配置される空洞１４の体積の合計はより大きいほうが望ましい。すなわち、素子上方から見て、空洞１４の面積の合計は、ＰＡＤ部１１Ａの面積に対して、より大きいほうが望ましく、空洞形成用ＩｎＧａＡｓ層２７（第２埋め込み層）の層厚はより大きい方が望ましい。しかし、上側電極１１のＰＡＤ部１１Ａは、ワイヤボンディングのために設けられており、電極間に配置される空洞１４の体積を増加させていくと、空洞化により、埋め込み層がＰＡＤ部１１Ａを支持する機械的な強度が低下し、ボンディング強度の低下を引き起こしてしまう。よって、ＰＡＤ部１１Ａが安定的に素子に形成される観点からは、空洞１４の増加には限界が生じてしまう。素子上方から見て、空洞１４の面積の合計は、ＰＡＤ部１１Ａの面積に対して、５０％以下となるのが望ましい。また、素子上方から見て、空洞１４は、ＰＡＤ部１１Ａの外側にも配置されていてもよいが、かかる位置にある空洞１４は、寄生容量の低減にほとんど寄与しないが、ＰＡＤ部１１Ａの安定性は低下させてしまう。それゆえ、素子上方からみて、空洞１４は、ＰＡＤ部１１Ａの下方にのみ配置されているのが望ましい。実際に、同一の寸法の半導体光素子であって、素子上方から見て空洞１４の面積の合計が異なる複数の素子を作製してみたところ、空洞１４の面積の合計がＰＡＤ部１１Ａの面積に対して５０％より大きくなる場合に、ワイヤボンディングによるＰＡＤ部１１Ａの破壊が観測された。

次に、当該実施形態に係る半導体光素子の製造方法について、説明する。図４は、当該実施形態に係る半導体光素子の製造工程における断面図であり、後述する空洞形成工程終了後半導体光素子の断面を表している。まず、ｎ型ＩｎＰ基板２１上に、有機金属気相成長(ＭＯＣＶＤ)法を用いて、ｎ型ＩｎＰバッファ層２２、ｎ型ＩｎＧａＡｓＰ光ガイド層、アンドープＩｎＧａＡｓＰ活性層、ｐ型ＩｎＧａＡｓＰ光ガイド層、ｐ型ＩｎＰスペーサ層、ｐ型ＩｎＧａＡｓＰ回折格子層、及びｐ型ＩｎＰキャップ層を順に成長させる。これは、発振器部３を、回折格子層を有したＤＦＢレーザとして機能させる多層であり、第１多層とする。次に、第１多層の上面のうち発振器部３の導波路領域を含む所定の領域に、酸化膜や窒化膜などの絶縁膜を用いたパターンを形成し、これをマスク材料とし、ドライエッチング及びウェットエッチングを用いて第１多層を、ｎ型ＩｎＰバッファ層２２の上表面までエッチングする（第１多層形成工程）。

次に、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰ基板２１上に、ｎ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、アンドープＩｎＧａＡｓＰ活性層２３、ｐ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、及びｐ型ＩｎＰキャップ層（図示せず）を順に成長させる。これは、変調器部２を、ＥＡ変調器として機能させる多層であり、第２多層とする（第２多層形成工程）。なお、ここでは、先に、発振器部３の半導体多層を形成し（第１多層形成工程）、次に、変調器部２の半導体多層を形成させ（第２多層形成工程）ているが、逆の順で、すなわち、先に、変調器部２の半導体多層を形成し、次に、発振器部３の半導体多層を形成してもよい。

続いて、変調器部２となる領域を酸化膜や窒化膜などの絶縁膜により覆い、発振器部３となる領域のみを、ホトリソとエッチングを用いて、光軸と垂直方向に短冊状を為した回折格子を形成する。次に、当該絶縁膜を除去して、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層２４、ｐ型ＩｎＧａＡｓＰノッチ低減層（図示せず）、ｐ型ＩｎＧａＡｓコンタクト層２５、ＩｎＰキャップ層を成長する（半導体上部多層積層工程）。

次に、絶縁膜を用いて、メサストライプ構造となる領域に、ストライプパターンを形成し、これをマスクとし、ドライエッチングにより、半導体多層のうちマスクの両側の領域を、半導体多層の上面から、順に除去し、ｎ型ＩｎＰ基板２１に達してからさらに１μｍ程度深く除去する。ドライエッチングによるダメージを除去するため、基板の表面を臭素系溶液により０．１μｍ程度エッチングすることにより、変調器部２には、メサストライプ構造４０を有する半導体多層が形成される（メサ外側除去工程）。なお、第１多層形成工程、第２多層形成工程、及び、半導体上部多層積層工程により、ｎ型ＩｎＰ基板２１上に、変調器部２となる領域に半導体多層を形成し、メサ外側除去工程により、メサストライプ構造４０の外側を除去することにより、メサストライプ構造４０を有する半導体多層が形成され、かかる工程をまとめてメサ形成工程とする。

さらに、ＭＯＣＶＤ法により、メサストライプ構造４０を有する半導体多層の両側を、半絶縁性ＩｎＰ埋め込み層２６（第１埋め込み層）で埋め込み、半絶縁性ＩｎＰ埋め込み層２６を、メサストライプ構造４０の上面より同程度かそれより高い所定の層厚まで積層させる（第１埋め込み層形成工程）。半絶縁性ＩｎＰ埋め込み層２６の上側に、連続して、空洞形成用ＩｎＧａＡｓ層２７及び半絶縁性ＩｎＰキャップ層２８を順に成長させる（上部埋め込み層形成工程）。半導体多層及び埋め込み層の上面全体に、酸化膜や窒化膜などの絶縁膜５１を成膜し、ホトリソとエッチングを用いて絶縁膜５１に、空洞形成用の穴を形成する。当該空洞形成用の穴は複数あり、９μｍ毎に周期的に形成され、１つの穴は、５００×５００ｎｍ^２のほぼ矩形状となっている。次に、半絶縁性ＩｎＰキャップ層２８のうち当該穴の下方となる領域を、ドライエッチングにより、空洞形成用ＩｎＧａＡｓ層２７に到達するまで除去して、半絶縁性ＩｎＰキャップ層２８に空洞１４を形成する。半絶縁性ＩｎＰキャップ層２８に形成される空洞１４は、ドライエッチングにより形成されているので、上端から下端まで、当該穴とほぼ同じ形状となる、矩形柱となる。続いて、空洞形成用ＩｎＧａＡｓ層２７のうち、半絶縁性ＩｎＰキャップ層２８に形成される空洞１４の下端の下方となる領域を、ウェットエッチングにより、除去する（空洞形成工程）。この際、当該ウェットエッチングは、空洞形成用ＩｎＧａＡｓ層２７を選択的にエッチングし、空洞形成用ＩｎＧａＡｓ層２７の上下にそれぞれ隣接する層（半絶縁性ＩｎＰ埋め込み層２６及び半絶縁性ＩｎＰキャップ層２８）をほとんどエッチングしない。それゆえ、空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４は、積層方向（図３及び図４の上下方向）に対しては、空洞形成用ＩｎＧａＡｓ層２７の上端から下端に亘って（すなわち、空洞形成用ＩｎＧａＡｓ層２７の膜厚）、積層方向に垂直な面方向（図３及び図４の左右方向）に対しては、ウェットエッチングの時間によって決まる。よって、寄生容量低減の目標値に合わせて、ウェットエッチングの時間を決定すればよい。ここでは、前述の通り、空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４の積層方向に垂直な断面は、６×６μｍ^２のほぼ矩形状となっている。これにより、素子上方から見て、空洞１４の面積の合計は、ＰＡＤ部１１Ａの面積に対して、４４％を占めるよう、空洞１４が配置される。図４は、当該工程の終了後の半導体光素子の断面を表している。なお、空洞１４の断面の形状は、絶縁膜５１に形成される空洞形成用の穴の形状に依る。ここでは、空洞形成用の穴の形状を矩形状とすることにより、空洞１４の断面は矩形状となっているが、これに限定されることはない。例えば、円形状であってもよいし、他の多角形状であってもよく、空洞１４の形状に対応して、複数の空洞１４の配置を設定すればよい。また、第１埋め込み層形成工程と、上部埋め込み層形成工程と、空洞形成工程と、をまとめて埋め込み層形成工程とする。

次に、空洞形成用の絶縁膜５１のパターンを除去し、半導体多層及び埋め込み層の上表面全体に亘って、酸化膜や窒化膜などのパッシベーション膜１２（絶縁膜）を積層し、さらに、パッシベーション膜１２のうち前述のコンタクト領域（スルーホール）を除去することにより、所定の形状のパッシベーション膜１２を形成する（パッシベーション膜形成工程）。このとき、パッシベーション膜１２の膜厚は、空洞形成工程で形成される空洞１４の上端（穴）の幅と同程度かそれ以上に設定する。さらに、コンタクト領域（スルーホール）を介して、半導体多層の上面に接するよう、図１及び図２に示す所定の形状の上側電極１１（電極膜）をパッシベーション膜１２の上側に形成する（電極膜形成工程）。パッシベーション膜形成工程において、パッシベーション膜１２が空洞１４の上端を塞いでいることにより、電極膜形成工程において、上側電極１１が空洞１４の内部に侵入することを防止しており、安定的な体積の空洞１４を形成することができ、寄生容量のばらつきを低減することが出来る。最後に、一般的な半導体光素子の工程と同様に、ｎ型ＩｎＰ基板２１の裏面（下面）を研磨する工程（基板薄膜化工程）と、ｎ型ＩｎＰ基板２１の裏面への下側電極（ｎ側電極）を形成する工程、素子の前方後方端面を劈開する工程（バー形成工程）、素子の前方低反射率膜を形成する工程、素子の後方高反射率膜を形成する工程、及び、素子の側方端面を劈開する工程（チップ形成工程）を経て、当該実施形態に係る半導体光素子が完成する。当該実施形態に係る半導体光素子は、埋め込み層のうち、上側電極の埋め込み上部領域の下方に配置される部分に、空洞を有していることにより、素子の寄生容量が大幅に低減される。

通信容量の増大に伴い、幹線系とデータ通信網を繋ぐルータインターフェイスでは、１０Ｇｂｉｔ／ｓから４０〜４３Ｇｂｉｔ／ｓへの移行が進んでおり、近年では４４．６Ｇｂｉｔ／ｓの要求も増えてきている。ビットレート４０Ｇｂｉｔ／ｓ以上の高速変調動作に対応するためには、素子の寄生容量を出来る限り低減する必要が生じる。当該実施形態に係る半導体光素子を、転送速度４３Ｇｂｉｔ／ｓ用デバイス対応素子に適用することにより、素子の歩留まりが向上する。さらに、当該実施形態に係る半導体光素子を、単一素子４４．６Ｇｂｉｔ／ｓ用デバイス対応素子に適用する場合であっても、寄生容量の大幅な低減が実現することが確認された。また、当該実施形態において、空洞１４の主たる部分が形成される空洞形成用ＩｎＧａＡｓ層２７は、半絶縁性ＩｎＰ埋め込み層２６の上側に形成されており、埋め込み層全体の中で、上部に配置されている。よって、埋め込み層の最上面（半絶縁性ＩｎＰキャップ層２８の上面）から空洞形成用ＩｎＧａＡｓ層２７までの距理が、埋め込み層全体の膜厚に対して、比較的小さく、簡単なプロセスで、空洞１４の形成が出来ている。なお、当該実施形態では、ＥＡ変調器集積レーザ１の変調器部２に本発明を適用しているが、これに限定されることはなく、マッハツェンダー型変調器集積レーザのマッハツェンダー変調器である変調器部など、他の変調器集積レーザの変調器部に本発明適用してもよいし、ＥＡ変調器やマッハツェンダー型変調器など、変調器単体に適用してもよい。

［第２の実施形態］
本発明の第２の実施形態に係る半導体光素子は、第１の実施形態に係る半導体光素子と同様に、ＥＡ変調器に本発明を適用したものである。第１の実施形態に係る半導体光素子と同様に、当該実施形態に係る半導体素子は、変調器部２と発振器部３とがモノリシックに同一基板上に集積されるＥＡ変調器集積レーザ１であるが、変調器部２の埋め込み層の構造が、第１の実施形態と異なっているが、それ以外は同じ構造をしている。

図５は、当該実施形態に係る半導体光素子の断面図である。図５の断面は、図３と同様に、図１に示すＩＩＩ−ＩＩＩ線による断面を示している。半導体多層のメサストライプ構造４０は、第１の実施形態と同じ構造をしている。変調器部２の埋め込み層のうち、上側電極１１のＰＡＤ部１１Ａの下方に配置される部分が、ｎ型ＩｎＰ基板２１側から順に、ｎ型ＩｎＰバッファ層２２、半絶縁性ＩｎＰ層３２（第１埋め込み層）、空洞形成用ＩｎＧａＡｓ層３３（第２埋め込み層）、及び、半絶縁性ＩｎＰ埋め込み層３４（第３埋め込み層）が、順に積層されている。図５に示す通り、空洞１４の上端は、半絶縁性ＩｎＰ埋め込み層３４の上表面にあり、空洞１４は、空洞１４の上端から下方に向かって、半絶縁性ＩｎＰ埋め込み層３４の中を、ほぼ等しい幅で延伸しており、貫通して空洞形成用ＩｎＧａＡｓ層３３に至っている。さらに、素子上方から見て、空洞形成用ＩｎＧａＡｓ層３３に形成される空洞１４の断面は、半絶縁性ＩｎＰ埋め込み層３４に形成される空洞１４の断面と比べて、平面的に広がっている。ここで、半絶縁性ＩｎＰ埋め込み層３４に形成される空洞１４の断面は、第１の実施形態に係る半絶縁性ＩｎＰキャップ層２８に形成される空洞１４の断面と同じ形状であり、空洞形成用ＩｎＧａＡｓ層３３に形成される空洞１４の断面は、第１の実施形態に係る空洞形成用ＩｎＧａＡｓ層２７に形成される空洞１４の断面と同じ形状をしている。

当該実施形態において、空洞１４の主たる部分が形成される空洞形成用ＩｎＧａＡｓ層３３は、半絶縁性ＩｎＰ埋め込み層３４の下側に形成されており、埋め込み層全体の中で、下部に配置されている。よって、埋め込み層の最上面（半絶縁性ＩｎＰ埋め込み層３４の上面）から空洞形成用ＩｎＧａＡｓ層３３の距離を、第１の実施形態と比較して、より長くすることが出来ており、上側電極１１のＰＡＤ部１１Ａを支持する機械的な強度が増しており、素子の信頼性が向上するとともに、素子の設計の自由度が増す。例えば、第１の実施形態において、空洞１４の主たる部分が形成される空洞形成用ＩｎＧａＡｓ層２７は、半絶縁性ＩｎＰ埋め込み層２６の上側に形成されており、空洞１４の空間を増大させるために、空洞形成用ＩｎＧａＡｓ層２７をより厚くする必要がある。しかし、空洞形成用ＩｎＧａＡｓ層２７の層厚を大きくすると、埋め込み層の上面が半導体多層の上面よりもより高く形成され、スルーホール幅の寸法制御など素子特性にとって好ましくなく空洞形成用ＩｎＧａＡｓ層２７の層厚を大きくするのにはより制限がかかる。これに対して、当該実施形態において、空洞１４の主たる部分が形成される空洞形成用ＩｎＧａＡｓ層３３は、半絶縁性ＩｎＰ埋め込み層３４の下側に形成されている。半絶縁性ＩｎＰ埋め込み層３４がメサストライプ構造４０を有する半導体多層の両側に隣接されて配置されている限り、上側電極１１のＰＡＤ部１１Ａの下方に配置される部分において、空洞形成用ＩｎＧａＡｓ層３３の層厚をより大きくすることが出来る。また、埋め込み層の層厚が等しい場合に、当該実施形態に係る半絶縁性ＩｎＰ埋め込み層３４の層厚は、第１の実施形態に係る半絶縁性ＩｎＰキャップ層２８より長くなっており、半絶縁性ＩｎＰ埋め込み層３４に形成される空洞１４の空間は、半絶縁性ＩｎＰキャップ層２８に形成される空洞１４の空間より大きく、空洞１４の空間をより大きくすることが出来ている。なお、第１の実施形態と同様に、当該実施形態では、ＥＡ変調器集積レーザ１の変調器部２に本発明を適用しているが、これに限定されることはなく、マッハツェンダー型変調器集積レーザのマッハツェンダー変調器である変調器部など、他の変調器集積レーザの変調器部に本発明適用してもよいし、ＥＡ変調器やマッハツェンダー型変調器など、変調器単体に適用してもよい。

次に、当該実施形態に係る半導体光素子の製造方法について、説明する。図６乃至図８は、当該実施形態に係る半導体光素子の製造工程における断面図である。

まず、第１の実施形態と同様に、ｎ型ＩｎＰ基板２１上にＭＯＣＶＤ法を用いて、ｎ型ＩｎＰバッファ層２２を含む第１多層を成長させ、所定の領域にパターンを形成し、これをマスク材料として、第１多層をｎ型ＩｎＰバッファ層２２の上表面までエッチングする（第１多層形成工程）。

次に、第１の実施形態と同様に、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰ基板２１上に、ｎ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、アンドープＩｎＧａＡｓＰ活性層２３、ｐ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、及びｐ型ＩｎＰキャップ層（図示せず）を順に成長させ、第２の多層とする（第２多層形成工程）。続いて、変調器部２となる領域を酸化膜や窒化膜などの絶縁膜により覆い、発振器部３となる領域のみを、ホトリソとエッチングを用いて、光軸と垂直方向に短冊状を為した回折格子を形成する（回折格子形成工程）。ここまでは、第１の実施形態に係る製造方法と同じである。

次に、第１多層及び第２多層のメサストライプ構造となる領域に、酸化膜や窒化膜などの絶縁膜５２を用いたパターンを形成し、これをマスクとし、ドライエッチング及びウェットエッチングを用いることにより、半導体多層のうちマスクの両側の領域を、半導体多層の上面から、順に除去し、ｎ型ＩｎＰバッファ層２２の表面までエッチングし、下部メサを形成する。ここでは、第１の実施形態と異なり、ｎ型ＩｎＰバッファ層２２の表面でストップするエッチングを選択することにより、ｎ型ＩｎＰバッファ層２２の表面でエッチングがストップしている（メサ外側第１除去工程）。なお、メサ形成第１工程とは、第１多層工程及び第２多層工程で、半導体多層のうち、アンドープＩｎＧａＡｓＰ活性層２３を含む半導体下部層を積層し、メサ外側第１除去工程で、下部メサを形成する工程をいう。

続いて、この絶縁膜５２を用いたパターンを形成したまま、ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層２２の上側に、半絶縁性ＩｎＰ層３２（第１埋め込み層）を、第１多層及び第２多層の活性層（第２多層においては、アンドープＩｎＧａＡｓＰ活性層２３）を平坦化するまで成長させ、活性層の両側を半絶縁性ＩｎＰ層３２で埋め込む（第１埋め込み層形成工程）。さらに、連続して、空洞形成用ＩｎＧａＡｓ層３３を成長させる。ここで、空洞形成用ＩｎＧａＡｓ層３３の層厚は、１．５μｍとする。図６は、当該工程の終了後の半導体光素子の断面を表している。

次に、空洞形成用ＩｎＧａＡｓ層３３の表面のうち、上側電極１１のＰＡＤ部１１Ａとなる領域に、ホトリソによりレジスト５４のパターンを形成し、レジスト５４のパターンをマスクとして、空洞形成用ＩｎＧａＡｓ層３３のうち該領域以外を除去して、空洞形成用ＩｎＧａＡｓ層３３を所定の形状に形成する（第２埋め込み層形成工程）。図７は、当該工程の終了後の半導体光素子の断面を表している。

さらに、レジスト５４のパターンと絶縁膜５２のパターンを除去し、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層２４、ｐ型ＩｎＧａＡｓＰノッチ低減層（図示せず）、ｐ型ＩｎＧａＡｓコンタクト層２５、及びＩｎＰキャップ層（図示せず）を成長する（半導体上部層積層工程）。この工程で積層される半導体層を、半導体上部層とする。

次に、絶縁膜５５を用いて、メサストライプ構造となる領域に、ストライプパターンを形成し、これをマスクとし、ドライエッチングにより、半導体多層のうちマスクの両側の領域を、半導体多層の上面から、順に除去し、ｎ型ＩｎＰ基板２１に達してからさらに１μｍ程度深く除去する。ドライエッチングによるダメージを除去するため、基板の表面を臭素系溶液により０．１μｍ程度エッチングすることにより、変調器部２には、メサストライプ構造４０を有する半導体多層が形成される（メサ外側除去第２工程）。なお、メサ形成第２工程とは、半導体上部層積層工程で、下部メサの上側に半導体上部層をさらに積層し、メサ外側除去第２工程で、半導体多層をメサストライプ構造４０に形成する工程をいう。メサ形成工程は、メサ形成第１工程とメサ形成第２工程とを含んでいる。

さらに、ＭＯＣＶＤ法により、メサストライプ構造４０を有する半導体多層の両側を、半絶縁性ＩｎＰ埋め込み層３４（第３埋め込み層）で埋め込む。半絶縁性ＩｎＰ埋め込み層３４は、所定の形状の空洞形成用ＩｎＧａＡｓ層３３の上側にも形成される（第３埋め込み層形成工程）。ここで、第１の実施形態では、後の工程（上部埋め込み層積層工程）で、空洞形成用ＩｎＧａＡｓ層２７及び半絶縁性ＩｎＰキャップ層２８をさらに積層させるために、半絶縁性ＩｎＰ埋め込み層２６を、メサストライプ構造４０の上面より同程度かそれより高い所定の層厚まで積層させている。これに対して、当該実施形態では、半絶縁性ＩｎＰ埋め込み層３４を、半絶縁性ＩｎＰ層３２及び空洞形成用ＩｎＧａＡｓ層３３の上側に積層させるので、半絶縁性ＩｎＰ埋め込み層３４の上表面（埋め込み層の最上面）は、スルーホール幅の寸法制御など素子特性に影響を与えない範囲で高く設定してよい。図８は、当該工程の終了後の半導体光素子の断面を表している。なお、埋め込み層形成工程は、第１埋め込み層形成工程と、第２埋め込み層形成工程と、第３埋め込み層形成工程と、を含んでいる。

埋め込み層に空洞１４を形成する工程は、埋め込み層の最上層が、半絶縁性ＩｎＰキャップ層２８ではなく、半絶縁性ＩｎＰ埋め込み層３４であり、空洞形成用ＩｎＧａＡｓ層２７ではなく、空洞形成用ＩｎＧａＡｓ層３３に、空洞１４の主たる部分を形成することを除いて、第１の実施形態と同じである。すなわち、絶縁膜５１に、空洞形成用の穴を形成し、半絶縁ＩｎＰ埋め込み層３４のうち、ドライエッチングにより、当該穴の下方となる領域に、空洞１４を形成する。さらに、空洞形成用ＩｎＧａＡｓ層３３のうち、半絶縁性ＩｎＰ埋め込み層３４に形成される空洞１４の下端の下方となる領域を、ウェットエッチングにより、除去する（空洞形成工程）。ここから後は、第１の実施形態に係る工程と同じ工程により、当該実施形態に係る半導体光素素子が完成する。

当該実施形態に係る半導体光素子は、第１の実施形態と比較して、寄生容量のより大幅な低減が実現され、さらに、上側電極１１のＰＡＤ部１１Ａを支持する機械的な強度も増大している。よって、例えば転送速度４３Ｇｂｉｔ／ｓ用光素子の歩留まりがより向上する。さらに、第１の実施形態と同様に、素子上方から見て空洞１４の面積の合計が異なる複数の素子を作製してみたところ、第１の実施形態ではＰＡＤ部１１Ａの破壊が観測された条件（空洞１４の面積の合計が５０％より大きい場合）であっても、ワイヤボンディングによる上側電極１１のＰＡＤ部１１Ａの破壊不良が発生しなかった。

［第３の実施形態］
第１及び第２の実施形態に係る半導体光素子は、ＥＡ変調器集積レーザ１であり、変調器部２及び発振器部３の活性層材料は、ともにＩｎＧａＡｓＰとしたが、これに限定されるものではない。本発明の第３の実施形態に係る半導体光素子は、埋め込み層の構造が第１又は第２の実施形態に係る埋め込み層の構造と同様であり、変調器部２及び発振器部３の活性層材料がＩｎＧａＡｌＡｓである。当該実施形態に係る半導体光素子は、第１及び第２の実施形態に係る半導体光素子と同様の効果が得られる。

［第４の実施形態］
本発明の第４の実施形態に係る半導体光素子は、第１乃至第３の実施形態と異なり、直接電流変調型レーザに本発明を適用したものである。当該実施形態に係る半導体光素子は、ＤＦＢレーザであるが、これに限定されることはなく、他の半導体レーザでもよいのは言うまでもない。

当該実施形態に係る半導体光素子の埋め込み層の構造は、図２及び図３に示す第１の実施形態に係る構造と同様である。当該実施形態に係る直接電流変調型レーザの上面電極１１（レーザ電極）は、第１の実施形態に係るＥＡ変調器集積レーザ１の変調器部２の上側電極１１と、ＰＡＤ部１１Ａのサイズが異なっている。当該実施形態に係るＰＡＤ部１１Ａは、第１乃至第３の実施形態に係るＰＡＤ部１１Ａよりも大きく、ＰＡＤ部１１Ａの矩形状の各辺（長さＬ１及びＬ２）の長さは、１５０〜２００μｍが望ましいが、これに限定されることはないのは言うまでもない。当該実施形態においても、素子上方から見て、空洞１４は、９μｍ毎に周期的に配置されており、１つの空洞１４の面積は、６×６μｍ^２となっている。すなわち、空洞１４の個数は、第１乃至第３の実施形態と比較して、より多くなっており、空洞１４の面積の合計は、ＰＡＤ部１１Ａの面積に対して、４４％を占めている。

次に、当該実施形態に係る半導体光素子の製造方法について、図３及び図４を用いて説明する。まず、ｎ型ＩｎＰ基板２１上に、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰバッファ層２２、ｎ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、アンドープＩｎＧａＡｓＰ活性層２３、ｐ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、ｐ型ＩｎＰスペーサ層（図示せず）、ｐ型ＩｎＧａＡｓＰ回折格子層（図示せず）、及びｐ型ＩｎＰキャップ層（図示せず）を順に成長させる（半導体下部多層積層工程）。アンドープＩｎＧａＡｓＰ活性層２３は、回折格子層を有したＤＦＢレーザとして機能させる活性層である。続いて、ホトリソとエッチングを用いて、光軸と垂直方向に短冊状を為した回折格子を形成する（回折格子形成工程）。

続いて、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層２４、ｐ型ＩｎＧａＡｓＰノッチ低減層（図示せず）、ｐ型ＩｎＧａＡｓコンタクト層２５、ＩｎＰキャップ層（図示せず）を成長させる（半導体上部多層積層工程）。次に、絶縁膜を用いて、メサストライプ構造となる領域に、ストライプパターンを形成し、これをマスクとし、ドライエッチングにより、半導体多層のうちマスクの両側の領域を、半導体多層の上面から、順に除去し、ｎ型ＩｎＰ基板に達してから１μｍ程度深く除去する。ドライエッチングによるダメージを除去するため、基板の表面を臭素系溶液により０．１μｍ程度エッチングし、メサストライプ構造４０を有する半導体多層が形成される（メサ外側除去工程）。ここまでの工程をまとめてメサ形成工程とする。さらに、埋め込み層を形成する工程が続くが、ここから後は、第１の実施形態に係る製造方法と同じである。

本発明を直接電流変調型レーザに適用する場合であっても、第１の実施形態と同様に、寄生容量の大幅な低減が実現され、例えば転送速度１０．７Ｇｂｉｔ／ｓ用直接変調型レーザ素子の歩留まりが向上している。

［第５の実施形態］
本発明の第５の実施形態に係る半導体素子は、第４の実施形態と同様に、直接電流変調型レーザに本発明を適用したものである。当該実施形態に係る半導体光素子の埋め込み層の構造は、図２及び図５に示す第２の実施形態に係る構造と同様である。

次に、当該実施形態に係る半導体光素子の製造方法について、図５乃至図８を用いて説明する。まず、ｎ型ＩｎＰ基板２１上に、ＭＯＣＶＤ法を用いて、ｎ型ＩｎＰバッファ層２２、ｎ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、アンドープＩｎＧａＡｓＰ活性層２３、ｐ型ＩｎＧａＡｓＰ光ガイド層（図示せず）、ｐ型ＩｎＰスペーサ層（図示せず）、ｐ型ＩｎＧａＡｓＰ回折格子層（図示せず）、及びｐ型ＩｎＰキャップ層（図示せず）を順に成長させる（半導体下部多層積層工程）。続いて、ホトリソとエッチングを用いて、光軸と垂直方向に短冊状を為した回折格子を形成する（回折格子形成工程）。ここまでは、第４の実施形態に係る製造方法と同じである。

次に、第２の実施形態と同様に、メサストライプ構造となる領域に、酸化膜や窒化膜などの絶縁膜５２を用いたパターンを形成し、これをマスクとし、ドライエッチング及びウェットエッチングを用いることにより、半導体多層のうちマスクの両側の領域を、半導体多層の上面から、順に除去し、ｎ型ＩｎＰバッファ層２２の表面までエッチングし、下部メサを形成する（メサ外側第１除去工程）。なお、ここまでの工程をまとめて、メサ形成第１工程とする。さらに、半絶縁性ＩｎＰ層３２（第１埋め込み層）を形成する工程（第１埋め込み層形成工程）が続くが、ここから後は、第２の実施形態に係る製造方法と同じである。

当該実施形態に係る半導体光素子は、第４の実施形態と比較して、寄生容量のより大幅な低減が実現され、さらに、上側電極１１のＰＡＤ部１１Ａを支持する機械的な強度も増大している。よって、例えば転送速度１０．７Ｇｂｉｔ／ｓ用直接変調型レーザ素子の歩留まりがより向上する。また、第２の実施形態と同様に、作製した素子において、ワイヤボンディングによる上側電極１１のＰＡＤ部１１Ａの破壊不良が発生しなかった。

［第６の実施形態］
第４及び第５の実施形態に係る半導体光素子は、直接電流変調型レーザであり、ＤＦＢレーザの活性層材料は、ともにＩｎＧａＡｓＰとしたが、これに限定されるものではない。本発明の第６の実施形態に係る半導体光素子は、埋め込み層の構造が第４又は第５の実施形態に係る埋め込み層の構造と同様であり、ＤＦＢレーザの活性層材料がＩｎＧａＡｌＡｓである。当該実施形態に係る半導体光素子は、第４及び第５の実施形態に係る半導体光素子と同様の効果が得られる。

［第７の実施形態］
本発明の第７の実施形態に係る光モジュールは、第１乃至第６の実施形態のいずれかに係る半導体光素子と、半導体光素子の上側電極（電極膜）にボンディングされるワイヤと、を備える光モジュールであり、ここで、光モジュールとは、例えば、光送信モジュール又は光送受信モジュールを含んでいる。当該実施形態に係る光モジュールは、半導体光素子の上側電極のＰＡＤ部と、ワイヤとが、安定的にボンディングされており、光モジュールの特性が向上する。さらに、本発明の第７の実施形態に係る光伝送装置は、かかる光モジュールを備える光伝送装置であり、ここで、光伝送装置とは、例えば、光トランシーバを含んでいる。当該実施形態に係る光伝送装置は、かかる光モジュールを備えることにより、光伝送装置の特性が向上する。当該実施形態に係る光モジュール及び光伝送装置は、本発明に係る半導体光素子以外の部分は公知技術に係るものであってよく、公知の製造方法によって作製される。

以上、本発明に係る半導体光素子、光モジュール、光伝送装置、及びそれらの製造方法について説明した。本発明は、上記実施形態に限定されることなく、埋め込み層に空洞を形成することが可能な素子などに広く適用出来ることは言うまでもない。

１ ＥＡ変調器集積レーザ、２ 変調器部、３ 発振器部、４ アイソレーション部、１１ 上側電極、１１Ａ ＰＡＤ部、１１Ｂ メサ部、１１Ｃ コネクト部、１２ パッシベーション膜、１３ 上側電極、１４ 空洞、２１ ｎ型ＩｎＰ基板、２２ ｎ型ＩｎＰバッファ層、２３ アンドープＩｎＧａＡｓＰ活性層、２４ ｐ型ＩｎＰクラッド層、２５ ｐ型ＩｎＧａＡｓコンタクト層、２６ 半絶縁性ＩｎＰ埋め込み層、２７ 空洞形成用ＩｎＧａＡｓ層、２８ 半絶縁性ＩｎＰキャップ層、３２ 半絶縁性ＩｎＰ層、３３ 空洞形成用ＩｎＧａＡｓ層、３４ 半絶縁性ＩｎＰ埋め込み層、４０ メサストライプ構造、５１，５２ 絶縁膜、５４ レジスト、５５ 絶縁膜。

Claims (12)

1. 半導体基板と、
   前記半導体基板上に形成され、活性層を含むとともにメサストライプ構造を有する半導体多層と、
   前記半導体基板上に形成され、前記半導体多層の両側にそれぞれ隣接して配置される、埋め込み層と、
   前記半導体多層及び前記埋め込み層を覆うとともに、前記半導体多層の上面に接して形成される、電極膜と、
   前記埋め込み層と前記電極膜との間に形成される、パッシベーション膜と、
   を備える、半導体光素子であって、
   前記埋め込み層は、
   前記半導体多層の前記活性層の両側にそれぞれ隣接する部分が、少なくとも、半絶縁性半導体層で形成され、
   前記電極膜及び前記パッシベーション膜の下側に配置される部分に、空洞を含む、
   ことを特徴とする、半導体光素子。
2. 請求項１に記載の半導体光素子であって、
   前記埋め込み層のうち、前記電極膜及び前記パッシベーション膜の下側に配置される部分は、前記半絶縁性半導体層とは異なる組成を有する空洞形成用半導体層を一部に含み、前記空洞の一部は該空洞形成用半導体層に形成される、
   ことを特徴とする、半導体光素子。
3. 請求項２に記載の半導体光素子であって、
   前記空洞形成用半導体層は、上下に隣接する層それぞれに対して選択性ウェットエッチングが可能な半導体で形成される、
   ことを特徴とする、半導体光素子。
4. 請求項１乃至３のいずれかに記載の半導体光素子であって、
   前記半絶縁性半導体層は、鉄又はルテニウムが添加される、ＩｎＰ又はＩｎＡｌＡｓで形成される、
   ことを特徴とする、半導体光素子。
5. 請求項１乃至４のいずれかに記載の半導体光素子であって、
   前記空洞の上端は、前記パッシベーション膜で塞がれている、
   ことを特徴とする、半導体光素子。
6. 請求項１乃至５のいずれかに記載の半導体光素子であって、
   前記空洞は、前記電極膜のうち、ワイヤボンディング用ＰＡＤ部の下方に形成されており、
   素子上方から見て、前記空洞の面積の合計は、前記電極膜の前記ＰＡＤ部の面積に対して、５０％以下である、
   ことを特徴とする、半導体光素子。
7. 請求項１乃至６のいずれかに記載の半導体光素子であって、
   前記空洞は、電界吸収型変調器、電界吸収型変調器集積レーザの変調器部、マッハツェンダー型変調器、マッハツェンダー型変調器集積レーザの変調器部、又は、直接電流偏重型レーザのいずれかに形成される、
   ことを特徴とする、半導体光素子。
8. 請求項１乃至７のいずれかに記載の半導体光素子と、
   前記電極膜にボンディングされるワイヤと、
   を備える、光モジュール、又は、光伝送装置。
9. 半導体基板上に、活性層を含むとともにメサストライプ構造を有する半導体多層を形成する、メサ形成工程と、
   前記半導体多層の前記活性層の両側を、半絶縁性半導体層からなる第１埋め込み層で埋め込むとともに、前記第１埋め込み層を含む埋め込み層に、所定の形状の空洞を形成する、埋め込み層形成工程と、
   前記埋め込み層の上側に、所定の形状にパッシベーション膜を形成する、パッシベーション膜形成工程と、
   前記半導体多層の上面に接するよう、所定の形状の電極膜を前記パッシベーション膜の上側に形成する、電極膜形成工程と、
   を備える、半導体光素子の製造方法。
10. 請求項９に記載の半導体光素子の製造方法であって、
    前記埋め込み層は、前記第１埋め込み層の組成とは異なる組成の半導体からなるとともに上下に隣接する層それぞれに対して選択性エッチングが可能である第２埋め込み層と、半絶縁性半導体からなる第３埋め込み層と、をさらに含み、
    前記埋め込み層形成工程は、
    前記メサ形成工程で形成される前記半導体多層の少なくとも一部の両側を、前記第１埋め込み層で埋め込む、第１埋め込み層形成工程と、
    前記メサ埋め込み工程で形成される前記第１埋め込み層の上側に、前記第２埋め込み層と、前記第３埋め込み層と、を順に形成する、上部埋め込み層形成工程と、
    前記第３埋め込み層の表面より下方へ延伸する空洞を形成するとともに、選択性ウェットエッチングにより、前記第２埋め込み層に広がるよう空洞を形成し、前記所定の形状とする、空洞形成工程と、
    を備える、
    ことを特徴とする、半導体光素子の製造方法。
11. 請求項９に記載の半導体光素子の製造方法であって、
    前記埋め込み層は、前記第１埋め込み層の組成とは異なる組成の半導体からなるとともに上下に隣接する層それぞれに対して選択性エッチングが可能である第２埋め込み層と、半絶縁性半導体からなる第３埋め込み層と、をさらに含み、
    前記メサ形成工程は、
    半導体基板上に、前記半導体多層のうち、前記活性層を含む半導体下部層を積層し、前記メサストライプ構造の下部メサを形成する、メサ形成第１工程と、
    前記下部メサの上側に、前記半導体多層のうち、半導体上部層をさらに積層し、前記メサストライプ構造に形成する、メサ形成第２工程と、
    を備え、
    前記埋め込み層形成工程は、
    前記半導体基板上に、前記メサ形成第１工程で形成される前記半導体下部層の両側を、前記第１埋め込み層で埋め込む、第１埋め込み層形成工程と、
    第１埋め込み層形成工程で形成される前記第１埋め込み層の上側に、前記半導体多層が形成される領域外であって、少なくとも前記空洞が形成される領域を含む所定の領域に、前記第２埋め込み層を順に形成する、第２埋め込み層形成工程と、
    前記第２埋め込み層形成工程で形成される前記第２埋め込み層の上側に、前記メサ形成第２工程で形成される前記半導体上部層の両側を前記第３埋め込み層で埋め込む、第３埋め込み層形成工程と、
    前記第３埋め込み層の表面より下方へ延伸する空洞を形成するとともに、選択性ウェットエッチングにより前記第２埋め込み層に広がるよう空洞を形成し、前記所定の形状とする、空洞形成工程と、
    を備える、
    ことを特徴とする、半導体光素子の製造方法。
12. 請求項１１に記載の半導体光素子の製造方法であって、
    前記メサ形成第２工程は、前記第２埋め込み層形成工程の後、前記第３埋め込み層形成工程の前に、施される、
    ことを特徴とする、半導体光素子の製造方法。

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