JP2013187607A - 固体撮像装置および駆動方法、並びに、電子機器 - Google Patents

Abstract

【課題】イメージセンサにおける回路規模と消費電力を抑制し、かつ、高速化を実現することができるようにする。
【解決手段】複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、撮像のモードに応じたモード信号に基づいて、２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部とを備える。
【選択図】図１

Description

本技術は、固体撮像装置および駆動方法、並びに、電子機器に関し、特に、イメージセンサにおける回路規模と消費電力を抑制し、かつ、高速化を実現することができるようにする固体撮像装置および駆動方法、並びに、電子機器に関する。

近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出しされるため、画像全体の同時性を実現できない。

すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始、および終了を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。

この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイの中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。

電子シャッタとしてグローバルシャッタを採用したイメージセンサは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したイメージセンサでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している（例えば、特許文献１参照）。

また、ＣＭＯＳイメージセンサに対しては、近年、多画素化と高速化の要求が高まっており、それに応じて画素を駆動する垂直走査回路も高速化対応が必要となっている。例えば、高速化のために画素の片側にのみ配置された垂直走査回路を、画素の両側に配置することで駆動能力を向上させることができる（例えば、特許文献２、特許文献３参照）。

特開２００８−１０３６４７号公報 特開２００５−３３３２６５号公報 特開２０００−２０９５０３号公報

しかしながら、高速化のために、画素の両側に垂直走査回路を配置すると、当然、その分の面積が増加し、垂直回路を駆動する電源のＰＡＤ、ＧＮＤのＰＡＤを両側に配置すると、さらに面積が増加する。

また、垂直走査回路の数が２倍となることから、当然、消費電力が増加する。

本技術はこのような状況に鑑みて開示するものであり、イメージセンサにおける回路規模と消費電力を抑制し、かつ、高速化を実現することができるようにするものである。

本技術の第１の側面は、複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部とを備える固体撮像素子である。

前記制御部はさらに、前記画素アレイに配置された各画素を行単位で順次垂直方向に選択走査する画素駆動パルスを生成して出力し、前記２つの垂直走査回路のいずれか一方に、前記画素の光電変換部に蓄積された電荷を転送する転送トランジスタのドライバへの前記画素駆動パルスの供給を、前記モード信号に基づいて停止させる回路が設けられるようにすることができる。

前記モード信号は、画素信号の高速読み出しを必要とする高速読み出しモード、または、画素信号の高速読み出しを必要となしない低速読み出しモードのいずれかを表す信号とされ、前記高速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路の双方が駆動され、前記低速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路のいずれか一方の駆動が停止させられるようにすることができる。

前記２つの垂直走査回路のそれぞれに接続される電源端子、および、ＧＮＤ端子が前記画素アレイの水平方向における左右両端のいずれか一方に設けられるようにすることができる。

本発明の第１の側面は、複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、制御部が、撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する駆動方法である。

本発明の第２の側面は、複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部とを有する固体撮像素子を備える電子機器である。

本技術の第１の側面および第２の側面においては、複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路について、撮像のモードに応じたモード信号に基づいて、いずれか一方の駆動を停止させる駆動切り替え信号が生成される。

本技術によれば、イメージセンサにおける回路規模と消費電力を抑制し、かつ、高速化を実現することができる。

本技術を適用した固体撮像素子の構成例を示すブロック図である。 垂直走査回路を駆動する電源のＰＡＤとＧＮＤのＰＡＤの配置例を示す図である。 垂直走査回路を駆動する電源のＰＡＤとＧＮＤのＰＡＤの別の配置例を示す図である。 従来の垂直走査回路の内部構成例を示す図である。 図４の垂直走査回路における各信号の波形を示す図である。 本技術を適用した垂直走査回路の内部構成例を示す図である。 本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

以下、図面を参照して、ここで開示する技術の実施の形態について説明する。

図１は、本技術を適用した固体撮像素子の構成例を示すブロック図である。同図に示される固体撮像素子１０は、例えば、ＣＭＯＳイメージセンサとして構成される。このＣＭＯＳイメージセンサ１０は、電子シャッタのモードとしてローリングシャッタモードと、グローバルシャッタモードを切り替えることができるようになされている。

ローリングシャッタモードにおいては、フォトダイオードなどの光電変換部で生成し蓄積した光電荷が、画素毎または行毎に順次走査して読み出される。グローバルシャッタモードにおいては、画素アレイの中の全画素に対して同一のタイミングで露光開始と露光終了とが実行される。

ローリングシャッタモードは、例えば、動画の撮影の際に用いられるモードであり、一回にリセットする画素が少ないため、リセットの負荷は少なく、消費電流も少ないが、高速読み出しを要求される。

一方、グローバルシャッタモードは、例えば、静止画の撮影の際に用いられるモードであり、一回のリセットで全画素をリセットするため、リセットの負荷は増大し消費電流も増加するが、このモードでの駆動においては、高速読み出しを必要としない。

図１に示されるＣＭＯＳイメージセンサ１０は、画素アレイ１１、ＡＤコンバータ（ＡＤＣと記載されている）１２−１乃至ＡＤコンバータ１２−ｎ、ラッチ回路（Ｌａｔｃｈと記載されている）１３−１乃至ラッチ回路１３−ｎ、および水平走査回路を有する構成とされている。

画素アレイ１１には、２次元の行列状に複数の画素が配置される。画素アレイに配置された各画素は、光を受光して光電変換を行うことにより、受光量に対応する電圧値を出力する。画素アレイ１１において行列状に配置された画素の各列に対応して垂直信号線が設けられている。

ＡＤコンバータ１２−１乃至ＡＤコンバータ１２−ｎ、および、ラッチ回路１３−１乃至ラッチ回路１３−ｎは、それぞれ垂直信号線に対応して設けられる。

ＡＤコンバータ１２−１乃至ＡＤコンバータ１２−ｎは、例えば、画素アレイ１１の各列の画素から出力される電圧値を、参照電圧と比較することによりデジタル化し、ラッチ回路１３−１乃至ラッチ回路１３−ｎは、そのデジタル化された値を保持する。

水平走査回路１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、ラッチ回路１３−１乃至ラッチ回路１３−ｎの各々を順番に選択し、画素信号を制御部２２に出力させる。

また、ＣＭＯＳイメージセンサ１０には、垂直走査回路２１−１および垂直走査回路２１−２が設けられている。

垂直走査回路２１−１および垂直走査回路２１−２は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを印加し、行単位で画素を駆動させる。すなわち、垂直走査回路２１−１および垂直走査回路２１−２は、画素アレイ１１に配置された各画素を行単位で順次垂直方向に選択走査する。

例えば、垂直走査回路２１−１および垂直走査回路２１−２によって、画素アレイ１１に配置された複数の画素を駆動するためのパルスを同時に印加することで、各画素のトランジスタをより高速に駆動させることが可能となる。このようにすることで、例えば、１つの垂直走査回路のみで各画素を選択走査する場合と比較して高速な選択走査を実現することができる。

さらに、ＣＭＯＳイメージセンサ１０には、制御部２２が設けられている。制御部２２には、タイミング制御回路３１、および、信号処理回路３２が設けられている。制御部２２は、同期信号とモード信号の供給を受けて動作する。

タイミング制御回路３１は、画素アレイ１１に配置された各画素を駆動させるための画素駆動パルスを出力し、これにより垂直走査回路２１−１および垂直走査回路２１−２を制御する。また、タイミング制御回路３１は、垂直走査回路２１−１および垂直走査回路２１−２のうち、垂直走査回路２１−１を駆動させるか否かを制御するための駆動切り替え信号を出力するようになされている。

駆動切り替え信号は、「Ｈ」または「Ｌ」のいずれかが出力されるようになされており、例えば、駆動切り替え信号として「Ｈ」が出力されている場合、垂直走査回路２１−１が画素駆動配線に画素を駆動するためのパルスを出力しないように制御される。駆動切り替え信号は、例えば、ユーザの操作などに対応して出力されるモード信号に基づいて出力される。

例えば、ＣＭＯＳイメージセンサ１０が、高速読み出しが要求されるローリングシャッタモードで動作する場合、駆動切り替え信号として「Ｌ」が出力され、垂直走査回路２１−１および垂直走査回路２１−２の両方が駆動される。一方、高速読み出しが要求されないグローバルシャッタモードで動作する場合、駆動切り替え信号として「Ｈ」が出力され、２つの垂直走査回路のうちのいずれか一方（例えば、垂直走査回路２１−２）のみが駆動される。

信号処理回路３２は、ラッチ回路１３−１乃至ラッチ回路１３−ｎのそれぞれから供給される画素信号に所定の処理を施して画像データを生成し、その画像データを出力するようになされている。

このように、垂直走査回路が２つ設けられたＣＭＯＳイメージセンサにおいては、両方の垂直走査回路から同時に画素を駆動させるための電流を供給することができるため、垂直走査回路が１つの場合と比較して画素信号をより高速に読み出すことが可能となる。一方で、垂直走査回路が２つ設けられたＣＭＯＳイメージセンサにおいては、消費電力の増加が懸念されるとともに、回路規模の増大を招きやすい。

例えば、図２に示されるように、垂直回路を駆動する電源のＰＡＤ、ＧＮＤのＰＡＤを図中の左右両側に配置すると、ＣＭＯＳイメージセンサ１０全体の回路面積が増大してしまう。図２の例では、図中左側に、垂直走査回路２１−１のための電源のＰＡＤ４１−１、およびＧＮＤのＰＡＤ４２−１が設けられており、図中右側に、垂直走査回路２１−２のための電源のＰＡＤ４１−２、およびＧＮＤのＰＡＤ４２−２が設けられている。

例えば、図３に示されるように、垂直回路を駆動する電源のＰＡＤ、ＧＮＤのＰＡＤを片側にのみ配置することで、ＣＭＯＳイメージセンサ１０全体の回路面積の増大を抑制することが可能である。図３の例では、図中右側に設けられた電源のＰＡＤ４１−２、およびＧＮＤのＰＡＤ４２−２を、垂直走査回路２１−１および垂直走査回路２１−２が共有している。

しかしながら、図３のようにＣＭＯＳイメージセンサ１０を構成した場合、垂直走査回路２１−１とＰＡＤを接続する配線の距離が長くなり、配線抵抗が増加する。この場合、例えば、垂直走査回路２１−１が正常に動作しなくなることがある。

図４は、従来の垂直走査回路の内部構成例を示す図である。同図は、垂直走査回路の内部において、１行分の選択走査を行うための部分のみを拡大して記載したものであり、実際には、ここに示される構成と同様のものが画素アレイ１１に配置される画素の行数分設けられる。

図４の構成の場合、電源配線、ＧＮＤ配線、および画素駆動パルス用の配線がそれぞれレベルシフタ６１−１およびレベルシフタ６１−２に接続されている。レベルシフタ６１−１およびレベルシフタ６１−２は、それぞれ駆動パルスが供給されると出力電圧が「Ｌ」となるようになされている。

レベルシフタ６１−１には、ＰＭＯＳトランジスタ６２−１が接続される。レベルシフタ６１−２には、ＮＭＯＳトランジスタ６２−２が接続される。レベルシフタ６１−１の出力は、ＰＭＯＳトランジスタ６２−１の駆動トリガ（ＴＲＧＰ）とされ、レベルシフタ６１−２の出力は、ＮＭＯＳトランジスタ６２−２の駆動トリガ（ＴＲＧＮ）とされる。

ＰＭＯＳトランジスタ６２−１がオンされると、画素アレイ１１に配置された画素の転送トランジスタ９１がオンされる。転送トランジスタ９１がオンされることにより、画素内のフォトダイオードにおいて蓄積された電荷がフローティングディフュージョンに転送される。一方、ＮＭＯＳトランジスタ６２−２がオンされると、転送トランジスタ９１がオフされる。

ＰＭＯＳトランジスタ６２−１、および、ＮＭＯＳトランジスタ６２−２は、上述のように転送トランジスタ９１の駆動を制御するものであり、ドライバとも称される。

ＰＭＯＳトランジスタ６２−１は、レベルシフタ６１−１の出力電圧が「Ｌ」である場合にオンされて、レベルシフタ６１−１の出力電圧が「Ｈ」である場合にオフされる。ＮＭＯＳトランジスタ６２−２は、レベルシフタ６１−２の出力電圧が「Ｈ」である場合にオンされて、レベルシフタ６１−２の出力電圧が「Ｌ」である場合にオフされる。

つまり、ＰＭＯＳトランジスタ６２−１およびＮＭＯＳトランジスタ６２−２は、常にいずれか一方がオンされ、他方がオフされるようになされている。しかし、上述したように、垂直走査回路２１−１とＰＡＤを接続する配線の距離が長くなって配線抵抗が増加すると、レベルシフタ６１−１とレベルシフタ６１−２の動作が不安定になり、一時的にＰＭＯＳトランジスタ６２−１およびＮＭＯＳトランジスタ６２−２の両方がオンされる状態が発生する。

図５は、図４の垂直走査回路における各信号の波形を示す図である。同図は、横軸が時間とされ、上から順番に、画素駆動パルス、ＴＲＧＰ、ＴＲＧＮの波形が示されている。同図の例では、画素駆動パルスが「Ｈ」となったタイミングで、ＴＲＧＰおよびＴＲＧＮが「Ｌ」となっている。

しかし、レベルシフタ６１−１とレベルシフタ６１−２の動作が不安定になった場合、ＴＲＧＰ、ＴＲＧＮの波形は、画素駆動パルスが「Ｈ」となったタイミングで、「Ｌ」にならないことがある。例えば、図５において、ＴＲＧＮの立ち上がり／立ち下りが、図中の点線で示されるように、画素駆動パルスの立ち上がり／立ち下りと同期しなくなることがある。

例えば、図５のＴＲＧＮの波形が図中の点線で示されるようになった場合、画素駆動パルスの立ち上がり時点および立ち下り時点において、ＰＭＯＳトランジスタ６２−１とＮＭＯＳトランジスタ６２−２が両方ともオンされた状態となってしまう。

このように、ＰＭＯＳトランジスタ６２−１とＮＭＯＳトランジスタ６２−２が両方ともオンされた状態となった場合、図４の電源配線とＧＮＤ配線が接続された状態となり、貫通電流が流れることになる。図５において、図中最も下側に貫通電流の波形が示されている。

上述のように、貫通電流が発生すると、当然消費電力が増加し、また、ＣＭＯＳイメージセンサ１０内の他の部位の動作などにも影響を与える可能性がある。

そこで、本技術では、高速読み出しの必要がない場合、２つの垂直走査回路のうち、いずれか一方は駆動されないようにする。この場合、例えば、図６に示されるように垂直走査回路を構成する。

図６は、本技術を適用した垂直走査回路の内部構成例を示す図である。同図は、垂直走査回路の内部において、１行分の選択走査を行うための部分のみを拡大して記載したものであり、実際には、ここに示される構成と同様のものが画素アレイ１１に配置される画素の行数分設けられる。この例では、駆動切り替え信号として「Ｈ」が出力されている場合、２つの垂直走査回路のうち、垂直走査回路２１−１は駆動されないようになされている。

図６の構成の場合、垂直走査回路２１−１では、駆動切り替え信号用の配線と画素駆動パルス用の配線がそれぞれＮＯＲゲート６３−１、および、ＯＲゲート６３−２に接続されている。なお、画素駆動パルス用の配線については、インバータを介してＮＯＲゲート６３−１に接続されている。そして、ＮＯＲゲート６３−１、および、ＯＲゲート６３−２の出力が、それぞれレベルシフタ６１−１、および、レベルシフタ６１−２に供給される。図６においては図示が省略されているが、レベルシフタ６１−１、および、レベルシフタ６１−２には、図２の場合と同様に電源の配線とＧＮＤの配線が接続される。

図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＮＯＲゲート６３−１の出力は常に「Ｌ」となり、レベルシフタ６１−１の出力は、画素駆動パルスの如何に係らず、常に「Ｈ」となる。従って、図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＰＭＯＳトランジスタ６２−１は常にオフされていることになる。

また、図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＯＲゲート６３−２の出力は常に「Ｈ」となり、レベルシフタ６１−２の出力は、画素駆動パルスの如何に係らず、常に「Ｌ」となる。従って、図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＮＭＯＳトランジスタ６２−２は常にオフされていることになる。

すなわち、図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＰＭＯＳトランジスタ６２−１とＮＭＯＳトランジスタ６２−２は常にオフされているので、貫通電流が発生することはない。

また、図６の構成の場合、駆動切り替え信号として「Ｌ」が出力されているとき、ＮＯＲゲート６３−１の出力は、画素駆動パルスとともに「Ｌ」または「Ｈ」に変化する。そして、レベルシフタ６１−１の出力は、常に画素駆動パルスと逆の極性となるように「Ｈ」または「Ｌ」に変化する。従って、図６の構成の場合、駆動切り替え信号として「Ｌ」が出力されているとき、ＰＭＯＳトランジスタ６２−１は画素駆動パルスによってオンまたはオフされるように制御される。

さらに、図６の構成の場合、駆動切り替え信号として「Ｌ」が出力されているとき、ＯＲゲート６３−２の出力は、画素駆動パルスとともに「Ｌ」または「Ｈ」に変化する。そして、レベルシフタ６１−２の出力は、常に画素駆動パルスと逆の極性となるように「Ｈ」または「Ｌ」に変化する。従って、図６の構成の場合、駆動切り替え信号として「Ｈ」が出力されているとき、ＮＭＯＳトランジスタ６２−２は画素駆動パルスによってオフまたはオンされるように制御される。

一方、図６の構成の場合、垂直走査回路２１−２では、画素駆動パルス用の配線がそれぞれレベルシフタ７１−１、および、レベルシフタ７１−２に供給される。レベルシフタ７１−１の出力は、ＰＭＯＳトランジスタ７２−１の駆動トリガ（ＴＲＧＰ）とされ、レベルシフタ７１−２の出力は、ＮＭＯＳトランジスタ７２−２の駆動トリガ（ＴＲＧＮ）とされる。なお、図６においては図示が省略されているが、レベルシフタ７１−１、および、レベルシフタ７１−２には、図２のレベルシフタ６１−１、および、レベルシフタ６１−２と同様に電源の配線とＧＮＤの配線が接続される。

垂直走査回路２１−２には、垂直走査回路２１−１において点線で示されたＮＯＲゲート６３−１、および、ＯＲゲート６３−２が設けられていない。すなわち、図６の構成の場合、垂直走査回路２１−２については、従来の垂直駆動回路と同様に動作する。ただし、垂直走査回路２１−２は、図３に示されるように、ＰＡＤ４１−２およびＰＡＤ４２−２に近いため、垂直走査回路２１−２とＰＡＤを接続する配線の距離は短く、配線抵抗も小さい。従って、垂直走査回路２１−２においては、レベルシフタ７１−１、および、レベルシフタ７１−２の動作が不安定になることはなく、貫通電流が発生する可能性も低い。

駆動切り替え信号は、例えば、制御部２２にグローバルシャッタモードに対応するモード信号が供給されている場合、「Ｈ」とされ、ローリングシャッタモードに対応するモード信号が供給されている場合、「Ｌ」とされる。このようにすることで、グローバルシャッタモードの場合、２つの垂直駆動回路のうちの一方のみが駆動され、高速読み出しを要求されるローリングシャッタモードの場合、２つの垂直駆動回路が両方とも駆動されるようにすることができる。

このように、本技術を適用したＣＭＯＳイメージセンサ１０では、例えば、高速読み出しを要求されないグローバルシャッタモードの場合、垂直走査回路２１−２のみが駆動される。上述したように、垂直走査回路２１−２においては、レベルシフタ７１−１、および、レベルシフタ７１−２の動作が不安定になることはなく、貫通電流が発生する可能性も低いからである。

一方、本技術を適用したＣＭＯＳイメージセンサ１０では、例えば、高速読み出しを要求されるローリングシャッタモードの場合、垂直走査回路２１−１および垂直走査回路２１−２の両方が駆動される。

ローリングシャッタモードの場合、１回のリセット動作において１行分の画素のリセットが行われる。一方、グローバルシャッタモードの場合、１回のリセット動作において画素アレイ１１に配置された全ての画素のリセットが行われる。つまり、ローリングシャッタモードの場合、１回のリセット動作に要する電力は小さくなり、垂直走査回路２１−１とＰＡＤを接続する配線の抵抗値が大きいものであっても、レベルシフタ６１−１、および、レベルシフタ６１−２の動作が不安定になることは極稀である。このため、ローリングシャッタモードの場合、垂直走査回路２１−１を駆動させたとしても貫通電流が発生する可能性は低い。

従って、本技術を適用したＣＭＯＳイメージセンサ１０では、グローバルシャッタモードの場合でも、ローリングシャッタモードの場合でも、貫通電流はほとんど発生せず、消費電力を抑制することができる。

また、本技術を適用したＣＭＯＳイメージセンサ１０では、例えば、図３を参照して上述したように、電源のＰＡＤ、ＧＮＤのＰＡＤを片側にのみ配置することができるので、ＣＭＯＳイメージセンサ１０全体の回路面積の増大を抑制することが可能である。

このように、本技術によれば、イメージセンサにおける回路規模と消費電力を抑制し、かつ、高速化を実現することができる。

なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理回路または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図７は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図７の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。

光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。

表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。

（１）
複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部と
を備える固体撮像素子。
（２）
前記制御部はさらに、前記画素アレイに配置された各画素を行単位で順次垂直方向に選択走査する画素駆動パルスを生成して出力し、
前記２つの垂直走査回路のいずれか一方に、前記画素の光電変換部に蓄積された電荷を転送する転送トランジスタのドライバへの前記画素駆動パルスの供給を、前記モード信号に基づいて停止させる回路が設けられる
（１）に記載の固体撮像素子。
（３）
前記モード信号は、
画素信号の高速読み出しを必要とする高速読み出しモード、または、画素信号の高速読み出しを必要となしない低速読み出しモードのいずれかを表す信号とされ、
前記高速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路の双方が駆動され、
前記低速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路のいずれか一方の駆動が停止させられる
（１）または（２）に記載の固体撮像素子。
（４）
前記２つの垂直走査回路のそれぞれに接続される電源端子、および、ＧＮＤ端子が前記画素アレイの水平方向における左右両端のいずれか一方に設けられる
（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
制御部が、撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する
駆動方法。
（６）
複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部とを有する固体撮像素子を備える
電子機器。

１０ ＣＭＯＳイメージセンサ， ２１−１ 垂直走査回路， ２１−２ 垂直走査回路， ２２ 制御部， ３１ タイミング制御回路， ３２ 信号処理回路， ４１−２ ＰＡＤ， ４２−２ ＰＡＤ， ６１−１ レベルシフタ， ６１−２ レベルシフタ， ６２−１ ＰＭＯＳトランジスタ， ６２−２ ＮＭＯＳトランジスタ， ７１−１ レベルシフタ， ７１−２ レベルシフタ， ７２−１ ＰＭＯＳトランジスタ， ７２−２ ＮＭＯＳトランジスタ， ６００ 撮像装置， ６０２ 固体撮像素子

Claims (6)

1. 複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
   撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部と
   を備える固体撮像素子。
2. 前記制御部はさらに、前記画素アレイに配置された各画素を行単位で順次垂直方向に選択走査する画素駆動パルスを生成して出力し、
   前記２つの垂直走査回路のいずれか一方に、前記画素の光電変換部に蓄積された電荷を転送する転送トランジスタのドライバへの前記画素駆動パルスの供給を、前記モード信号に基づいて停止させる回路が設けられる
   請求項１に記載の固体撮像素子。
3. 前記モード信号は、
   画素信号の高速読み出しを必要とする高速読み出しモード、または、画素信号の高速読み出しを必要となしない低速読み出しモードのいずれかを表す信号とされ、
   前記高速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路の双方が駆動され、
   前記低速読み出しモードを表す前記モード信号が供給された場合、前記２つの垂直走査回路のいずれか一方の駆動が停止させられる
   請求項１に記載の固体撮像素子。
4. 前記２つの垂直走査回路のそれぞれに接続される電源端子、および、ＧＮＤ端子が前記画素アレイの水平方向における左右両端のいずれか一方に設けられる
   請求項１に記載の固体撮像素子。
5. 複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
   制御部が、撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する
   駆動方法。
6. 複数の画素が２次元の行列状に配置される画素アレイに配置された各画素を、それぞれ行単位で順次垂直方向に選択走査する２つの垂直走査回路と、
   撮像のモードに応じたモード信号に基づいて、前記２つの垂直走査回路のいずれか一方の駆動を停止させる駆動切り替え信号を生成する制御部とを有する固体撮像素子を備える
   電子機器。

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