JP2013183171A - 光位相同期ループ装置 - Google Patents
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Abstract
【解決手段】干渉信号生成手段20と、変調電気信号生成手段22と、強度保持手段30と、アナログ演算手段40と、局部発振光生成手段50とを備えて構成される。強度保持手段は、干渉信号生成手段と変調電気信号生成手段で生成された、I軸信号及びQ軸信号の強度を所定の期間保持して、第1及び第2の強度保持信号を生成する。アナログ演算手段は、第1及び第2の強度保持信号から、位相誤差信号を生成する。局部発振光生成手段は、位相誤差信号に基づいて、局部発振光の位相又は周波数を設定する。
【選択図】図1
Description
図1〜3を参照して、光位相同期ループ装置の実施形態として、BPSK信号を復調可能なホモダイン受信器について説明する。図1は、BPSK信号を受信するホモダイン受信器の概略構成図である。なお、ここでのBPSK信号は、NRZ(Non Return to Zero)−BPSK信号とRZ(Return to Zero)−BPSK信号のいずれでも良い。
図4〜6を参照して、サンプルホールド回路及びアナログ演算器での信号処理について、説明する。図4〜6は、信号処理を説明するための図である。図4〜6では、横軸に時間を取って示し、縦軸に信号強度を任意単位で取って示している。
図7を参照して、光位相同期ループ装置の実施形態として、4値位相変調(QPSK:Quadrature Phase Shift Keying)信号を復調可能なホモダイン受信器について説明する。図7は、QPSK信号を受信するホモダイン受信器の概略構成図である。
20 90°ハイブリッドカプラ
22 バランス検波器
24 ループフィルタ
26 遅延器
30 サンプルホールド回路
32、36 バッファ
34 スイッチ
38 キャパシタ
40、70 アナログ演算手段
42、76、78、80 アナログ乗算器
50 光VCO
52 電気的VCO
54 CW光源
56 変調器
60 クロック信号生成手段
62 1ビット遅延干渉器
64 光電変換器
66 クロック抽出器
68 分周器
72 アナログ加算器
74 アナログ減算器
Claims (5)
- 入力された位相変調信号と局部発振光を干渉させて、両信号の位相差を反映した第1及び第2の干渉信号を生成する干渉信号生成手段と、
前記第1の干渉信号から、第1の変調電気信号を生成する第1の変調電気信号生成手段と、
前記第2の干渉信号から、第2の変調電気信号を生成する第2の変調電気信号生成手段と、
前記第1の変調電気信号の強度を所定の期間保持して、第1の強度保持信号を生成する第1の強度保持手段と、
前記第2の変調電気信号の強度を所定の期間保持して、第2の強度保持信号を生成する第2の強度保持手段と、
前記第1及び第2の強度保持信号から、位相誤差信号を生成するアナログ演算手段と、
前記局部発振光を生成する手段であって、前記位相誤差信号に基づいて、前記局部発振光の位相又は周波数を設定する局部発振光生成手段と
を備えることを特徴とする光位相同期ループ装置。 - クロック信号生成手段を備え、
前記入力された位相変調信号は2分岐されて一方が前記干渉信号生成手段に送られ、他方が前記クロック信号生成手段に送られ、
前記クロック信号生成手段は、位相変調信号からクロックを抽出して、クロック信号を生成し、
前記第1及び第2の強度保持手段は、それぞれ、前記クロック信号の周期に対応する期間、前記第1及び第2の強度保持手段の強度を保持する
ことを特徴とする請求項1に記載の光位相同期ループ装置。 - 前記クロック信号生成手段は、
前記位相変調信号を2分岐して、一方を1ビット遅延させた後干渉させて、1ビット遅延干渉信号を生成する1ビット遅延干渉器と、
前記1ビット遅延干渉信号を光電変換して遅延干渉電気信号を生成する光電変換器と、
前記遅延干渉電気信号からクロックを抽出するクロック抽出器と、
前記クロックを分周してクロック信号を生成する分周器と
を備える
ことを特徴とする請求項2に記載の光位相同期ループ装置。 - 前記アナログ演算手段が、第1の強度保持信号と第2の強度保持信号を乗算するアナログ乗算器を備える
ことを特徴とする請求項1〜3のいずれか一項に記載の光位相同期ループ装置。 - 前記アナログ演算手段が、アナログ加算器、アナログ減算器、第1〜3のアナログ乗算器を備え、
前記アナログ演算手段に入力された前記第1及び第2の強度保持信号はそれぞれ3分岐されて、前記アナログ加算器、前記アナログ減算器及び第1のアナログ乗算器に送られ、
前記アナログ加算器は、第1の強度保持信号と第2の強度保持信号を加算し、
前記アナログ減算器は、第1の強度保持信号と第2の強度保持信号を減算し、
前記第1のアナログ乗算器は、第1の強度保持信号と第2の強度保持信号を乗算し、
前記第2のアナログ乗算器は、前記アナログ加算器で生成された加算信号と、前記アナログ減算器で生成された減算信号とを乗算し、
前記第3のアナログ乗算器は、前記第1のアナログ乗算器で生成された乗算信号と、前記第2のアナログ乗算器で生成された乗算信号とを乗算して、位相誤差信号を生成する
ことを特徴とする請求項1〜3のいずれか一項に記載の光位相同期ループ装置。
Priority Applications (1)
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JP2012043434A JP2013183171A (ja) | 2012-02-29 | 2012-02-29 | 光位相同期ループ装置 |
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2012
- 2012-02-29 JP JP2012043434A patent/JP2013183171A/ja active Pending
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