JP2013179128A - 電界効果トランジスタ - Google Patents

Abstract

【課題】電界効果トランジスタのゲートリーク電流の低減
【解決手段】アンドープのＧａＮから成るチャネル層１４（第１の半導体層）の上に、アンドープのＡｌ_0.22Ｇａ_0.78Ｎから成る障壁層２０が形成され、その上にアンドープのＧａＮから成る厚さ１ｎｍの中間層２２が形成されている。中間層２２の上には、厚さ４ｎｍの１．０×１０²⁰／ｃｍ³ にＭｇがドープされたｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎから成る電界発生層３０が形成されている。この電界発生層３０の上にＮｉ／Ａｕ／Ｎｉから成るゲート電極４０が形成されている。ＩｎＧａＮはピエゾ電界効果が大きいので、ヘテロ成長したこの層には大きな応力歪みがかかり大きなピエゾ電界が発生し、チャネルのレベルを上昇させることができる。第２の半導体層と電界発生層との間にＧａＮから成る中間層を介在させたたので、電界発生層であるＩｎＧａＮの結晶性が向上し、これにより、ゲートリーク電流を顕著に低減させることができる。
【選択図】図１

Description

本発明は、ゲートリーク電流を低減させた III族窒化物半導体を用いた電界効果トランジスタに関する。特に、ノーマリオフ型の電界効果トランジスタに関する。

近年、 III族窒化物半導体を用いた電界効果トランジスタは、バンドギャップが広いことから、高耐圧、高温動作、高周波動作、高出力、高電圧信号入力などが可能であることから、盛んに、研究されている。

III族窒化物半導体を用いた電界効果トランジスタの一つとして、例えば、アンドープのＧａＮ層をチャネル層とし、ＡｌＧａＮ層を障壁層とし、その障壁層の上にゲート電極、ソース電極、ドレイン電極を形成した高移動度トランジスタが知られている。 III族窒化物半導体を用いたこのヘテロ接合電界効果トランジスタにおいては、自発分極とヘテロ接合による歪みによりピエゾ電気分極を発生させてヘテロ界面において、高い二次元電子濃度を実現するものである。

そして、この III族窒化物半導体を用いた電界効果トランジスタをノーマリオフ型として動作可能とする構造が、下記特許文献１−４において知られている。特許文献１、４は、ゲート電極の下にＩｎＧａＮ層を設けることで、その層の直下に位置するＡｌＧａＮから成るキャリア供給層から受ける歪みによりＩｎＧａＮ層に発生するピエゾ電界によりチャネルの伝導帯を持ち上げることで、ノーマリオフ型を実現している。また、特許文献２は、ゲート電極の下にＧａＮから成るキャップ層を用いて、下層のＡｌＧａＮから成るキャリア供給層とのピエゾ電気分極との差により、チャネルの伝導帯を持ち上げることで、ノーマリオフを実現している。また、特許文献３は、チャネル層、キャリア供給層に、Ｉｎを添加することで、それらの層に発生するピエゾ電気分極により、チャネルの伝導帯を持ち上げることで、ノーマリオフを実現している。

特に、本願発明者は、特許文献４に示すように、ゲート電極直下にｐ−ＩｎＧａＮから成る電界発生層を設けることで、しきい値電圧を高い側にシフトさせたノーマリオフ型の電界効果トランジスタを提案している。

特許第４０２２７０８号 特許第４５９２９３８号 特許第３２０９２７０号 特開２００７−１０９８３０

しかしながら、上記構造のノーマリオフ型電界効果トランジスタは、ゲートリーク電流が大きいという問題があった。本発明者は、この原因を調査した結果、ＡｌＧａＮから成る障壁層（キャリア供給層とも言う）の上に、ＩｎＧａＮから成る電界発生層を、直接、成長させた場合には、ＩｎＧａＮ層にピット状Ｖ字型欠陥が発生し、これにより、ゲートリーク電流が増加すること、素子間においてゲートリーク電流が大きくばらつくことを見出した。

そして、本発明者は、ＡｌＧａＮ層の上に薄いＧａＮ層を成長させた後に、ＩｎＧａＮを成長させると、ＩｎＧａＮ層においてピット状Ｖ字型欠陥の密度を極めて低減でき、そのように成長させたＩｎＧａＮを電界発生層とした電界効果トランジスタにおいては、ゲートリーク電流が大きく低減し、素子間の特性のばらつきも大きく減少することを発見した。

本発明は、上記の発見に基づくものであり、電界効果トランジスタにおいて、ゲートリーク電流を低減させると共に素子特性を安定化させることである。

上記の課題を解決するためには、以下の手段が有効である。
即ち、第１の発明は、ゲート電極と、ソース電極と、ドレイン電極と、チャネルを形成する第１の半導体層と、該第１の半導体層の上に形成されたＧａ_xＡｌ_1-xＮ（０≦ｘ＜１）から成る第２の半導体層と、該第２の半導体層の上に形成されたＩｎ_yＧａ_1-yＮ（０＜ｙ＜１）から成る電界発生層とを有する電界効果トランジスタにおいて、第２の半導体層と電界発生層との間に、ＧａＮから成る中間層を設けたことを特徴とする。

ここで、電界効果トランジスタは、ゲート電極に印加する電圧により、ソース電極、ドレイン電極間のチャネルの抵抗を制御する素子として、最も広い意味に解釈されるものである。例えば、ゲートリーク電流を大きく低減させることができることから、ショットキーゲート高移動度トランジスタ（ＨＥＭＴ）をあげることができるが、電界によりチャネルを制御するという電界効果トランジスタの原理を用いたトランジスタであれば、絶縁ゲート型、その他の変形された電界効果トランジスタでも、本発明は適用可能である。また、本発明は、ノーマリオフ型の電界効果トランジスタに応用できるだけでなく、しきい値電圧を上昇させることができるので、しきい電圧を任意に設定できるノーマリオン型領域の電界効果トランジスタにも応用することができる。

チャネルは、ｎチャネルでもｐチャネルでも良い。すなわち、チャネルのキャリアは電子でも正孔でも良い。ｎチャネルの方がキャリアの移動度が高いのでデバイスとしては有利である。ｎチャネルの場合には、結晶成長面にはＧａ面を用いる。ただし、ｐチャネルのときは電界発生層は、キャリア（正孔）のエネルギーを上げ、かつ第２の半導体層である障壁層としては電子親和力＋禁制帯幅の大きいものを用いる必要がある。また、結晶面としてはｐチャネルの場合にはＮ面を使うことが望ましい。

第１の半導体層は、キャリアの移動度を高くして、チャネル抵抗の低減や動作速度の向上の目的から言えば、不純物がノンドープであることが望ましい。しかし、例えば、チャネルのキャリアのエネルギーの調整、歪み量の調整、その他各種の目的のために、全部、又は、一部の領域に不純物がドープされていても良い。第２の半導体層は、アンドープでも、チャネルがｎ型であれば、ｎ型にドープしても良い。チャネルがｐ型であれば、ｐ型にドープしても良い。第１の半導体層の結晶面としては、ｎチャネルの場合にはＧａ面、ｐチャネルの場合にはＮ面を使うことが望ましい。

電界発生層のＩｎＧａＮには、中間層のＧａＮ及び第２の半導体層のＡｌＧａＮから、膜厚の方向に引っ張り歪み（面方向には圧縮歪み）を与えることができる。また、電界発生層の主面をＧａ面とする。この時、電界発生層の分極の向きは、ＡｌＧａＮからゲート電極に向かう方向となる。これにより、電界発生層の界面に電荷が誘起されて、ゲート電極から第１の半導体層に向かう向きに電界を生じる。すなわち、ゲート電極を第１の半導体層に対して正電位とすることができる。これにより、電界発生層が接合する下層の半導体層の伝導帯のエネルギーレベルを上昇させることができ、第１の半導体層のチャネルのエネルギーレベルを上昇させることができる。また、チャネルをｐチャネルとする場合には、Ｎ面を用いたチャネルの正孔のエネルギーを上昇( 価電子帯のエネルギーレベルを下げる) させることができる。

本発明の最も大きな特徴は、ＡｌＧａＮから成る第２の半導体層の上に、ＧａＮから成る中間層を形成し、その中間層の上に、ＩｎＧａＮから成る電界発生層を形成したことである。これにより、ＩｎＧａＮの結晶性を良好とすることで、ゲートリーク電流を低減させることができる。

本発明において、中間層の厚さは、特に限定されるものではないが、１モノレイヤー以上、３０ｎｍ以下とすることが望ましい。ＧａＮがＡｌＧａＮ層上に形成されていさえすれば、ＩｎＧａＮ層に従来発生していたピット状Ｖ字型欠陥を、極力抑制することができる。ＧａＮ層の厚さが３０ｎｍを越えて厚くなると、相互コンダクタンスが小さくなり過ぎるので望ましくない。したがって、中間層の厚さは、３０ｎｍ以下とすることが望ましい。また、中間層の厚さは、３モノレイヤー以上、１０ｎｍ以下も望ましい範囲である。また、ゲート電極と、ソース電極又は／及びドレイン電極間の中間層をエッチングする場合に、その容易性を考慮すると、中間層の厚さは、３モノレイヤー以上、５ｎｍ以下も望ましい。

また、電界発生層のＩｎ組成比ｙは、０＜ｙ≦０．４であることが望ましい。Ｉｎ組成比が大きい程、大きなピエゾ電気分極を得ることができるが、結晶性が低下するので望ましくない。そのため、中間層のＩｎ組成比は、０．４以下であることが望ましい。

また、電界発生層の厚さは、０．２ｎｍ以上、１０ｎｍ以下であることが望ましい。さらに、望ましくは、０．２ｎｍ以上、４ｎｍ以下である。電界発生層は下層とヘテロ接合し、電界発生層の厚さは歪みが緩和されない臨界膜厚よりも小さい値に設定されている必要がある。下層に格子整合しないでヘテロ成長させた層は、その厚さが厚くなると、転位などが発生して歪みが緩和する。このため、電界発生層の厚さは、歪みが緩和しない厚さよりも薄いことが必要である。

電界発生層のＩｎの組成比ｙは、０．４以下が望ましい。さらに、望ましくは、０．０１〜０．４である。特に、望ましくは、０．２〜０．３である。Ｉｎの組成比が０．３、０．１の時に、それぞれ、５ＭＶ／ｃｍ、１．５ＭＶ／ｃｍのピエゾ分極電界を発生させることができる。これは、電界発生層の厚さが１０ｎｍの時には、それぞれ、５Ｖ、１．５Ｖの電圧を意味し、下層の半導体の伝導帯を、それぞれ、５ｅＶ、１．５ｅＶだけ上昇できることを意味する。すなわち、電界発生層の膜厚１ｎｍ当たり、伝導帯を、それぞれ、０．５ｅＶ、０．１５ｅＶだけ上昇させることができる。下層の半導体層の伝導帯を所望の値だけ上昇させるには、Ｉｎの組成比と電界発生層の厚さとを適性に設計すれば良い。

また、第１の半導体層はＧａＮから成ることが望ましい。また、第１の半導体層は、Ｉｎ_zＧａ_1-zＮ（０＜ｚ≦０．３）であっても良い。また、第１の半導体層と、第２の半導体層との間にＡｌＮ層を設けても良い。この時、ＡｌＮ層の厚さは、０．０１ｎｍ以上、１ｎｍ以下であることが望ましい。また、電界発生層は、ｐ伝導型であることが望ましい。ｐ型の方が、電界発生層の伝導帯をより持ち上げることができ、チャネルの伝導帯をより持ち上げることができる。

電界発生層は、ゲート電極の下にのみ形成されていることが望ましい。電界発生層は、極めて薄い層でもチャネルのキャリアのエネルギーを制御できる。したがって、エッチングにより、電界発生層のゲート電極の下にのみ形成することが極めて容易となる。これによりチャネル抵抗を低減させることができる。
また、本発明は、ゲート電極は電界発生層に直接、接合したショットキーゲート型の電界効果トランジスタとすることが望ましい。この場合に、本願発明のゲートリーク電流の低減効果を、効果的にトランジスタに反映させることができる。本発明は、絶縁ゲート型（例えば、ＭＯＳ型）の電界効果トランジスタにも用いることができる。この場合にも耐圧の向上、ゲートリーク電流の低減効果を実現できる。

ＡｌＧａＮから成る第２の半導体層の上に、ＧａＮから成る中間層を形成し、その上に、ＩｎＧａＮから成る電界発生層を形成したことにより、ＩｎＧａＮの結晶性を良好とすることで、ゲートリーク電流を極めて顕著に低減させることができた。

本発明の実施例１に係るＨＥＭＴの層構成を示した断面図 実施例１に係るＨＥＭＴのバンド図 実施例１に係るＨＥＭＴにおけるゲートリーク電流特性の測定図。 中間層が存在しない比較例に係るＨＥＭＴにおけるゲートリーク電流特性の測定図。 実施例１に係るＨＥＭＴの層構造のＴＥＭ像。 中間層が存在しない比較例に係るＨＥＭＴの層構造のＴＥＭ像。 本発明の実施例２に係るＨＥＭＴの層構成を示した断面図 本発明の実施例３に係るＨＥＭＴの層構成を示した断面図 本発明の実施例４に係るＨＥＭＴの層構成を示した断面図 電界発生層におけるＩｎ組成比又はＭｇ濃度としきい値のシフト量との関係を示した特性図。

以下、本発明を具体的な実施例に基づいて説明する。本発明は、下記の実施例に限定されるものではない。

図１は、実施例１に係るＨＥＭＴの断面図である。サファイアから成る基板１０の上に、膜厚約１５０ｎｍのＡｌＮから成るバッファ層１２が形成されており、その層１２の上に、アンドープの厚さ２μｍのＧａＮから成るチャネル層１４が形成されている。チャネル層１４は、本発明の第１の半導体層に該当する。チャネル層１４の上には、厚さ１８ｎｍのアンドープのＡｌ_0.22Ｇａ_0.78Ｎから成る障壁層２０が形成され、障壁層２０の上には厚さ１ｎｍのアンドープのＧａＮから成る中間層２２が形成されている。そして、中間層２２の上には、厚さ４ｎｍの１．０×１０²⁰／ｃｍ³ にＭｇがドープされたｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎから成る電界発生層３０が形成されている。この電界発生層３０の上にＮｉ／Ｐｔ／Ａｕから成る厚さ４００ｎｍのゲート電極４０が形成されている。ただし、Ｎｉ／Ｐｔ／Ａｕにおける記号／は、電界発生層３０の側から順に、Ｎｉ、Ｐｔ、Ａｕを蒸着させることを意味する（以下、同じ）。また、障壁層２０の上に（中間層２２、電界発生層３０の上部でもある）Ｔｉ／Ａｌ／Ｎｉ／Ａｕから成る厚さ４００ｎｍのソース電極４１とＴｉ／Ａｌ／Ｎｉ／Ａｕから成る厚さ４００ｎｍのドレイン電極４２とが形成されている。障壁層２０は、本発明の第２の半導体層に該当する。

上記の各層の成長は、有機金属化合物気相成長法（ＭＯＶＰＥ）により行うことができる。ガスとしては、キャリアガス（Ｈ₂ 又はＮ₂ ）と、アンモニアガス（ＮＨ₃ ）と、トリメチルガリウム（Ｇａ(ＣＨ₃）₃ ）（以下、「ＴＭＧ」と記す）、トリメチルアルミニウム（Ａｌ(ＣＨ₃）₃ ）（以下、「ＴＭＡ」と記す）と、トリメチルインジウム（Ｉｎ(ＣＨ₃）₃ ）（以下、「ＴＭＩ」と記す）、シラン（ＳｉＨ₄ ）、ビスシクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅Ｈ₅）₂ ）（以下、「Ｃｐ₂ Ｍｇ」と記す）を用いることができる。ただし、これらの半導体結晶層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）等が有効である。

図１に示したＨＥＭＴの製造方法は、公知である。一例として、次のようにして製造することができる。基板１０の上に、キャリアガスとして、水素（Ｈ₂ ）ガスを用い、４００℃にて、アンモニアとＴＭＡを適用流し、ＡｌＮから成る低温形成のバッファ層１２を厚さ１５０ｎｍに形成する。次に、結晶成長温度を１１００℃として、水素ガス、アンモニア、ＴＭＧを、それぞれ、適量流速で供給して、厚さ２μｍのＧａＮから成るチャネル層１４を成長させる。このチャネル層１４は、厚いほど、結晶性が良いので、厚い程望ましい。そのチャネル層１４の上に、基板温度を１１５０℃として、水素ガス、アンモニア、ＴＭＧ、ＴＭＡを、それぞれ、適量流速で供給して、Ａｌ_0.22Ｇａ_0.78Ｎからなる障壁層２０を１８ｎｍの厚さに成長させる。次に、障壁層２０の上に、基板温度を１１００℃として、水素ガス、アンモニア、ＴＭＧを、それぞれ、適量流速で供給して、アンドープのＧａＮから成る中間層２２を、厚さ１ｎｍに形成する。次に、その中間層２２の上に、基板温度を８００℃にして、Ｃｐ₂Ｍｇ、水素ガス、アンモニア、ＴＭＧ、ＴＭＩを、それぞれ、適量流速で供給して、ｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎから成る電界発生層３０を４ｎｍの厚さに形成する。その後、アニーリングして電界発生層３０をｐ型化する。上記した金属を蒸着した後加熱して、ソース電極４１、ドレイン電極４２の合金化を行う。次にフォトリソグラフィと金属の蒸着・リフトオフにより、ゲート電極４０を形成する。

図２は、上記のＨＥＭＴにおける各層の伝導帯のバンド図である。第１の半導体層１４／第２の半導体層２０／中間層２２／電界発生層３０／ゲート電極４０のバンド図である。すなわち、アンドープＧａＮ／アンドープＡｌ_0.22Ｇａ_0.78Ｎ／アンドープＧａＮ／ｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎ／金属のヘテロ接合の伝導帯を例示している。以下、単に、ｐ−Ｉｎ_0.2 Ｇａ_0.8 ＮをＩｎＧａＮ、アンドープＡｌ_0.22Ｇａ_0.78ＮをＡｌＧａＮで表記する。

格子定数は、ＩｎＧａＮ、ＧａＮ、ＡｌＧａＮの順で大きい。したがって、ＩｎＧａＮは、ＧａＮ、ＡｌＧａＮより、成長面上において圧縮応力を受け、成長面に垂直な方向に引っ張り応力を受ける。この結果、Ｇａ面を成長面とするＩｎＧａＮは自発分極とピエゾ電気分極とは反対を向き、ピエゾ電気分極の方が遥かに大きい。したがって、ＩｎＧａＮでは、ＩｎＧａＮからゲート電極に向かう方向に分極する。また、ＡｌＧａＮは、第１の半導体層のＧａＮから成長面内で引っ張り応力を受け、成長面に垂直な方向に圧縮応力を受ける。ＡｌＧａＮでは、自発分極とピエゾ電気分極とが同一方向を向き、ＧａＮの自発分極はＡｌＧａＮの自発分極と同じ方向を向き、これらの大きさは、ＩｎＧａＮのピエゾ電気分極に比べると遥かに小さい。したがって、ゲート電極／ＩｎＧａＮの界面には正の電荷が、ＩｎＧａＮ／中間層ＧａＮ界面、中間層ＧａＮ／ＡｌＧａＮ界面には負の電荷が誘起される。

この結果、分極の向きと、各界面での正味の電荷密度を反映した電界の向きは、図２に示すようになる。また、ゲート電極とＩｎＧａＮとのショトキー障壁を考慮して伝導帯を表記すると図２の実線Ａとなる。なお、曲線Ｂは、電界発生層３０をアンドープＩｎＧａＮとした場合、曲線Ｃは、電界発生層３０と中間層２２を設けない場合の伝導帯を表している。

図２において、Ｅ_t は、電界発生層ＩｎＧａＮをｐ型にすることによる電位上昇分、Ｂ_V は、ｐ−ＩｎＧａＮとゲート電極間のショットキー障壁電圧、ΔＶは、歪み分極によるエネルギー上昇電圧、Ｅ_C は、ＩｎＧａＮとＡｌＧａＮとが接合した場合の障壁電圧である。このようにして、ｐ−ＩｎＧａＮの電界発生層がない場合に比べて、チャネルの伝導帯をΔＶ＋Ｅ_t だけ持ち上げることができる。

上記の電界効果トランジスタのゲートリーク電流を測定した。図３がゲートソース間電圧Ｖ_GSに対するゲート電流Ｉ_G の変化特性を示している。図４は、ＧａＮから成る中間層２２を設けずに、ｉ−ＡｌＧａＮから成る第２の半導体層２０の上に、ｐ−ＩｎＧａＮから成る電界発生層３０を直接接合した場合の電界効果トランジスタにおけるゲートリーク電流の特性図である。明らかに、ＧａＮから成る中間層２２を設けた場合の逆バイアスでのゲートリーク電流は、中間層２２を設けない場合のゲートリーク電流の１／１０⁴ 以下に低下していることが分かる。また、中間層２２を設けた場合には、良好なショットキー障壁が形成され、良好な整流特性を示し、素子間の特性のばらつきも小さく抑制されていることが分かる。

次に、アンドープＧａＮ／アンドープＡｌ_0.22Ｇａ_0.78Ｎ／アンドープＧａＮ／ｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎと、順に積層した場合のｐ−Ｉｎ_0.2 Ｇａ_0.8 ＮのＴＥＭ像を測定した。その結果を図５に示す。また、アンドープＧａＮ／アンドープＡｌ_0.22Ｇａ_0.78Ｎ／ｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎの順に積層した場合、すなわち、アンドープＧａＮの中間層２２を設けない場合におけるｐ−Ｉｎ_0.2 Ｇａ_0.8 ＮのＴＥＭ像を図６に示す。明らかに、アンドープＧａＮから成る中間層２２を設けた場合の方が、ｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎの転位が少なく、結晶性が良いことが理解される。このｐ−Ｉｎ_0.2 Ｇａ_0.8 Ｎの結晶性の改善が、ゲートリーク電流を大きく低減させた理由である。

図７は、実施例２に係る電界効果トランジスタの構成を示している。実施例１において、第１の半導体層１４と第２の半導体層２０との間にアンドープのＡｌＮ層１６を設けたことが特徴である。その他は、実施例１と同一である。

図８は、実施例３に係る電界効果トランジスタの構成を示している。実施例１において、電界発生層３０とＧａＮから成る中間層２２をゲート電極４０の直下にのみ形成したことが特徴である。この構造により、ゲート電極４０と、ソース電極４１又はドレイン電極４２との間のチャネルは、電界発生層３０による電界が印加されないので、チャネルの伝導帯は、ゲート電極４０の直下よりも低い。したがって、チャネル抵抗を低減させることができる。

図９は、実施例４に係る電界効果トランジスタの構成を示している。実施例２において、電界発生層３０とＧａＮから成る中間層２２をゲート電極４０の直下にのみ形成したことが特徴である。

その他、ＩｎＧａＮから成る電界発生層３０は、上記実施例では、ｐ伝導型で構成したが、アンドープであっても良い。図１０の（ａ）は、電界発生層３０のＩｎ組成比と、しきい値電圧のシフト量との関係を示し、（ｂ）は電界発生層３０のＭｇ濃度と、しきい値電圧のシフト量との関係を示している。Ｉｎ組成比が０．３以下の範囲において、しきい値電圧のシフト量は、Ｉｎ組成比に比例して増加していることが分かる。また、Ｍｇ濃度が１×１０¹⁹／cm³ 以上となると、しきい値電圧のシフト量は急激に増加、Ｍｇ濃度１×１０²⁰／cm³ において、シフト量は、１．２Ｖが得られている。したがって、電界発生層３０のＭｇ濃度は、１×１０¹⁹／cm³ 以上とすることが望ましい。さらには、１×１０²⁰／cm³ 以上とすることがより望ましい。

本発明は、ＡｌＧａＮから成る第２の半導体層の上に、ＧａＮから成る中間層を形成し、その上に、ＩｎＧａＮから成る電界発生層を形成したことにより、ＩｎＧａＮの結晶性を向上させたことが特徴である。したがって、本明細書において、電界効果トランジスタとは別に、ＡｌＧａＮ層とＩｎＧａＮ層との間にＧａＮから成る中間層を設けることで、ＩｎＧａＮ層の結晶性を向上させた半導体層の積層構造及び半導体積層構造の製造方法も発明として認識することができる。また、上述したように、ＩｎＧａＮの結晶性が改善されるのであるから、ショットキーゲート型だけではなく、絶縁ゲート型の電界効果トランジスタにおいても、本発明を用いることができ、素子特性を向上させることができる。

本発明は、ゲートリーク電流を低減させると共に、素子間特性のばらつきを抑制した電界効果トランジスタを構成することができる。また、ノーマリオフ型のトランジスタを提供できる。

１０…基板
１４…チャネル層（第１の半導体層）
１６…ＡｌＮ層
２０…障壁層（第２の半導体層）
２２…中間層
４０…電界発生層

Claims (10)

1. ゲート電極と、ソース電極と、ドレイン電極と、チャネルを形成する第１の半導体層と、該第１の半導体層の上に形成されたＧａ_xＡｌ_1-xＮ（０≦ｘ＜１）から成る第２の半導体層と、該第２の半導体層の上に形成されたＩｎ_yＧａ_1-yＮ（０＜ｙ＜１）から成る電界発生層とを有する電界効果トランジスタにおいて、
   前記第２の半導体層と前記電界発生層との間に、ＧａＮから成る中間層を設けたことを特徴とする電界効果トランジスタ。
2. 前記中間層の厚さは、１モノレイヤー以上、３０ｎｍ以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記電界発生層のＩｎ組成比ｙは、０＜ｙ≦０．４であることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。
4. 前記電界発生層の厚さは、０．２ｎｍｍ以上、１０ｎｍ以下であることを特徴とする請求項１乃至請求項３の何れか１項に記載の電界効果トランジスタ。
5. 前記第１の半導体層はＧａＮから成ることを特徴とする請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタ。
6. 前記第１の半導体層は、Ｉｎ_zＧａ_1-zＮ（０＜ｚ≦０．３）から成ることを特徴とする請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタ。
7. 前記第１の半導体層と、前記第２の半導体層との間にＡｌＮ層を設けたことを特徴とする請求項１乃至請求項６の何れか１項に記載の電界効果トランジスタ。
8. 前記ＡｌＮ層の厚さは、０．０１ｎｍ以上、１ｎｍ以下であることを特徴とする請求項１乃至請求項９の何れか１項に記載の電界効果トランジスタ。
9. 前記電界発生層は、ｐ伝導型であることを特徴とする請求項１乃至請求項８の何れか１項に記載の電界効果トランジスタ。
10. 前記ゲート電極は前記電界発生層に直接、接合していることを特徴とする請求項１乃至請求項９の何れか１項に記載の電界効果トランジスタ。