JP2013165443A - 撮像装置および撮像方法 - Google Patents
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Abstract
【課題】ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮する撮像装置および撮像方法を提供する。
【解決手段】動画モードと静止画モードとを切り替え可能な制御部と、画素データを記憶する第1のメモリと、画素データを記憶する第2のメモリと、を備え、制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを第1のメモリに記憶し、動画出力に使用されない画素行の画素データを第2のメモリに記憶し、当該撮像装置が動画モードから静止画モードに切り替わると、第1のメモリに記憶されている画素データと第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画(合成CP)を生成する。
【選択図】図4B
【解決手段】動画モードと静止画モードとを切り替え可能な制御部と、画素データを記憶する第1のメモリと、画素データを記憶する第2のメモリと、を備え、制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを第1のメモリに記憶し、動画出力に使用されない画素行の画素データを第2のメモリに記憶し、当該撮像装置が動画モードから静止画モードに切り替わると、第1のメモリに記憶されている画素データと第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画(合成CP)を生成する。
【選択図】図4B
Description
本技術は、撮像装置および撮像方法に関する。詳しくは、全ての画素から信号を読み出す静止画モード(全画素モード)と、行や列を飛ばしながら間欠的に読み出す動画モード(間引きモード)とを有する撮像装置および撮像方法に関する。
CMOS(Complimentary Metal Oxide Semiconductor)イメージセンサ等のセンサを備えた撮像装置において、静止画を撮像する際には静止画モードを用い、撮像対象の画像をモニターに映し出すプレビュー表示の際には動画モードを用いるものが知られている(たとえば、特許文献1〜3参照)。
このような撮像装置において、静止画モードでは全ての画素から信号を読み出し(全画素モード)、動画モードでは行や列を飛ばしながら間欠的に信号を読み出す(間引きモード)ことが一般的である。すなわち、基本的に動画モードで動作し、ユーザによるシャッタ操作を契機に、動画モードから静止画モードに遷移する。
上記のように、従来の撮像装置では、ユーザによるシャッタ操作を契機に、静止画モードから動画モードに遷移する。しかしながら、ユーザによるシャッタ操作が実行されてから静止画を出力するまでの時間に一定の時間(ラグ時間)を要するため、このラグ時間を短縮することが要求されていた。
ラグ時間について詳細に説明する。
図8および図9は、従来のイメージセンサにおける一般的なモード遷移の概要を示す図である。図8および図9を用いて、動画モードから静止画モードに遷移する動作の概要について説明する。
図8および図9において、PV(Preview)は動画モードにおいて読み出される所定のフレームの画素データを示している。PV1は動画モードにおける1枚目のフレームを、PV2は続く2枚目のフレームをそれぞれ示している。動画モードでは、フレームに含まれる全画素のうち、各行や列を飛ばすことによって間欠的に間引きされた画素の信号が読み出される(間引きモード)。
CP(Capture)は静止画モードにおいて読み出される所定のフレームの画素データを示している。CP1は静止画モードにおける1枚目のフレームを、CP2は続く2枚目のフレームをそれぞれ示している。静止画モードでは、フレームに含まれる全ての画素から信号が読み出される(全画素モード)。
SHRは垂直方向電子シャッタアドレスを、RDは垂直方向読み出しアドレスをそれぞれ示している。たとえば、SHR3およびRD3はCP1用のシャッタアドレス、読み出しアドレスを示している。
図8および図9に示す例では、PV2の画素の信号が読み出されている途中で、ユーザによるシャッタ操作が実行されている。ユーザによるシャッタ操作が実行されると、動画モードから静止画モードに遷移する。
すなわち、図8に示す例では、シャッタ操作が実行された時点におけるフレーム(PV2)の読み出しを途中で打ち切る。その後、静止画のフレーム(CP1)用のSHR3を開始させ、蓄積時間(静止画用の電荷の蓄積時間)が経過後、RD3が開始するタイミングでCP1用の画像データを出力する。
一方、図9に示す例では、シャッタ操作が実行された時点におけるフレーム(PV2)の読み出しを、途中で打ち切ることなく最後まで行う。その後、静止画のフレーム(CP1)用のSHR3を開始させ、蓄積時間が経過後、RD3が開始するタイミングでCP1用の画像データを出力する。
以上に示すように、図8および図9に示す従来のモード遷移では、シャッタが実行されてからCP1用の画像データが出力されるまでの時間がラグ時間となる。ユーザ操作性等の観点から、このようなラグ時間を短縮することが要求されている。
本技術は、上述した課題を考慮したものであって、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮する撮像装置および撮像方法を提供することを目的とする。
本願において開示される技術の代表的な一例を示せば以下の通りである。すなわち、動画モードと静止画モードとを切り替え可能な制御部と、画素データを記憶する第1のメモリと、画素データを記憶する第2のメモリと、を備え、前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶し、当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成することを特徴とする。
本技術によれば、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮することができる。
以下、本技術の実施の形態について図面を参照して説明する。
(モード遷移の概要)
図1は、本技術の一実施形態に係るイメージセンサにおけるモード遷移の概要を示す図である。図1を用いて、本技術の一実施形態に係るイメージセンサにおいて動画モードから静止画モードに遷移する動作の概要について説明する。
図1は、本技術の一実施形態に係るイメージセンサにおけるモード遷移の概要を示す図である。図1を用いて、本技術の一実施形態に係るイメージセンサにおいて動画モードから静止画モードに遷移する動作の概要について説明する。
図1において、PV(Preview)は動画モードにおいて読み出される所定のフレームの画素データを示している。PV1は動画モードにおける1枚目のフレームを、PV2は続く2枚目のフレームをそれぞれ示している。
なお、本技術の一実施形態に係るイメージセンサにおいては、さらに、PV’、PV’’が加えられている。以下、PVとPV’とPV''の違いを説明する。
なお、本技術の一実施形態に係るイメージセンサにおいては、さらに、PV’、PV’’が加えられている。以下、PVとPV’とPV''の違いを説明する。
PVは、フレームに含まれる画素のうち、実際に画像として出力される画素データを示している。一方、PV’は、フレームに含まれる画素のうち、画像として出力されない(動画出力に使用されない)画素行に含まれる画素データを示している。また、PV’’は、フレームに含まれる画素のうち、画像として出力される画素行に含まれ、画像として出力されずに間引かれる画素データを示している。
すなわち、PVおよびPV’’を合わせたものが、画像として出力される(動画出力に使用される)画素行に含まれる画素データとなる。また、PV、PV’およびPV’’の和がフレームに含まれる全画素データとなる。これらの画素データは、動画モードにおいて撮像装置が備えるメモリに記録(記憶)される。詳細には後述する。
合成CP(Capture)は動画モードから静止画モードに遷移した場合に最初に出力される1枚目のフレームの画素データである。この合成CPは、ユーザによるシャッタ操作が実行されたときのフレーム(図1に示す例では、PV2、PV2’およびPV2’’)を合成することによって生成される。詳細には後述する。この合成CPを出力する際には、SHRやRDを停止させる。なお、CP1は、図8および図9に示すCP1と同様のもので、合成CPの後に出力される通常の静止画モードのフレームを示している。
図1に示す例では、PV2の画素の信号が読み出されている途中で、ユーザによるシャッタ操作が実行されている。ユーザによるシャッタ操作が実行されると、動画モードから静止画モードに遷移する。
本技術の一実施形態に係る撮像装置(撮像方法)では、動画モードにおいて、上記PVの画素データを出力するとともに、PV、PV’およびPV’’の画素データをメモリに記録する動作を並行して行う。また、ユーザによるシャッタ操作が実行されると、シャッタ操作が実行された時点におけるフレーム(図1に示す例では、PV2)の読み出しを継続した状態で、メモリに記録された画素データ(図1に示す例では、PV2、PV2’およびPV2’’)を合成することによって合成CPを生成する動作を並行して行う。その後、生成された合成CPを次のフレームで出力する。さらに次のフレームでは、通常のCP1を出力する。
以上に示すように、本技術に係るモード遷移では、ユーザによるシャッタ操作が実行されると、次のフレームではPV2、PV2’およびPV2’’で合成した合成CPを出力する。これにより、図8および図9の従来技術で示したような蓄積時間の経過を待つ必要がないので、ラグ時間を短縮することができる。
(CMOSイメージセンサの基本構成および静止画モードにおける動作)
図2は、本技術の一実施形態に係るCMOSイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサ(固体撮像素子)の基本構成、このCMOSイメージセンサの静止画モードにおける動作を順に説明する。
図2は、本技術の一実施形態に係るCMOSイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサ(固体撮像素子)の基本構成、このCMOSイメージセンサの静止画モードにおける動作を順に説明する。
図2に示すCMOSイメージセンサ11は、2つの垂直信号線制御回路12A、12B、画素アレイ部13、2つの水平転送回路14A、14Bを有する。なお、静止画モードでは、1組の垂直信号線制御回路12A、水平転送回路14Aのみを動作させ、他方の組の垂直信号線制御回路12B、水平転送回路14Bを停止させるため、後者については図面上では点線で示している。
垂直信号線制御回路12A、12Bのそれぞれは、画素アレイ部13の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
画素アレイ部13は、画素21がn行×m列の行列状に配置されたものである画素211、1乃至21m、n、2n本の水平信号線22A1乃至22An、22B1乃至22Bnおよび2m本の垂直信号線23A1乃至23Am、23B1乃至23Bmを有している。
画素211、1乃至21m、nのそれぞれは、図示を省略するが、光電変換素子(例えばフォトダイオード)、転送トランジスタ、リセットトランジスタ、および増幅トランジスタを有する。転送トランジスタは、光電変換素子で得られた電荷をFD(フローティングディフュージョン)部に転送する。リセットトランジスタは、FD部の電位をリセットする。増幅トランジスタは、FD部の電位に応じた画素信号を出力する。これらの各トランジスタの動作は、水平信号線22A1乃至22Anを介して垂直信号線制御回路12Aから供給される信号により制御される。同様に、水平信号線22B1乃至22Bnを介して垂直信号線制御回路12Bから供給される信号により制御される。なお、画素21は、上述の3トランジスタによる構成のほかに、画素選択を行うための選択トランジスタが設けられている4トランジスタによる構成などを採用することもできる。
画素211、1乃至21m、nは、水平信号線22A1乃至22Anを介して、垂直信号線制御回路12Aからそれぞれ供給される信号に従って、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線23A1乃至23Amにそれぞれ出力する。
同様に、画素211、1乃至21m、nは、水平信号線22B1乃至22Bnを介して、垂直信号線制御回路12Bからそれぞれ供給される信号に従って、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線23B1乃至23Bmにそれぞれ出力する。ただし、静止画モードでは、垂直信号線制御回路12Bは前述のように停止されるので、垂直信号線23B1乃至23Bmに出力する動作は行われない。
水平信号線22A1乃至22Anは、画素211、1乃至21m、nの水平方向の画素21と、垂直信号線制御回路12Aとをそれぞれ接続する。即ち、水平信号線22A1には、画素211、1乃至21m、1が接続され、水平信号線22A2には、画素211、2乃至21m、2が接続され、以下同様に、水平信号線22Anには、画素211、n乃至21m、nが接続されている。
同様に、水平信号線22B1乃至22Bnは、画素211、1乃至21m、nの水平方向の画素21と、垂直信号線制御回路12Bとをそれぞれ接続する。即ち、水平信号線22B1には、画素211、1乃至21m、1が接続され、水平信号線22B2には、画素211、2乃至21m、2が接続され、以下同様に、水平信号線22Bnには、画素211、n乃至21m、nが接続されている。
垂直信号線23A1乃至23Amは、画素211、1乃至21m、nの垂直方向の画素21と、水平転送回路14Aとをそれぞれ接続する。即ち、垂直信号線23A1には、画素211、1乃至211、nが接続され、垂直信号線23A2には、画素212、1乃至212、nが接続され、以下同様に、垂直信号線23Amには、画素21m、1乃至21m、nが接続されている。
同様に、垂直信号線23B1乃至23Bmは、画素211、1乃至21m、nの垂直方向の画素21と、水平転送回路14Bとをそれぞれ接続する。即ち、垂直信号線23B1には、画素211、1乃至211、nが接続され、垂直信号線23B2には、画素212、1乃至212、nが接続され、以下同様に、垂直信号線23Bmには、画素21m、1乃至21m、nが接続されている。
従って、画素211、1乃至211、nは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線23A1、23B1に出力する。画素212、1乃至212、nは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線23A2、23B2に出力する。以下、同様に、画素21m、1乃至21m、nは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線23Am、23Bmに出力する。
水平転送回路14Aは、画素211、1乃至21m、nから垂直信号線23A1乃至23Amを介して供給される画素信号に対し、CDS(Correlated Double Sampling:相関2重サンプリング)処理およびA/D変換処理を実行する。その後、A/D変換後の画素データを、順次、所定のタイミングで水平出力線15Aに出力する。
同様に、水平転送回路14Bは、画素211、1乃至21m、nから垂直信号線23B1乃至23Bmを介して供給される画素信号に対し、CDS処理およびA/D変換処理を実行する。その後、A/D変換後の画素データを、順次、所定のタイミングで水平出力線15Bに出力する。ただし、静止画モードでは、水平転送回路14Bは前述のように停止されるので、水平出力線15Bに出力する動作は行われない。
水平出力線15A、15Bは、後段の画像処理を行うDSP(Digital Signal Processor)などと接続され、水平転送回路14A、14Bから出力される画素データを、後段に出力する。
図2のCMOSイメージセンサ11の画素211、1乃至21m、nのそれぞれには、R(赤)、G(緑)、またはB(青)のいずれかのカラーフィルタが配置され、各画素21は、R、G、またはBのいずれかの色の光を受光する。
以上に示すように、本技術の一実施形態に係るCMOSイメージセンサ11では、2つの垂直信号線制御回路12A、12B、2つの水平転送回路14A、14Bが設けられている。
このようなCMOSイメージセンサ11では、静止画モード(全画素モード)において、1つの垂直信号線制御回路12A、1つの水平転送回路14Aのみを動作させ、もう一方の垂直信号線制御回路12B、水平転送回路14Bを停止させる。すなわち、一組の垂直信号線制御回路12A、水平転送回路14Aを用いて、全ての画素211、1乃至21m、nの読み出しを実行する。
(CMOSイメージセンサの動画モードにおける動作)
図3は、本技術の一実施形態に係るCMOSイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作を説明する。
図3は、本技術の一実施形態に係るCMOSイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作を説明する。
なお、図3に示すCMOSイメージセンサ11の構成要素は、図2に示すCMOSイメージセンサ11と同様であるとして、ここでは重複する説明を省略する。
動画モードにおいては、全ての画素を読み出す静止画モードと異なり、画素211、1乃至21m、nは行や列を飛ばしながら間欠的に読み出されて画像出力される。そのため、まず画像として出力される画素行と、画像として出力されない画素行(間引かれる画素行)とに分けることができる。
図3に示す例では、画素211、1乃至21m、1の画素行および画素211、n乃至21m、nの画素行が画像として出力される画素行(画像として出力される画素である実線の画素21を含む行)である。一方、画素211、2乃至21m、2の画素行および画素211、3乃至21m、3の画素行(実線の画素21を含まない行)が画像として出力されない画素行である。
さらに、画像として出力される画素行に含まれる画素は、画像として出力される画素と、画像として出力されずに間引きかれる画素とに分けることができる。
たとえば、図3に示す画素211、1乃至21m、1の画素行では、実線で示す画素211、1、画素214、1、画素215、1、画素21m、1が画像として出力される画素であり、点線で示す画素212、1、画素213、1が間引かれる画素である。
本技術の一実施形態に係るCMOSイメージセンサ11では、動画モードにおいて、これら画像として出力される画素と、画像として出力されない画素との両方をメモリ中に記録する。
具体的には、一方の垂直信号線制御回路12Aは、画素アレイ部13の垂直方向に並ぶ画素のうち、画像として出力される画素行に含まれる画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに、画像として出力される画素行に含まれる画素データを出力する。
また、他方の垂直信号線制御回路12Bは、画素アレイ部13の垂直方向に並ぶ画素のうち、画像として出力されない画素行に含まれる画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Bは水平出力線15Bに、画像として出力されない画素行に含まれる画素データを出力する。
なお、水平出力線15A、水平出力線15Bに出力された画素データは、メモリ中に記録される(図4A〜図6を用いて後述)。
このように本技術の一実施形態に係るCMOSイメージセンサ11では、動画モード(間引きモード)において、2つの垂直信号線制御回路12A、12B、2つの水平転送回路14A、14Bを動作させる。2組の垂直信号線制御回路12A、水平転送回路14Aおよび垂直信号線制御回路12A、水平転送回路14Aを用いて、全ての画素211、1乃至21m、nの読み出しを実行する。
(CMOSイメージセンサの周辺構成および動画モードにおける動作の第1の例)
図4Aは、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作の第1の例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの周辺構成、このCMOSイメージセンサの動画モードにおける動作を順に説明する。
図4Aは、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作の第1の例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの周辺構成、このCMOSイメージセンサの動画モードにおける動作を順に説明する。
図4Aに示すCMOSイメージセンサ11の周辺構成は、2つの垂直信号線制御回路12A、12B、画素アレイ部13、2つの水平転送回路14A、14B、信号処理部(信号処理回路)31、間引き部(間引き回路)32、書き込み制御部(書き込み制御回路)33A、33B、メモリ34A、34B、読み出し制御部(読み出し制御回路)35A、35B、メモリ選択部(メモリ選択回路)36から構成される。なお、垂直信号線制御回路12A、12B、水平転送回路14A、14B、信号処理部31、間引き部32、書き込み制御部33A、33B、読み出し制御部35A、35B、メモリ選択部36を総称した制御部30が、特許請求の範囲における制御部に対応する。
なお、動画モードでは、読み出し制御部35A、35Bによる読み出しは行わないため、これらについては図面上では点線で示している。
また、図4Aに示す例では、説明の便宜上、画素アレイ部13は1〜8の8行の画素行からなるものとし、各画素行には4画素が存在するものとする。また、奇数行(1、3、5、7行)は動画モード時に画像として出力されない画素行であり、偶数行(2、4、6、8行)は動画モード時に画像として出力される画素行であるものとする。
この場合、一方の垂直信号線制御回路12Aは、画素アレイ部13の偶数行の画素行に含まれる画素(画像として出力される画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに偶数行の画素データを出力する。
水平出力線15Aに出力された偶数行の画素データは、信号処理部31によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データは、書き込み制御部33Aによってメモリ34Aに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ34Aに記録される。
なお、信号処理部31によって所定の信号処理が施された偶数行の画素データのうち、動画出力の際に間引かれるべき画素データは間引き部32によって間引かれ、残りの画素データが出力される。
また、他方の垂直信号線制御回路12Bは、画素アレイ部13の奇数行の画素行に含まれる画素(画像として出力されない画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Bは水平出力線15Bに奇数行の画素データを出力する。
水平出力線15Bに出力された奇数行の画素データは、書き込み制御部33Bによってメモリ34Bに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ34Bに記録される。
以上のように、本技術の一実施形態に係るCMOSイメージセンサ11では、動画モードにおいて、画像として出力される画素データ(図1のPVに対応)を出力しながら、画像として出力される画素行の画素データ(図1のPVとPV’’に対応)をメモリ34Aに、画像として出力されない画素行の画素データ(図1のPV’に対応)をメモリ34Bにそれぞれ記録する。すなわち、メモリ34A、34Bには、画像として出力される画素データと、画像として出力されない画素データの両方が記録される。
なお、メモリ34A、34Bには1フレーム分の画素データが記録され、次のフレームでは上書きされる。
(CMOSイメージセンサのモード遷移時における動作の第1の例)
図4Bは、本技術の一実施形態に係るCMOSイメージセンサのモード遷移時における動作の第1の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るCMOSイメージセンサが合成CP(図1参照)を出力する動作を説明する。
図4Bは、本技術の一実施形態に係るCMOSイメージセンサのモード遷移時における動作の第1の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るCMOSイメージセンサが合成CP(図1参照)を出力する動作を説明する。
なお、合成CPを出力する際には、間引き部32による間引きは行わないため、間引き部32については図面では点線で示している。
動画モードにおいてユーザによるシャッタ操作が実行された場合、垂直信号線制御回路12Aは、図4Aに示した場合と同様、画素アレイ部13の偶数行の画素行に含まれる画素(画像として出力される画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに偶数行の画素データを出力する。
水平出力線15Aに出力された偶数行の画素データは、信号処理部31によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データは、書き込み制御部33Aによってメモリ34Aに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ34Aに記録される。
また、他方の垂直信号線制御回路12Bは、図4Aに示した場合と同様、画素アレイ部13の奇数行の画素行に含まれる画素(画像として出力されない画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Bは水平出力線15Bに奇数行の画素データを出力する。
水平出力線15Bに出力された奇数行の画素データは、書き込み制御部33Bによってメモリ34Bに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ34Bに記録される。
その後、メモリ34Bに記録された奇数行の画素データは読み出し制御部35Bによって読み出された後に信号処理部31によって信号処理が施される。信号処理が施されたメモリ34B内の奇数行の画素データと、既に信号処理が施されたメモリ34A内の偶数行の画素データとが読み出し制御部35Aおよびメモリ選択部36によって行順に従って読み出され、合成して出力される(読み出し制御については図6を用いて詳述する)。
以上のように、本技術の一実施形態に係るCMOSイメージセンサ11では、ユーザによるシャッタ操作が実行されると、メモリ34Aに記録された画素データ(画像として出力される画素行の画素データ、図1のPVとPV’’に対応)と、メモリ34Bに記録された画素データ(画像として出力されない画素行の画素データ、図1のPV’に対応)とを合成して1フレーム分の静止画として出力する。
(CMOSイメージセンサの静止画モードにおける動作の第1の例)
図4Cは、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作の第1の例を示す図である。以下、図4Bに示した方法により合成CPを出力した後の、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作を説明する。
図4Cは、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作の第1の例を示す図である。以下、図4Bに示した方法により合成CPを出力した後の、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作を説明する。
なお、静止画モードでは、垂直信号制御回路12B、水平転送回路14B、間引き部32、書き込み制御部33A、33B、メモリ34A、34B、読み出し制御部35A、35B、メモリ選択部36を用いないため、これらについては図面上では点線で示している。
図4Bに示した方法により生成された合成CPが出力されると、まず垂直信号線制御回路12B、水平転送回路14Bを停止させる。
次に垂直信号線制御回路12Aは、画素アレイ部13の全画素に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに全画素の画素データを出力する。
水平出力線15Aに出力された全画素の画素データは、信号処理部31によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。その後、信号処理が施された画素データが出力される。
以上図4Aから図4Cを用いて説明してきたように、第1の例によれば、静止画モード以外では常に画素データ(画像として出力される画素行の画素データ、画像として出力されない画素行の画素データ)をメモリ34A、34Bに記録している。また、動画モードから静止画モードへ切り替わるタイミング(ユーザによるシャッタ操作)をトリガとして、これらメモリ34A、34Bに記録された画素データを合成した合成CP(静止画)を出力する。さらに、合成CPの次フレーム以降では通常の静止画を出力する。これにより、従来のように蓄積時間が必要ないため、ユーザによるシャッタ操作が実行されてから静止画を出力までのラグ時間を、シャッタスピードに依存することなく短縮することができる。
なお、メモリ34A、34Bは間引き率が1/2の場合にはそれぞれ同じ容量となるが、間引き率に応じてそれぞれの容量を可変させてもよい。また、別々のメモリではなく、同一のメモリ中のメモリ空間を分割することによって構成してもよい。
(CMOSイメージセンサの周辺構成および動画モードにおける動作の第2の例)
図5Aは、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作の第2の例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの周辺構成、このCMOSイメージセンサの動画モードにおける動作を順に説明する。
図5Aは、本技術の一実施形態に係るCMOSイメージセンサの動画モードにおける動作の第2の例を示す図である。以下、本技術の一実施形態に係るCMOSイメージセンサの周辺構成、このCMOSイメージセンサの動画モードにおける動作を順に説明する。
図5Aに示すCMOSイメージセンサ11の周辺構成は、2つの垂直信号線制御回路12A、12B、画素アレイ部13、2つの水平転送回路14A、14B、信号処理部(信号処理回路)31、間引き部(間引き回路)32、書き込み制御部(書き込み制御回路)33A、33B、メモリ34A、34B、読み出し制御・メモリ選択部(読み出し制御・メモリ選択回路)37から構成される。なお、垂直信号線制御回路12A、12B、水平転送回路14A、14B、信号処理部31、間引き部32、書き込み制御部33A、33B、読み出し制御・メモリ選択部37を総称した制御部30が、特許請求の範囲における制御部に対応する。
前述の第1の例では、読み出し制御部35A、35Bがメモリ34A、34B毎に設けられていた。第2の例では、図5Aに示すように、読み出し制御・メモリ選択部37がメモリ34A、34Bに共通で設けられている点が第1の例と大きく異なる。また、読み出し制御・メモリ選択部37は、読み出し制御部35Aと読み出し制御部35Bとメモリ選択部36とを組み合わせたものに相当する。詳細には図6を用いて後述する。
また、図5Aに示す例では、説明の便宜上、画素アレイ部13は1〜8の8行の画素行からなるものとし、各画素行には4画素が存在するものとする。また、奇数行(1、3、5、7行)は動画モード時に画像として出力されない画素行であり、偶数行(2、4、6、8行)は動画モード時に画像として出力される画素行であるものとする。
この場合、一方の垂直信号線制御回路12Aは、画素アレイ部13の偶数行の画素行に含まれる画素(画像として出力される画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに偶数行の画素データを出力する。
水平出力線15Aに出力された偶数行の画素データは、読み出し制御・メモリ選択部37によって読み出されるとともに、書き込み制御部33Aによってメモリ34Aに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ34に記録される。
読み出し制御・メモリ選択部37によって読み出された画素データは、信号処理部31によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データのうちの画像出力の際に間引かれるべき画素データは間引き部32によって間引かれ、残りの画素データが出力される。
また、他方の垂直信号線制御回路12Bは、画素アレイ部13の奇数行の画素行に含まれる画素(画像として出力されない画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Bは水平出力線15Bに奇数行の画素データを出力する。
水平出力線15Bに出力された奇数行の画素データは、書き込み制御部33Bによってメモリ34Bに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ34Bに記録される。
以上のように、本技術の一実施形態に係るCMOSイメージセンサ11では、動画モードにおいて、画像として出力される画素データ(図1のPVに対応)を出力しながら、画像として出力される画素行の画素データ(図1のPVとPV’’に対応)をメモリ34Aに、画像として出力されない画素行の画素データ(図1のPV’に対応)をメモリ34Bにそれぞれ記録する。すなわち、メモリ34A、34Bには、画像として出力される画素データと、画像として出力されない画素データの両方が記録される。
なお、メモリ34A、34Bには1フレーム分の画素データが記録され、次のフレームでは上書きされる。
(CMOSイメージセンサのモード遷移時における動作の第2の例)
図5Bは、本技術の一実施形態に係るCMOSイメージセンサのモード遷移時における動作の第2の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るCMOSイメージセンサが合成CP(図1参照)を出力する動作を説明する。
図5Bは、本技術の一実施形態に係るCMOSイメージセンサのモード遷移時における動作の第2の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るCMOSイメージセンサが合成CP(図1参照)を出力する動作を説明する。
なお、合成CPを出力する際には、間引き部32による間引きは行わないため、間引き部32については図面では点線で示している。
動画モードにおいてユーザによるシャッタ操作が実行された場合、垂直信号線制御回路12Aは、図5Aに示した場合と同様、画素アレイ部13の偶数行の画素行に含まれる画素(画像として出力される画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに偶数行の画素データを出力する。
水平出力線15Aに出力された偶数行の画素データは、書き込み制御部33Aによってメモリ34Aに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ34Aに記録される。
また、他方の垂直信号線制御回路12Bは、図5Aに示した場合と同様、画素アレイ部13の奇数行の画素行に含まれる画素(画像として出力されない画素行の画素)に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Bは水平出力線15Bに奇数行の画素データを出力する。
水平出力線15Bに出力された奇数行の画素データは、書き込み制御部33Bによってメモリ34Bに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ34Bに記録される。
その後、メモリ34Aに記録された偶数行の画素データと、メモリ34Bに記録された奇数行の画素データとは読み出し制御・メモリ選択部37によって行順に従って読み出され、合成される。なお、読み出し制御・メモリ選択部37による読み出し制御については図6を用いて詳述する。合成された画素データは、信号処理部31によって所定の信号処理が施されて出力される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。
以上のように、本技術の一実施形態に係るCMOSイメージセンサ11では、ユーザによるシャッタ操作が実行されると、メモリ34Aに記録された画素データ(画像として出力される画素行の画素データ、図1のPVとPV’’に対応)と、メモリ34Bに記録された画素データ(画像として出力されない画素データ、図1のPV’に対応)とを合成して1フレーム分の静止画として出力する。
(CMOSイメージセンサの静止画モードにおける動作の第2の例)
図5Cは、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作の第2の例を示す図である。以下、図5Bに示した方法により合成CPを出力した後の、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作を説明する。
図5Cは、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作の第2の例を示す図である。以下、図5Bに示した方法により合成CPを出力した後の、本技術の一実施形態に係るCMOSイメージセンサの静止画モードにおける動作を説明する。
なお、静止画モードでは、垂直信号線回路12B、水平転送回路14B、間引き部32、書き込み制御部33A、33B、メモリ34A、34B、読み出し制御・メモリ選択部37を用いないため、これらについては図面上では点線で示している。
図5Bに示した方法により生成された合成CPが出力されると、まず垂直信号線回路12B、水平転送回路14Bを停止させる。
次に垂直信号線制御回路12Aは、画素アレイ部13の全画素に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路14Aは水平出力線15Aに全画素の画素データを出力する。
水平出力線15Aに出力された全画素の画素データは、読み出し制御・メモリ選択部37によって読み出された後、信号処理部31によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。その後、信号処理が施された画素データが出力される。
以上図5Aから図5Cを用いて説明してきたように、第2の例によれば、静止画モード以外では常に画素データ(画像として出力される画素行の画素データ、画像として出力されない画素行の画素データ)をメモリ34A、34Bに記録している。また、動画モードから静止画モードへ切り替わるタイミング(ユーザによるシャッタ操作)をトリガとして、これらメモリ34A、34Bに記録された画素データを合成した合成CP(静止画)を出力する。さらに、合成CPの次フレーム以降では通常の静止画を出力する。これにより、従来のように蓄積時間が必要ないため、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を、シャッタスピードに依存することなく短縮することができる。
なお、メモリ34A、34Bは間引き率が1/2の場合にはそれぞれ同じ容量となるが、間引き率に応じてそれぞれの容量を可変させてもよい。また、別々のメモリではなく、同一のメモリ中のメモリ空間を分割することによって構成してもよい。
図6は、本技術の一実施形態に係るCMOSイメージセンサにおけるメモリアクセス制御を説明する図である。
前述のように、本技術の一実施形態に係るCMOSイメージセンサでは、2つのメモリ34A、34Bが設けられている。メモリ34Aには画像として出力される画素行の画素データ(たとえば偶数行の画素行の画素データ)が、メモリ34Bには画像として出力されない画素行の画素データ(たとえば奇数行の画素行の画素データ)がそれぞれ記録される。
本技術の一実施形態に係るCMOSイメージセンサでは、図6に示すようなメモリ選択部36を用いることで、メモリ34A、34Bに記録された画素データの読み出し順を制御する。これにより、メモリ34A、34Bに記録された画素データに基づいて合成CPを生成することができる。
図7は、本技術の一実施形態に係る撮像装置の構成の一例を示すブロック図である。
図7に示すように、本適用例に係る撮像装置50は、レンズ群51等を含む光学系、撮像デバイス52、カメラ信号処理回路であるDSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57および電源系58等を有する。撮像装置50は、DSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57および電源系58がバスライン59を介して相互に接続された構成となっている。
レンズ群51は、被写体からの入射光(像光)を取り込んで撮像デバイス52の撮像面上に結像する。撮像デバイス52は、レンズ群51によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像デバイス52として、先述した実施形態に係るCMOSイメージセンサ等の固体撮像デバイス、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像デバイスを用いることができる。撮像デバイス52は、本技術の電子機器との対応では電気機器の画像入力部に設けられている。
表示装置55は、液晶表示装置や有機EL(Electro Luminescence)表示装置等のパネル型表示装置からなり、撮像デバイス52で撮像された動画または静止画を表示する。記録装置56は、撮像デバイス52で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disc)等の記録媒体に記録する。
操作系57は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系58は、DSP回路53、フレームメモリ54、表示装置55、記録装置56および操作系57の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、撮像装置において、その撮像デバイス52として先述した実施形態に係るCMOSイメージセンサを用いる。当該CMOSイメージセンサでは、光回折によるノイズを低減し、高いS/Nを確保できるため、撮像装置において撮像画像の高画質化を図ることができる。撮像装置としては、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどを例示できる。
以上、本技術の実施形態について説明したが、上記実施形態は本技術の適用例の一つを示したものであり、本技術の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。本技術の要旨を逸脱しない範囲において種々変更可能である。
なお、以上説明した本技術の態様は、以下の(A)〜(G)のような構成として把握することもできる。
(A)動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備え、
前記制御部は、
当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶し、
当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する撮像装置。
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備え、
前記制御部は、
当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶し、
当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する撮像装置。
(B)垂直信号線制御回路と水平転送回路をそれぞれ2つ有し、
一方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、
他方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する前記(A)に記載の撮像装置。
一方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、
他方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する前記(A)に記載の撮像装置。
(C)前記制御部は、動画出力に使用される画素行の画素データに所定の信号処理を行ったデータを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データに所定の信号処理を行わないデータを前記第2のメモリに記憶する前記(A)又は(B)に記載の撮像装置。
(D)前記制御部は、当該撮像装置が動画モードから静止画モードに切り替わると、当該切り替えが行われたときに動画出力中のフレームに係る画素データを、前記第1のメモリと前記第2のメモリとに分けて記憶し、その後、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する前記(A)〜(C)の何れか1項に記載の撮像装置。
(E)前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを行方向に間引いて作成した間引き画像を出力する前記(A)〜(D)の何れか1項に記載の撮像装置。
(F)前記制御部は、当該撮像装置が静止画モードである場合に、一方の組の前記垂直信号線制御回路および前記水平転送回路を停止させ、他方の組の前記垂直信号線制御回路および前記水平転送回路のみを動作させることによって、1フレーム分の静止画データを出力する前記(A)〜(E)の何れか1項に記載の撮像装置。
(G)動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備えた撮像装置における撮像方法であって、
前記制御部が、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する工程と、
前記制御部が、当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する工程と、を含む撮像方法。
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備えた撮像装置における撮像方法であって、
前記制御部が、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する工程と、
前記制御部が、当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する工程と、を含む撮像方法。
11 CMOSイメージセンサ
12A、12B 垂直信号線制御回路
14A、14B 水平転送回路
30 制御部
31 信号処理部(信号処理回路)
34A メモリ(第1のメモリ)
34B メモリ(第2のメモリ)
12A、12B 垂直信号線制御回路
14A、14B 水平転送回路
30 制御部
31 信号処理部(信号処理回路)
34A メモリ(第1のメモリ)
34B メモリ(第2のメモリ)
Claims (7)
- 動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備え、
前記制御部は、
当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶し、
当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する撮像装置。 - 垂直信号線制御回路と水平転送回路をそれぞれ2つ有し、
一方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、
他方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する請求項1に記載の撮像装置。 - 前記制御部は、動画出力に使用される画素行の画素データに所定の信号処理を行ったデータを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データに所定の信号処理を行わないデータを前記第2のメモリに記憶する請求項1に記載の撮像装置。
- 前記制御部は、当該撮像装置が動画モードから静止画モードに切り替わると、当該切り替えが行われたときに動画出力中のフレームに係る画素データを、前記第1のメモリと前記第2のメモリとに分けて記憶し、その後、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する請求項1に記載の撮像装置。
- 前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを行方向に間引いて作成した間引き画像を出力する請求項1に記載の撮像装置。
- 前記制御部は、当該撮像装置が静止画モードである場合に、一方の組の前記垂直信号線制御回路および前記水平転送回路を停止させ、他方の組の前記垂直信号線制御回路および前記水平転送回路のみを動作させることによって、1フレーム分の静止画データを出力する請求項2に記載の撮像装置。
- 動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第1のメモリと、
画素データを記憶する第2のメモリと、を備えた撮像装置における撮像方法であって、
前記制御部が、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第1のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第2のメモリに記憶する工程と、
前記制御部が、当該撮像装置が動画モードから静止画モードに切り替わると、前記第1のメモリに記憶されている画素データと前記第2のメモリに記憶されている画素データとに基づいて、1フレーム分の静止画を生成する工程と、を含む撮像方法。
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