JP2013161354A - データ照合装置、照合方法及びそれを用いた安全保安システム - Google Patents
データ照合装置、照合方法及びそれを用いた安全保安システム Download PDFInfo
- Publication number
- JP2013161354A JP2013161354A JP2012024235A JP2012024235A JP2013161354A JP 2013161354 A JP2013161354 A JP 2013161354A JP 2012024235 A JP2012024235 A JP 2012024235A JP 2012024235 A JP2012024235 A JP 2012024235A JP 2013161354 A JP2013161354 A JP 2013161354A
- Authority
- JP
- Japan
- Prior art keywords
- data
- synchronization
- signal
- cpus
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000001514 detection method Methods 0.000 claims abstract description 29
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 18
- 238000012795 verification Methods 0.000 claims description 17
- 238000013524 data verification Methods 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims 2
- 230000001360 synchronised effect Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000306 component Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【解決手段】複数のデータ元A,Bから送出されるデータ1a,1bに基づいて同期信号3を生成する同期信号生成回路10と、同期信号3に基づいて同期調整信号5を生成する同期ずれ検知回路20と、同期調整信号5に基づいて照合タイミングを調整してデータ1a,1bを照合する同期調整照合回路30とを有し、2つのデータ元A,Bから送出される同期の取れていない可能性のあるデータ1a,1bを照合する。
【選択図】図1
Description
また、本発明のデータ照合方法は、複数のデータ元から送出されるデータに基づいて同期信号を生成し、前記同期信号に基づいて同期調整信号を生成し、前記同期調整信号に基づいて照合タイミングを調整して前記データを照合し、前記複数のデータ元から送出される同期の取れていない可能性のあるデータを照合することを特徴とする。
1b データ
1c データ
1d データ
2 データ照合結果
3 同期信号
4 クロック信号
5 同期調整信号
10 同期信号発生回路
11 同期トリガー検出部
12 同期信号生成部
20 同期ずれ検知回路
21 同期信号用シフトレジスタ
22 同期ずれ検知部
30 同期調整照合回路
31 照合用シフトレジスタ
32 マルチプレクサ
33 排他的論理和回路
34、35 直交波形生成回路
36、37 排他的論理和回路
40 CPU
41 CPU
42 データ照合装置
A データ元
B データ元
Claims (18)
- 複数のデータ元から送出されるデータに基づいて同期信号を生成する同期信号生成回路と、前記同期信号に基づいて同期調整信号を生成する同期ずれ検知回路と、前記同期調整信号に基づいて照合タイミングを調整して前記データを照合する同期調整照合回路とを有し、前記複数のデータ元から送出される同期の取れていない可能性のあるデータを照合することを特徴とするデータ照合装置。
- 請求項1に記載のデータ照合装置において、前記同期信号生成回路は、前記複数のデータ元からある特定のビット列が入力されたことを検知する前記複数のデータ元に対応する複数の同期トリガー検出部と、前記特定のビット列を検知したことをトリガーとして前記同期信号を生成する前記複数のデータ元に対応する複数の同期信号生成部とを有することを特徴とするデータ照合装置。
- 請求項1に記載のデータ照合装置において、前記同期ずれ検知回路は、前記同期信号生成回路から入力される前記同期信号を格納する前記複数のデータ元に対応する複数の同期信号用シフトレジスタと、格納された前記同期信号を該同期信号固有の性質に基づいて比較することで同期ずれを検知し前記同期調整信号を生成する同期ずれ検知部とを有することを特徴とするデータ照合装置。
- 請求項1に記載のデータ照合装置において、前記同期調整照合回路は、前記複数のデータ元から送出される前記データを格納する前記複数のデータ元に対応する複数の照合用シフトレジスタと、前記同期ずれ検知回路から入力される前記同期調整信号に基づいて出力するデータを選択するマルチプレクサと、前記データを照合する排他的論理和回路とを有することを特徴とするデータ照合装置。
- 請求項4に記載のデータ照合装置において、前記同期調整照合回路は、前記複数のデータ元に対応する複数の直交波形生成回路と複数の排他的論理和回路とを有し、前記複数のデータ元から送出される前記データが一致している場合には、信号のレベルが一定間隔で変化する固有の信号を出力することを特徴とするデータ照合装置。
- 複数のCPUとデータ照合装置とからなり、前記複数のCPUでは同じデータ処理を実行し、前記データ照合装置には前記複数のCPUから送出されるデータに基づいて同期信号を生成する同期信号生成回路と、前記同期信号に基づいて同期調整信号を生成する同期ずれ検知回路と、前記同期調整信号に基づいて照合タイミングを調整して前記データを照合する同期調整照合回路とを実装し、前記複数のCPUから送出される同期の取れていない可能性のあるデータを照合することを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記複数のCPUを異なるクロックで動作させ、前記複数のCPUから送出される前記データを前記データ照合装置に実装された同期調整照合回路で照合することによって、前記クロックのいずれかに障害が発生した場合に該障害を検出できることを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記複数のCPUは2つの異型のCPUであり、前記2つのCPUから送出される前記データを前記同期照合回路に実装された同期調整照合回路で照合することによって、どちらか一方のCPUに障害が内在している場合にも該障害を検出できることを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記同期信号生成回路は、前記複数のCPUからある特定のビット列が入力されたことを検知する前記複数のCPUに対応する複数の同期トリガー検出部と、前記特定のビット列を検知したことをトリガーとして前記同期信号を生成する前記複数のCPUに対応する複数の同期信号生成部とを有することを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記同期ずれ検知回路は、前記同期信号生成回路から入力される前記同期信号を格納する前記複数のCPUに対応する複数の同期信号用シフトレジスタと、格納された前記同期信号を該同期信号固有の性質に基づいて比較することで同期ずれを検知し前記同期調整信号を生成する同期ずれ検知部とを有することを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記同期調整照合回路は、前記CPUから送出される前記データを格納する前記複数のCPUに対応する複数の照合用シフトレジスタと、前記同期ずれ検知回路から入力される前記同期調整信号に基づいて出力するデータを選択する前記複数のCPUに対応する複数のマルチプレクサと、前記データを照合する排他的論理和回路とを有することを特徴とする安全保安システム。
- 請求項11に記載の安全保安システムにおいて、前記同期調整照合回路は、前記データ元に対応する複数の直交波形生成回路と複数の排他的論理和回路とを有し、前記複数のCPUから送出される前記データが一致している場合には、信号のレベルが一定間隔で変化する固有の信号を出力することを特徴とする安全保安システム。
- 請求項6に記載の安全保安システムにおいて、前記データ照合装置はFPGAに実装されることを特徴とする安全保安システム。
- 複数のデータ元から送出されるデータに基づいて同期信号を生成し、
前記同期信号に基づいて同期調整信号を生成し、
前記同期調整信号に基づいて照合タイミングを調整して前記データを照合し、
前記複数のデータ元から送出される同期の取れていない可能性のあるデータを照合することを特徴とするデータ照合方法。 - 請求項14に記載のデータ照合方法において、
前記データ元からある特定のビット列が入力されたことを検知し、
前記特定のビット列を検知したことをトリガーとして前記同期信号を生成することを特徴とするデータ照合方法。 - 請求項14に記載のデータ照合方法において、
前記同期信号を格納し、
格納された前記同期信号を該同期信号の固有の性質に基づいて比較することで同期ずれを検知し前記同期調整信号を生成することを特徴とするデータ照合方法。 - 請求項14に記載のデータ照合方法において、
前記データ元から送出される前記データを格納し、
前記同期調整信号に基づいて出力するデータを選択し、
前記データを照合することを特徴とするデータ照合方法。 - 請求項17に記載のデータ照合方法において、
前記データ元から送出される前記データが一致している場合には、信号のレベルが一定間隔で変化する固有の信号を出力することを特徴とするデータ照合方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012024235A JP5925507B2 (ja) | 2012-02-07 | 2012-02-07 | データ照合装置、照合方法及びそれを用いた安全保安システム |
CN201310043788.XA CN103257647B (zh) | 2012-02-07 | 2013-02-04 | 数据对照装置、对照方法以及利用其的安全保安系统 |
EP13154229.2A EP2626787B1 (en) | 2012-02-07 | 2013-02-06 | Data comparison apparatus, data comparison method and safety system using the same |
BR102013003024-4A BR102013003024B1 (pt) | 2012-02-07 | 2013-02-07 | aparelho de comparação de dados, sistema de segurança e método de comparação de dados |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012024235A JP5925507B2 (ja) | 2012-02-07 | 2012-02-07 | データ照合装置、照合方法及びそれを用いた安全保安システム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013161354A true JP2013161354A (ja) | 2013-08-19 |
JP2013161354A5 JP2013161354A5 (ja) | 2014-09-18 |
JP5925507B2 JP5925507B2 (ja) | 2016-05-25 |
Family
ID=47740816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012024235A Expired - Fee Related JP5925507B2 (ja) | 2012-02-07 | 2012-02-07 | データ照合装置、照合方法及びそれを用いた安全保安システム |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP2626787B1 (ja) |
JP (1) | JP5925507B2 (ja) |
CN (1) | CN103257647B (ja) |
BR (1) | BR102013003024B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017073254A1 (ja) * | 2015-10-29 | 2017-05-04 | 株式会社京三製作所 | 適応データ出力装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6280359B2 (ja) * | 2013-12-17 | 2018-02-14 | 株式会社東芝 | プログラマブルコントローラ |
CN107943629A (zh) * | 2017-11-20 | 2018-04-20 | 英业达科技有限公司 | 计算机装置及其控制方法 |
CN108712242B (zh) * | 2018-04-26 | 2020-10-30 | 烽火通信科技股份有限公司 | 分组设备内提升信令处理能力的系统及方法 |
CN110175091B (zh) * | 2018-12-11 | 2023-06-23 | 中国航空工业集团公司西安航空计算技术研究所 | 一种Lockstep架构下的节点间信号同步方法、装置及电路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297588A (ja) * | 1995-04-25 | 1996-11-12 | Fujitsu Ltd | 二重照合装置 |
JPH09288150A (ja) * | 1996-04-24 | 1997-11-04 | Hitachi Ltd | 誤り検出方法,論理回路およびフォールトトレラントシステム |
JP2002207607A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | フェールセーフコンピュータシステム |
JP2006060507A (ja) * | 2004-08-19 | 2006-03-02 | Nec Engineering Ltd | スキュー調整回路 |
JP2009094891A (ja) * | 2007-10-10 | 2009-04-30 | Toshiba Corp | 半導体集積回路装置及びパターン検出方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4696019A (en) * | 1984-09-19 | 1987-09-22 | United Technologies Corporation | Multi-channel clock synchronizer |
JP2561181B2 (ja) | 1991-05-13 | 1996-12-04 | 財団法人鉄道総合技術研究所 | クロック同期形2重系回路 |
EP0653708B1 (en) * | 1993-10-15 | 2000-08-16 | Hitachi, Ltd. | Logic circuit having error detection function, redundant resource management method, and fault tolerant system using it |
JP2001197052A (ja) * | 2000-01-13 | 2001-07-19 | Nec Corp | フレーム同期検出回路 |
DE102004038590A1 (de) * | 2004-08-06 | 2006-03-16 | Robert Bosch Gmbh | Verfahren zur Verzögerung von Zugriffen auf Daten und/oder Befehle eines Zweirechnersystems sowie entsprechende Verzögerungseinheit |
US8058916B2 (en) * | 2010-04-15 | 2011-11-15 | Xilinx, Inc. | Lockstep synchronization and maintenance |
-
2012
- 2012-02-07 JP JP2012024235A patent/JP5925507B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-04 CN CN201310043788.XA patent/CN103257647B/zh not_active Expired - Fee Related
- 2013-02-06 EP EP13154229.2A patent/EP2626787B1/en not_active Not-in-force
- 2013-02-07 BR BR102013003024-4A patent/BR102013003024B1/pt not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08297588A (ja) * | 1995-04-25 | 1996-11-12 | Fujitsu Ltd | 二重照合装置 |
JPH09288150A (ja) * | 1996-04-24 | 1997-11-04 | Hitachi Ltd | 誤り検出方法,論理回路およびフォールトトレラントシステム |
JP2002207607A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | フェールセーフコンピュータシステム |
JP2006060507A (ja) * | 2004-08-19 | 2006-03-02 | Nec Engineering Ltd | スキュー調整回路 |
JP2009094891A (ja) * | 2007-10-10 | 2009-04-30 | Toshiba Corp | 半導体集積回路装置及びパターン検出方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017073254A1 (ja) * | 2015-10-29 | 2017-05-04 | 株式会社京三製作所 | 適応データ出力装置 |
JP2017081449A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社京三製作所 | 適応データ出力装置 |
Also Published As
Publication number | Publication date |
---|---|
BR102013003024B1 (pt) | 2020-12-08 |
CN103257647A (zh) | 2013-08-21 |
BR102013003024A2 (pt) | 2015-06-23 |
CN103257647B (zh) | 2015-09-02 |
JP5925507B2 (ja) | 2016-05-25 |
EP2626787B1 (en) | 2014-09-03 |
EP2626787A1 (en) | 2013-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5925507B2 (ja) | データ照合装置、照合方法及びそれを用いた安全保安システム | |
US7617409B2 (en) | System for checking clock-signal correspondence | |
US11080158B2 (en) | Microcontroller and method for modifying a transmission signal | |
US20100115322A1 (en) | Synchronous operation of a system with asynchronous clock domains | |
US10248156B2 (en) | Data processing device | |
US9594715B2 (en) | Integrated circuit devices, systems and methods having automatic configurable mapping of input and/or output data connections | |
EP3084648B1 (en) | Storage element with monitoring circuit and corresponding method | |
JP2013161354A5 (ja) | ||
US10401419B2 (en) | Failure detection circuit, failure detection system and failure detection method | |
US9251379B2 (en) | Clock signal synchronization and disturbance detector | |
US11138054B2 (en) | Clock fractional divider module, image and/or video processing module, and apparatus | |
EP3761508A2 (en) | Immediate fail detect clock domain crossing synchronizer | |
Azidehak et al. | Resilient two dimensional redundancy based fault-tolerant controller array for modular multi-level converters | |
US6604203B1 (en) | Arrangement and method for self-synchronization data to a local clock | |
US10444281B2 (en) | Microcontroller and method for testing a microcontroller | |
US8335277B2 (en) | Method and apparatus for checking asynchronous transmission of control signals | |
CN110175091B (zh) | 一种Lockstep架构下的节点间信号同步方法、装置及电路 | |
JP6109090B2 (ja) | シリアル通信装置 | |
JP5604799B2 (ja) | フォールトトレラントコンピュータ | |
KR20200030981A (ko) | 고장 감내 동작을 제공하기 위한 인터페이스 회로 및 그것을 포함하는 고장 감내 시스템 | |
US8270557B2 (en) | Integrated circuit and method for driving the same | |
JP6047349B2 (ja) | 論理回路及び該論理回路を用いた制御装置 | |
JP2018142816A (ja) | PUF(Physically Unclonable Function)コード生成装置およびPUFコード認証システム | |
JPH04306917A (ja) | クロック分配装置 | |
Weigong et al. | A novel time synchronization method for dynamic reconfigurable bus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140806 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140806 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150702 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150714 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150911 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20151117 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160215 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20160222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160420 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5925507 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |