JP2018142816A - PUF(Physically Unclonable Function)コード生成装置およびPUFコード認証システム - Google Patents
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Abstract
【課題】PUFコードを高い再現性で生成する。【解決手段】本発明の一態様によれば、PUFコード生成装置は、リングオシレータ群と、シフトレジスタ群と、エンコーダとを含む。リングオシレータ群は、ON/OFFを制御可能な第1のリングオシレータおよびON/OFFを制御可能な第2のリングオシレータを含む。シフトレジスタ群は、第1のリングオシレータの出力信号および第2のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第1のシフトレジスタを含む。エンコーダは、第1のシフトレジスタに含まれる複数のフリップフロップの出力信号を複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてPUFコードの第1の要素コードを生成する。【選択図】 図1
Description
本発明は、リングオシレータを用いたPUFコードの生成に関する。
従来、例えば通信装置、画像処理装置などの電子機器によって行われる信号処理にASIC(Application Specific Identification Circuit)などの専用回路が使用されることがある。ASICは、その複製が困難であることから、デッドコピー品の製造を防ぐ役割も果たしていた。
しかしながら、近年、ASICに代わってFPGA(Field Programmable Gate Array)などのプログラマブルロジックデバイスが電子機器に採用されることがある。FPGAは、出荷後にも機能の更新ができるなどの利点があるが、その反面、プログラムコードを入手すれば容易に複製可能である、改竄が可能であるといったリスクもある。
FPGAの複製および改竄を防ぐためのセキュリティ認証の枠組みの1つとしてPUFコードが提案されている。PUFコードは、フリップフロップ、リングオシレータなどのFPGA上に実装された回路素子の遅延特性を利用して生成される認証用コードである。回路素子の遅延特性には個性があるので、理論上は、異なるFPGAに実装された回路素子からは異なるPUFコードを生成することができる。かかるPUFコードを用いれば、FPGAの個体認証が実現可能となる。
本発明は、PUFコードを高い再現性で生成することを目的とする。
本発明の一態様によれば、PUFコード生成装置は、リングオシレータ群と、シフトレジスタ群と、エンコーダとを含む。リングオシレータ群は、ON/OFFを制御可能な第1のリングオシレータおよびON/OFFを制御可能な第2のリングオシレータを含む。シフトレジスタ群は、第1のリングオシレータの出力信号および第2のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第1のシフトレジスタを含む。エンコーダは、第1のシフトレジスタに含まれる複数のフリップフロップの出力信号を複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてPUFコードの第1の要素コードを生成する。
本発明の別の態様によれば、PUFコード認証システムは、上記PUFコード生成装置と、PUFコード認証装置とを含む。PUFコード認証装置は、PUFコードを期待値と比較し、PUFコードの認証を行う。
本発明によれば、PUFコードを高い再現性で生成することができる。
以下、図面を参照しながら実施形態の説明を述べる。なお、以降、説明済みの要素と同一または類似の要素には同一または類似の符号を付し、重複する説明については基本的に省略する。例えば、複数の同一または類似の要素が存在する場合に、各要素を区別せずに説明するために共通の符号を用いることがあるし、各要素を区別して説明するために当該共通の符号に加えて枝番号を用いることもある。
(第1の実施形態)
図1に例示されるように、第1の実施形態に係るPUFコード生成装置100は、リングオシレータ群110と、シフトレジスタ群120と、エンコーダ130とを含む。PUFコード生成装置100は、リングオシレータ群110に含まれる複数のリングオシレータ111間の遅延特性の相違を利用してPUFコードを生成する。
図1に例示されるように、第1の実施形態に係るPUFコード生成装置100は、リングオシレータ群110と、シフトレジスタ群120と、エンコーダ130とを含む。PUFコード生成装置100は、リングオシレータ群110に含まれる複数のリングオシレータ111間の遅延特性の相違を利用してPUFコードを生成する。
具体的には、シフトレジスタ群120に含まれるシフトレジスタ121は、2つの異なるリングオシレータ111からの出力信号をデータ信号およびクロック信号として受け取り、両信号の周波数差に応じた出力信号を生成する。エンコーダ130は、この出力信号から後述されるように立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてPUFコードの一部または全体に相当する要素コードを生成する。エンコーダ130は、複数のシフトレジスタ121からの出力信号に基づいてそれぞれ生成した要素コードを連結することで、PUFコードを生成してもよい。但し、1つのシフトレジスタ121からのデジタル信号に基づいて生成した要素コードそのものをPUFコードとして扱うこともできる。
リングオシレータ群110は、図2に例示されるように、R個(Rは、2以上の整数)のリングオシレータ111−1,・・・,111−Rを含む。Rを大きくするほど、PUFコードのビット長を増加させ、PUFコードのセキュリティを強化することができる。具体的には、PUFコードに含まれる要素コードの数は最大でRC2個である。故に、各要素コードのビット長を4と仮定すれば、PUFコードのビット長は最大で2×R×(R−1)となる。
リングオシレータ111は、図3に示されるように、発振をON/OFF制御可能なリングオシレータであることが好ましい。通常のリングオシレータは、奇数個のNOTゲートを環状接続したものであるが、NOTゲートの1つをNANDゲートまたはNORゲートに置き換えることで発振のON/OFFを制御することができるようになる。PUFコードの再現性を高める(同一のPUFコードを安定的に生成できるようにする)ためには、全てのリングオシレータ111を同時にOFFからONに切り替えることが望ましい。
シフトレジスタ群120は、図4に例示されるようにS個(Sは、1以上RC2以下の整数)のシフトレジスタ121−1,・・・,121−Sを含む。各シフトレジスタ121の出力信号に基づいてPUFコードの要素コードが生成されるので、SはPUFコードに含まれる要素コードの数に一致する。各シフトレジスタ121は、2つのリングオシレータ111の出力信号を受けるが、この2つのリングオシレータ111の組み合わせは互いに異なるように選ばれる。故に、RC2がSの上限を定める。
シフトレジスタ121は、図5に例示されるように、直列入力並列出力型のシフトレジスタ回路と当該シフトレジスタ回路に含まれる各フリップフロップの出力信号を保持するためのフリップフロップとを組み合わせた構成を持つ。シフトレジスタ回路は、2つの異なるリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける。そして、シフトレジスタ回路に含まれる各フリップフロップの出力信号は、共通のクロック信号によって定められるタイミングで保持され、エンコーダ130へと出力される。
なお、かかるシフトレジスタ121の出力信号そのものをPUFコードとして扱うことが先行技術において提案されているが、このPUFコードは、周囲温度、電源電圧などの変動からの影響により、誤りを含んで生成されることがある。すなわち、高い再現性が容易には得られない。
31℃下でシフトレジスタ121の出力信号(32ビット)を4000回繰り返し生成し、各フリップフロップの出力信号が「1」であった確率を測定した結果を図10に示す。図10では、各フリップフロップの出力信号が「1」であった確率は密な点描で塗りつぶされている棒の高さによって表され、各フリップフロップの出力信号が「0」であった確率は、疎な点描で塗りつぶされている棒の高さによって表される。例えば、25番目のフリップフロップの出力信号は、「1」になる確率が50%程度であり、2回に1回は誤差を含んで生成されていると考えられる。このように、周囲温度が一定であっても、シフトレジスタ121の出力信号が安定的に同一であるとはいえない。
さらに、80℃下で図10と同じシフトレジスタ121の出力信号(32ビット)を4000回繰り返し生成し、各フリップフロップの出力信号が「1」であった確率を測定した結果を図11に示す。図11でも、各フリップフロップの出力信号が「1」であった確率は密な点描で塗りつぶされている棒の高さによって表され、各フリップフロップの出力信号が「0」であった確率は、疎な点描で塗りつぶされている棒の高さによって表される。図10の例と同様に、いくつかのフリップフロップは、その出力信号の「1」になる確率が略0%でも略100%でもないことから、シフトレジスタ121の出力信号が安定的に同一であるとはいえない。さらに、図10および図11は、同一のシフトレジスタ121の出力信号に対する測定結果であるにも関わらず、いくつかのフリップフロップの挙動が全く異なっている。例えば、29番目のフリップフロップは、図10の例では略100%の確率で「1」を出力しているが、図11の例では略100%の確率で「0」を出力している。
シフトレジスタ121の出力信号がこのように変動する一因として、当該シフトレジスタ121が受ける2つのリングオシレータ111の出力信号のクロックジッタを挙げることができる。リングオシレータ111は、一般の水晶発振器等に比べてクロックジッタが大きいので、シフトレジスタ121が受ける2つのリングオシレータ111の出力信号にもそれぞれジッタが生じる。シフトレジスタ121は、概ね、2つのリングオシレータ111の周波数差検出器として捉えることができるが、上記クロックジッタに起因して、この周波数差検出器としてのシフトレジスタ121によって検出される周波数差にもジッタが生じる。
シフトレジスタ121のデータ入力端子に与えられる信号の周波数をFd、シフトレジスタ121のクロック入力端子に与えられる信号の周波数をFcとすれば、周波数差は|Fd−Fc|で与えられる。但し、サンプリング定理によれば、周波数差がナイキスト周波数であるFc/2を超えた場合には、エイリアス信号が現れる。故に、図12に例示されるように、シフトレジスタ121は、FdがFc/2よりも小さければFdを検出し、FdがFc/2から3Fc/2までの範囲では|Fd−Fc|を検出し、Fdが3Fc/2から2Fcまでの範囲では2Fc−Fdを検出する。
ここで、シフトレジスタ121(より正確には、シフトレジスタ121に含まれる直列入力並列出力型のシフトレジスタ回路)に含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に着目する。かかるシリアル信号は、例えば図10および図11の出力信号を32番から1番までの順に(またはその反対に)並べた信号を指す。前述の周波数差のジッタは、このシリアル信号における0から1への変化点(立ち上がりエッジ)または1から0への変化点(立ち下がりエッジ)の出現位置のずれとして反映されていると推測される。そうすると、このシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジの数は、当該エッジの出現位置に比べて安定しているといえる。例えば、図10および図11の例では、どちらも、立ち上がりエッジの数は6個であるし、立ち下がりエッジの数は7個である。故に、立ち上がりエッジの数、立ち下がりエッジの数または両者の和、などのエッジ数に基づく数値をPUFコードの要素コードとして利用すれば、再現性の高いPUFコードが得られる。
但し、シフトレジスタ121の出力信号が32ビットであるとすると、立ち上がりエッジまたは立ち下がりエッジの数は0〜16個であるから、エッジ数は約4ビットで表現することになる。故に、32ビットのPUFコードを生成するためには、8個のシフトレジスタ121−1,・・・,121−8を用意し、それぞれの出力信号から抽出された立ち上がりエッジ数または立ち下がりエッジ数をPUFコードの要素コードとして連結する必要がある。複数の要素コードを連結することで、PUFコードの分散を大きくして排他性を高めることができる。すなわち、異なるボードに実装されたPUFコード生成装置100は異なるPUFコードを生成する可能性が高くなる。
31℃下および80℃下で、8個のシフトレジスタ121−1,・・・,121−8の出力信号から抽出された立ち上がりエッジ数をPUFコードの要素コードとして連結した場合に得られるPUFコードの比較結果を図13に示す。図13から、かかるPUFコードは、シフトレジスタ121の出力信号に比べれば、温度変動に対する安定性が高いことが読み取れる。
さらに、3つの異なるボードそれぞれにPUFコード生成装置100を実装し、各PUFコード生成装置100によって生成したPUFコードの比較結果を図14に示す。図13から、かかるPUFコードは、排他性を示すことが読み取れる。
エンコーダ130は、各シフトレジスタ121からの出力信号を当該シフトレジスタ121に含まれる複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出する。そして、エンコーダ130は、抽出したエッジ数に基づいてPUFコードの各要素コードを生成する。シフトレジスタ121の総数が2以上である場合には複数の要素コードが存在するので、エンコーダ130はこれら要素コードを連結することでPUFコードを生成する。エンコーダ130は、図6に例示されるように、エッジ抽出回路131およびエッジ数算出回路132を含む。なお、エッジ抽出回路131およびエッジ数算出回路132は、シフトレジスタ121と同数用意されてもよいし、時分割で共有されてもよい。
エッジ抽出回路131は、各シフトレジスタ121からの出力信号から立ち上がりエッジまたは立ち下がりエッジを抽出する。具体的には、エッジ抽出回路131は、図7に例示されるように、シフトレジスタ121において隣り合う2つのフリップフロップの出力信号のうち一方を論理反転してから、他方をそのまま入力するANDゲートのアレイであってもよい。
図7のANDゲートは、一方のフリップフロップの出力信号が「0」であって、かつ、他方のフリップフロップの出力信号が「1」である場合に限って、「1」を出力する。すなわち、このエッジ抽出回路131は、シフトレジスタ121からの出力信号を当該シフトレジスタ121に含まれる複数のフリップフロップの接続順に並べたシリアル信号に含まれる「01」(立ち上がりエッジ)の個数だけ「1」を含み、残りは全て「0」であるエッジ抽出信号をエッジ数算出回路132へと出力する。なお、各ANDゲートの入力を全て入れ替えれば、このシリアル信号に含まれる「10」(立ち下がりエッジ)を抽出することもできる。
エッジ数算出回路132は、エッジ抽出回路131からエッジ抽出信号を受け取り、当該エッジ抽出信号に含まれる「1」を計数する。この計数結果が、PUFコードの要素コードの1つとして用いられる。具体的には、エッジ数算出回路132は、図8に例示されるように、全加算器(fadder)および/または加算器(adder)をツリー状に接続した回路であってよい。
なお、エンコーダ130は、必ずしも論理回路である必要はなく、例えばマイクロプロセッサなどのプロセッサに所定のプログラムを実行させることで実現されてもよい。
図1のPUFコード生成装置100は、図9に例示されるPUFコード認証システムに適用することができる。このPUFコード認証システムは、PUFコード生成装置100およびPUFコード認証装置200を含む。なお、PUFコード認証装置200は、PUFコード生成装置100と同じ装置に組み込まれてもよいし、PUFコード生成装置100とは独立した装置であってもよい。PUFコード生成装置100およびPUFコード認証装置200が別体である場合には、これらはインターネットなどのネットワーク経由で接続されてよい。
PUFコード生成装置100は、PUFコードを生成し、PUFコード認証装置200へと送る。PUFコード認証装置200は、PUFコード生成装置100からPUFコードを受け取り、PUFコードを期待値と比較することで当該PUFコードの認証を行う。すなわち、PUFコードは鍵に相当し、期待値は鍵穴に相当する。
PUFコードが本来とは異なるボード上で生成されていたり、PUFコード生成装置100が実装されたボードが改造されていたりする場合には、PUFコードは期待値と大きく相違するであろう。かかる場合に、PUFコード認証装置200は、PUFコードを認証せず、ボードのネットワークアクセスや機能更新を拒否してもよい。
PUFコード認証装置200は、PUFコードが期待値に一致する場合には、当該PUFコードを認証する。前述のように、PUFコード生成装置100によって生成されるPUFコードは高い再現性を誇るが、周囲温度および電源電圧の変動による影響を全く受けないわけではない。故に、PUFコード認証装置200は、PUFコードと期待値との誤差が所定の範囲内にあれば当該PUFコードを認証してもよい。
PUFコード認証装置200は、論理回路であってもよいし、例えばマイクロプロセッサなどのプロセッサに所定のプログラムを実行させることで実現されてもよい。
以上説明したように、第1の実施形態に係るPUFコード生成装置は、2つのリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける(直列入力並列出力型の)シフトレジスタの出力信号を当該シフトレジスタに含まれるフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジの数に基づいてPUFコードの一部または全部に相当する要素コードを生成する。従って、このPUFコード生成装置によれば、リングオシレータの出力信号間の周波数差のジッタに対して安定したPUFコードを生成することができる。
また、このPUFコード生成装置によって生成されたPUFコードを認証するPUFコード認証装置は、PUFコードと期待値との誤差が所定の範囲内にあれば当該PUFコードを認証してもよい。従って、このPUFコード認証装置によれば、周囲温度および電源電圧の変動によりPUFコードに誤りが生じた場合にも第1種過誤の発生を抑制することができる。
上述の実施形態は、本発明の概念の理解を助けるための具体例を示しているに過ぎず、本発明の範囲を限定することを意図されていない。実施形態は、本発明の要旨を逸脱しない範囲で、様々な構成要素の付加、削除または転換をすることができる。
100・・・PUFコード生成装置
110・・・リングオシレータ群
111・・・リングオシレータ
120・・・シフトレジスタ群
121・・・シフトレジスタ
130・・・エンコーダ
131・・・エッジ抽出回路
132・・・エッジ数算出回路
200・・・PUFコード認証装置
110・・・リングオシレータ群
111・・・リングオシレータ
120・・・シフトレジスタ群
121・・・シフトレジスタ
130・・・エンコーダ
131・・・エッジ抽出回路
132・・・エッジ数算出回路
200・・・PUFコード認証装置
Claims (5)
- ON/OFFを制御可能な第1のリングオシレータおよびON/OFFを制御可能な第2のリングオシレータを含むリングオシレータ群と、
前記第1のリングオシレータの出力信号および前記第2のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第1のシフトレジスタを含むシフトレジスタ群と、
前記第1のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてPUF(Physically Unclonable Function)コードの第1の要素コードを生成するエンコーダと、
を具備する、PUFコード生成装置。 - 前記リングオシレータ群は、ON/OFF制御可能な第3のリングオシレータおよびON/OFF制御可能な第4のリングオシレータをさらに含み、
前記シフトレジスタ群は、前記第3のリングオシレータの出力信号および前記第4のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第2のシフトレジスタをさらに含み、
前記エンコーダは、前記第2のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジをさらに抽出し、抽出されたエッジ数に基づいて前記PUFコードの第2の要素コードを生成する、
請求項1に記載のPUFコード生成装置。 - 前記リングオシレータ群は、ON/OFF制御可能な第3のリングオシレータをさらに含み、
前記シフトレジスタ群は、前記第1のリングオシレータの出力信号および前記第3のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第2のシフトレジスタをさらに含み、
前記エンコーダは、前記第2のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジをさらに抽出し、抽出されたエッジ数に基づいて前記PUFコードの第2の要素コードを生成する、
請求項1に記載のPUFコード生成装置。 - 請求項1乃至請求項3のいずれか1項に記載のPUFコード生成装置と、
前記PUFコードを期待値と比較し、前記PUFコードの認証を行うPUFコード認証装置と
を具備する、PUFコード認証システム。 - 前記PUFコード認証装置は、前記PUFコードと前記期待値との誤差が所定の範囲内にあれば前記PUFコードを認証する、請求項4に記載のPUFコード認証システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017035236A JP2018142816A (ja) | 2017-02-27 | 2017-02-27 | PUF(Physically Unclonable Function)コード生成装置およびPUFコード認証システム |
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JP2017035236A JP2018142816A (ja) | 2017-02-27 | 2017-02-27 | PUF(Physically Unclonable Function)コード生成装置およびPUFコード認証システム |
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JP2017035236A Pending JP2018142816A (ja) | 2017-02-27 | 2017-02-27 | PUF(Physically Unclonable Function)コード生成装置およびPUFコード認証システム |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115379065A (zh) * | 2022-07-26 | 2022-11-22 | 电子科技大学 | 一种实现信息隐藏的自激发热的电路架构 |
-
2017
- 2017-02-27 JP JP2017035236A patent/JP2018142816A/ja active Pending
Cited By (2)
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CN115379065A (zh) * | 2022-07-26 | 2022-11-22 | 电子科技大学 | 一种实现信息隐藏的自激发热的电路架构 |
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