JP2013157550A - パワーモジュール半導体装置およびその製造方法 - Google Patents

パワーモジュール半導体装置およびその製造方法 Download PDF

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Abstract

【課題】トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現可能なパワーモジュール半導体装置を提供する。
【解決手段】セラミック基板１０と、セラミック基板の表面に配置された第１プレート層１０ａと、セラミック基板の裏面に配置され、複数に分割された第２プレート層１０ｂと、セラミック基板の第１の辺に配置された低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ゲート端子電極に隣接して配置された低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、第１の辺に配置された高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、第１の辺に配置された高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、第１の辺と別の第２の辺に配置された出力端子電極ＵＬ・ＶＬ・ＷＬと、第１の辺および第２の辺と異なる第３の辺に配置された電源電圧供給端子電極ＰＬと、第３の辺に配置された接地電位端子電極ＮＬとを備える。
【選択図】図３

Description

本発明は、パワーモジュール半導体装置およびその製造方法に関し、特に、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現可能なパワーモジュール半導体装置およびその製造方法に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの従来のＳｉパワーデバイスでは、動作可能な温度範囲が１５０℃程度までである。
しかしながら、ＳｉＣパワーデバイスでは、理論的に、約６００℃まで動作可能である。
従来は、Ｓｉパワーデバイスが主流であり、パワーモジュールの小型化に限界があったが、ＳｉＣパワーデバイスを用いることによって、パワーモジュールの小型化が可能である。
これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。トランスファモールドの技術を使うことでケース型モジュールよりもさらに小型化が可能となる。
また、積層化された複数のヒートシンク、もしくは分割された複数のヒートシンクを用いて、セラミック基板の反りを防止するモールドパッケージについても開示されている（例えば、特許文献２参照。）。
特開２００５−１８３４６３号公報 特開２００９−６４８７０号公報
しかしながら、トランスファモールドでパワーモジュールを作製した際、高温環境下で熱応力により、モジュール全体が変形してしまうという問題点がある。例えば、トランスファモールドでモジュールを作製した際に、封止の樹脂と中のセラミック基板の膨張率の差により、モジュール全体が変形してしまう。
従って、小型高温動作のトランスファモールドモジュールは、高温環境下で熱応力により、モジュール全体が反ってしまうという問題点がある。
また、パワーモジュールのサイズを単純に小型化すると、端子間距離が狭くなり、端子間で放電現象が生じる可能性が高くなる。例えば、図５７（ａ）は、従来のデュアルインラインパッケージ３００ａの模式的鳥瞰構成を示す。また、図５７（ｂ）は、単純に小型化された従来のデュアルインラインパッケージ３００ｂの模式的鳥瞰構成を示す。小型化することにより、図５７（ａ）における端子間距離ｔ１は、図５７（ｂ）に示すように、ｔ２（＜ｔ１）となり、端子間距離が縮小化される。
本発明の目的は、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、セラミック基板と、前記セラミック基板の表面に配置された第１プレート層と、前記セラミック基板の裏面に配置され、複数に分割された第２プレート層と、前記セラミック基板の第１の辺に配置された低圧側ゲート端子電極と、前記第１の辺に配置され、かつ前記低圧側ゲート端子電極に隣接して配置された低圧側ソース端子電極と、前記第１の辺に配置され、かつ前記低圧側ゲート端子電極および前記低圧側ソース端子電極と離隔して配置された高圧側ゲート端子電極と、前記第１の辺に配置され、かつ前記高圧側ゲート端子電極に隣接して配置された高圧側ソース端子電極と、前記セラミック基板の第１の辺と別の第２の辺に配置された出力端子電極と、前記第１の辺および前記第２の辺と異なる前記セラミック基板の第３の辺に配置された電源電圧供給端子電極と、前記第３の辺に配置され、かつ前記電源電圧供給端子電極と離隔して配置された接地電位電極とを備えるパワーモジュール半導体装置が提供される。
本発明の他の態様によれば、セラミック基板の表面上の第１プレート層をパターニングして、前記セラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１の辺に離隔して低圧側ドレイン電極パターンと、高圧側ドレイン電極パターンと、接地電極パターンとを形成する工程と、セラミック基板の裏面上の第２プレート層をパターニングして、複数に分割する工程と、前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、前記セラミック基板の前記第１の辺において低圧側ゲート端子電極と前記低圧側ゲート端子電極パターンとを接続し、低圧側ソース端子電極と前記低圧側ソース端子電極パターンとを接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記セラミック基板の前記第１の辺と別の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記セラミック基板の第３の辺において前記接地電極パターンに接地電極を接続し、前記高圧側ドレイン電極パターンに電源電圧供給端子電極を接続する工程と、前記低圧側ソース端子電極パターンと前記低圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲート端子電極パターンと前記高圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタのソースパッド電極および前記低圧側ダイオードのアノード電極とをボンディングワイヤ接続し、前記高圧側トランジスタのソースパッド電極と前記高圧側ダイオードのアノード電極とをボンディングワイヤ接続し、前記高圧側ダイオードのアノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程とを有するパワーモジュール半導体装置の製造方法が提供される。
本発明の他の態様によれば、セラミック基板を複数に分割する工程と、複数に分割されたセラミック基板の表面上に第１プレート層を形成する工程と、複数に分割されたセラミック基板の裏面上に第２プレート層を形成する工程と、前記第１プレート層をパターニングして、第１のセラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１のセラミック基板の前記第１の辺に離隔して第２のセラミック基板、第３のセラミック基板および第４のセラミック基板上に低圧側ドレイン電極パターンを形成し、第５のセラミック基板上に高圧側ドレイン電極パターンを形成し、前記第１のセラミック基板上に接地電極パターンを形成する工程と、前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、前記第１のセラミック基板の前記第１の辺において前記低圧側ゲート端子電極パターンに低圧側ゲート端子電極を接続し、前記低圧側ソース端子電極パターンに低圧側ソース端子電極を接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記第１のセラミック基板の前記第１の辺と別の前記第２のセラミック基板、前記第３のセラミック基板および前記第４のセラミック基板の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第１のセラミック基板の第３の辺において前記接地電極パターンに接地電位端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第５のセラミック基板の第３の辺において前記高圧側ドレイン電極パターンに電源電圧供給端子電極を接続する工程と、前記低圧側ソース端子電極パターンと前記低圧側トランジスタの前記ソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタの前記ゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタの前記ソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲート端子電極パターンと前記高圧側トランジスタの前記ゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタの前記ソースパッド電極および前記低圧側ダイオードの前記アノード電極とをステッチボンディング接続し、前記高圧側トランジスタの前記ソースパッド電極と前記高圧側ダイオードの前記アノード電極とをボンディングワイヤ接続し、前記高圧側ダイオードの前記アノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程とを有するパワーモジュール半導体装置の製造方法が提供される。
本発明の他の態様によれば、セラミック基板を複数に分割する工程と、前記セラミック基板の表面上に第１プレート層を形成する工程と、前記セラミック基板の裏面上に第２プレート層を形成する工程と、前記第１プレート層をパターニングして、第１のセラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１のセラミック基板の前記第１の辺に離隔して、第２〜第４のセラミック基板上に跨って、低圧側ドレイン電極パターンを形成し、第２〜第３のセラミック基板上に跨って、高圧側ドレイン電極パターンを形成し、第１〜第２のセラミック基板上に跨って、接地電極パターンを形成する工程と、前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、前記第１のセラミック基板の前記第１の辺において前記低圧側ゲート端子電極パターンに低圧側ゲート端子電極を接続し、前記低圧側ソース端子電極パターンに低圧側ソース端子電極を接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記第１のセラミック基板の前記第１の辺と別の第４のセラミック基板の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第１のセラミック基板および前記第２のセラミック基板の第３の辺において前記接地電極パターンに接地電位端子電極を接続し、前記第１の辺および前記第２の辺と異なる第３のセラミック基板の第３の辺において前記高圧側ドレイン電極パターンに電源電圧供給端子電極ＰＬを接続する工程と、前記低圧側ソース端子電極パターンと前記低圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲー
ト端子電極パターンと前記高圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタのソースパッド電極および前記低圧側ダイオードのアノード電極とをステッチボンディング接続し、前記高圧側トランジスタのソースパッド電極と前記高圧側ダイオードのアノード電極をボンディングワイヤ接続し、前記高圧側ダイオードのアノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程とを有するパワーモジュール半導体装置の製造方法が提供される。
本発明によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置およびその製造方法を提供することができる。
第１の実施の形態に係るパワーモジュール半導体装置の模式的外観平面構成図。 比較例に係るパワーモジュール半導体装置の裏面構成図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例１に係るパワーモジュール半導体装置の裏面構成図。 （ａ）比較例に係るパワーモジュール半導体装置の反り状態を示すシミュレーション結果、（ｂ）第１の実施の形態に係るパワーモジュール半導体装置の反り状態を示すシミュレーション結果。 図４（ａ）のＩ−Ｉ線に沿うトランスファモールド樹脂の模式的断面構造であって、（ａ）反りがない場合に対応する図、（ｂ）反りがある場合に対応する反り量Ｄの説明図。 （ａ）第１の実施の形態の変形例２に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例３に係るパワーモジュール半導体装置の裏面構成図。 （ａ）第１の実施の形態の変形例４に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例５に係るパワーモジュール半導体装置の裏面構成図。 （ａ）第１の実施の形態の変形例６に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例７に係るパワーモジュール半導体装置の裏面構成図。 （ａ）第１の実施の形態の変形例８に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例９に係るパワーモジュール半導体装置の裏面構成図。 （ａ）第１の実施の形態の変形例１０に係るパワーモジュール半導体装置の裏面構成図、（ｂ）第１の実施の形態の変形例１１に係るパワーモジュール半導体装置の裏面構成図。 第１の実施の形態の変形例１に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するための治具の平面構造図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置の模式的鳥瞰構成図、（ｂ）第１の実施の形態に係るパワーモジュール半導体装置において、端子電極のすべてを折り曲げた場合の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置において、ゲート端子電極の曲げ加工のバリエーションを説明するための図であって、（ａ）曲げ加工を施していない場合の模式的側面構造図、（ｂ）曲げ加工を施している場合の模式的側面構造図、（ｃ）曲げ加工を施していない場合の実装基板上の模式的側面構造図、（ｄ）曲げ加工を施している場合の実装基板上の模式的側面構造図。 第１の実施の形態に係るパワーモジュール半導体装置において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成図。 図１４のＡ部分の拡大図。 第１の実施の形態に係るパワーモジュール半導体装置の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置の回路構成図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置に適用可能なＤＢＣ基板構成例、（ｂ）第１の実施の形態に係るパワーモジュール半導体装置に適用可能なセラミック基板構成例、（ｃ）第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その１）。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その２）。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その３）。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その４）。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その５）。 図２２の工程に対応する第１の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その６）。 図２４の工程に対応する第１の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 （ａ）第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その７）、（ｂ）トランスファモールド化された第１の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置において、（ａ）出力端子近傍の模式的平面パターン構成図、（ｂ）図２７（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置において、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間に電解コンデンサを接続する様子を説明する模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置において、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間にキャパシタＣを接続した回路構成図。 第１の実施の形態に係るパワーモジュール半導体装置を用いて構成した３相インバータの模式的回路構成図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 （ａ）第１の実施の形態の変形例１２に係るパワーモジュール半導体装置の模式的外観平面構成図、（ｂ）図３３（ａ）の裏面構成図。 （ａ）第１の実施の形態の変形例１３に係るパワーモジュール半導体装置の模式的外観平面構成図、（ｂ）図３４（ａ）の裏面構成図。 （ａ）第１の実施の形態の変形例１４に係るパワーモジュール半導体装置の模式的外観平面構成図、（ｂ）図３５（ａ）の裏面構成図。 （ａ）第１の実施の形態の変形例１５に係るパワーモジュール半導体装置の模式的外観平面構成図、（ｂ）図３６（ａ）の裏面構成図。 第２の実施の形態に係るパワーモジュール半導体装置において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュール半導体装置の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成図。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その１）。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その２）。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その３）。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その４）。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その５）。 第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その６）。 図４４の工程に対応する実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 （ａ）第２の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その７）、（ｂ）トランスファモールド化された第２の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 第３の実施の形態に係るパワーモジュール半導体装置において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュール半導体装置の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成図。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その１）。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その２）。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その３）。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その４）。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その５）。 第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その６）。 図５４の工程に対応する実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 （ａ）第３の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その７）、（ｂ）トランスファモールド化された第３の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 （ａ）従来のデュアルインラインパッケージの模式的鳥瞰構成図、（ｂ）小型化された従来のデュアルインラインパッケージの模式的鳥瞰構成図。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
第１の実施の形態に係るパワーモジュール半導体装置１の模式的外観平面構成は、図１に示すように表され、裏面構成は、図３（ａ）に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１および図３（ａ）に示すように、セラミック基板１０と、第１プレート層１０ａと、第２プレート層１０ｂと、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、出力端子電極ＵＬ・ＶＬ・ＷＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。
第１プレート層１０ａは、セラミック基板１０の表面に配置され、第２プレート層１０ｂは、セラミック基板１０の裏面に配置され、かつ複数に分割されている。
第１の実施の形態に係るパワーモジュール半導体装置１においては、図３（ａ）に示すように、第２プレート層１０ｂは、セラミック基板１０の長手方向（図１２のＸ方向）にストライプ状に分割されている。
第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。セラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなる基板構造は、後述する図１８（ａ）に示すようなＤＢＣ基板を適用可能である。或いは、セラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成しても良い。
第１の実施の形態に係るパワーモジュール半導体装置１においては、第２プレート層１０ｂは、４列に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６は、セラミック基板の第１の辺に配置される。低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６にそれぞれ隣接して配置される。
高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６および低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と離隔して配置される。
高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３は、第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３にそれぞれ隣接して配置される。
出力端子電極ＵＬ・ＶＬ・ＷＬは、セラミック基板の第１の辺と対向する第２の辺に配置される。
電源電圧供給端子電極ＰＬは、第１の辺および第２の辺と異なるセラミック基板の第３の辺に配置される。
接地電位端子電極ＮＬは、第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
また、セラミック基板１０は、酸化アルミニウム（Ａｌ2Ｏ3、）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）のいずれかで形成可能である。
また、セラミック基板１０／第１プレート層１０ａおよび第２プレート層１０ｂは、酸化アルミニウム基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極のいずれかで形成可能である。
セラミック基板１０／放熱板として機能する第２プレート層１０ｂの組み合わせ例としては、例えば、アルミナ基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極などを挙げることができる。窒化アルミニウム基板／Ａｌプレート電極の組み合わせ例では、窒化アルミニウム基板は熱抵抗が小さいという特徴があるが、割れやすいため厚く形成する必要がある。窒化シリコン基板／Ｃｕプレート電極の組み合わせ例では、窒化シリコン基板の熱抵抗が窒化アルミニウム基板の約１／３であり、高温特性も良好である。ここで、アルミナ基板／Ｃｕプレート電極の組み合わせがもっとも安価である。
（シミュレーション結果）
比較例に係るパワーモジュール半導体装置の裏面構成は、図２に示すように表される。比較例に係るパワーモジュール半導体装置においては、放熱板として機能する第２プレート層１０ｂは、一様なプレート電極層として形成されている。これに対して、第１の実施の形態に係るパワーモジュール半導体装置１においては、放熱板として機能する第２プレート層１０ｂは、複数に分割されている。
比較例に係るパワーモジュール半導体装置の反り状態を示すシミュレーション結果は、図４（ａ）に示すように表され、第１の実施の形態に係るパワーモジュール半導体装置の反り状態を示すシミュレーション結果は、図４（ｂ）に示すように表される。
また、図４（ａ）のＩ−Ｉ線に沿うトランスファモールド樹脂の模式的断面構造であって、反りがない場合に対応する図は、図５（ａ）に示すように表され、反りがある場合に対応する反り量Ｄの説明図は、図５（ｂ）に示すように表される。
比較例に係るパワーモジュール半導体装置のシミュレーション結果によれば、図４（ａ）に示すように、反り量Ｄの最大変位量は、マイナス０．５２８ｍｍである。これに対して、第１の実施の形態に係るパワーモジュール半導体装置１のシミュレーション結果によれば、図４（ｂ）に示すように、反り量Ｄの最大変位量は、マイナス０．２８１ｍｍである。
第１の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールドでモジュールを作製した際、高温環境下で熱応力により、モジュールが変形するのを抑制するために、放熱板として機能する第２プレート層１０ｂに、Ｘ方向（セラミック基板１０の長手方向）に対して溝を作成し、溝を樹脂で覆うことで、応力やモジュールの変形量を低減化することができる。
すなわち、第１の実施の形態に係るパワーモジュール半導体装置１においては、放熱板として機能する第２プレート層１０ｂに溝を作成し、トランスファモールドモジュールの表と裏の両面に樹脂がまわるようにすることで、変形を小さくし応力を低減可能である。
図１において、低圧側ソース端子電極ＳＬ６と高圧側ゲート端子電極ＧＬ１との間の端子間距離Ｌ４は、例えば、約６ｍｍであり、高圧側ソース端子電極ＳＬ１と高圧側ゲート端子電極ＧＬ２との間の端子間距離Ｌ５は、例えば、約６ｍｍであり、高圧側ソース端子電極ＳＬ２と高圧側ゲート端子電極ＧＬ３との間の端子間距離Ｌ６は、例えば、約６ｍｍである。また、出力端子電極ＵＬと出力端子電極ＶＬとの間の端子間距離Ｌ１は、例えば、約６ｍｍであり、出力端子電極ＶＬと出力端子電極ＷＬとの間の端子間距離Ｌ２は、例えば、約６ｍｍである。また、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬとの間の端子間距離Ｌ３は、例えば、約６ｍｍである。さらに図示は省略されているが、高圧側ソース端子電極ＳＬ３と接地電位端子電極ＮＬとの間のセラミック基板の縁に沿う端子間距離は、例えば、約６ｍｍである。また、図示は省略されているが、出力端子電極ＷＬと電源電圧供給端子電極ＰＬとの間のセラミック基板の縁に沿う端子間距離は、例えば、約６ｍｍである。さらに、端子電極ＧＬ４・ＳＬ４・ＧＬ５・ＳＬ５・ＧＬ６・ＳＬ６間の距離は、例えば、約１ｍｍである。同様に、端子電極ＧＬ１・ＳＬ１間の距離、端子電極ＧＬ２・ＳＬ２間の距離、および端子電極ＧＬ３・ＳＬ３間の距離は、例えば、約１ｍｍである。なお、端子間距離Ｌ１・Ｌ２は、端子間距離Ｌ４・Ｌ５よりも長いことが望ましい。
また、図３（ａ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。
また、第１の実施の形態に係るパワーモジュール半導体装置１のＸＹＺ軸方向に沿う模式的鳥瞰構成は、図１２（ａ）に示すように表され、端子電極のすべてを折り曲げた場合の模式的鳥瞰構成は、図１２（ｂ）に示すように表される。
図１２に示すように、トランスファモールド樹脂１２のＸ軸方向の長さＬは、例えば、約４８ｍｍ、Ｙ軸方向の幅Ｗは、例えば、約３２ｍｍ、Ｚ軸方向の厚さは、例えば、約３．５ｍｍである。一方、セラミック基板１０の厚さは、例えば、約０．３５〜０．６８ｍｍ程度である。Ｚ軸方向の厚さ約３．５ｍｍは、セラミック基板１０の表面、裏面にモールドされるトランスファモールド樹脂１２の厚さ全体の寸法である（図２６（ａ）参照）。ここで、比較対象として、ケース型モジュール構造では、裏面に銅板を貼り付けるため、厚さが厚くなり、厚さは、例えば、約２９ｍｍ程度となる。
第１の実施の形態に係るパワーモジュール半導体装置１においては、小型化するためにトランスファモールドのモジュールを形成している。この時に、端子電極をモールドパッケージの３方向から出して絶縁距離をとることができる。
第１の実施の形態に係るパワーモジュール半導体装置１においては、インバータ動作の時に高圧側の信号端子は、低圧側の信号端子から離して配置し、低圧側の信号端子は、一部に並べて配置する。このため、低圧側の信号端子を一部に並べて配置し、高圧側の信号端子を互いに離隔して配置し、出力端子を低圧側および高圧側の信号端子から離隔して配置し、かつ電源電圧端子および接地電位端子を出力端子および信号端子から離隔して配置している。
第１の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧端子および接地電位端子・低圧側および高圧側の信号端子・出力端子をトランスファモールドのモジュールパッケージの３方向から出して絶縁距離をとることもできる。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、電源ＶおよびキャパシタＣの接続を容易にするため、隣接して配置する。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールド樹脂の樹脂注入時に歪応力が加わる部分において、出力端子電極ＵＬ・ＶＬ・ＷＬの幅を広く設定しても良い。すなわち、第１の実施の形態に係るパワーモジュール半導体装置１においては、高耐熱モールドモジュールの電力端子側に樹脂注入ゲートを作製すると共に、高耐熱モールドモジュールの電力端子にはずれ防止用の凸部を作製しても良い。
従来は１７５℃以上の高温で動作可能なモジュールはなかったが、ＳｉＣの高温動作の特徴により、小型化が可能となった。しかし、高耐熱樹脂はやや硬く、樹脂注入成型の際に、細い信号線用ボンディングワイヤが外れることが生じる。電力端子側の電力用ボンディングワイヤは、信号線用ボンディングワイヤに比べて太いので、高耐熱樹脂の樹脂注入は、電力端子側から実施することが望ましい。ここで、例えば、信号線用ボンディングワイヤの直径は、例えば、約１５０μｍであり、電力用ボンディングワイヤの直径は、例えば、約３５０μｍである。また、電力端子の強度を上昇するために、電力端子内部に凸部を形成している。電力端子内部に凸部を形成することによって、電力端子の強度を増大することができ、電力用ボンディングワイヤの外れを防止することができる。すなわち、硬度が相対的に高い高耐熱樹脂が、樹脂注入成型の際に応力に強い側から注入するので、組み立て時の不良を低減することができる。
第１の実施の形態によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例１）
第１の実施の形態の変形例１に係るパワーモジュール半導体装置１は、図３（ｂ）に示すように、コーナー部分をテーパー形状に加工した複数の第２プレート層１０ｂを備える。トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入するためである。また、図３（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例１に係るパワーモジュール半導体装置１において、トランスファモールド樹脂１２を注入するための治具４００は、図１１に示すように、トランスファモールド樹脂１２の導通孔４２０と、導通孔４２０に連結され、トランスファモールド樹脂１２が注入されるキャビティー５００とを備える。治具４００は、上下に分割可能な金属ブロックによって形成される。図１１には、下側の金属ブロックの平面構成が示されている。上側の金属ブロックは、図示を省略しているが、導通孔４２０とキャビティー５００のみが空洞部となるように下側の金属ブロックと組み合わされる。
第１の実施の形態の変形例１に係るパワーモジュール半導体装置１は、第２プレート層１０ｂのコーナー部がテーパー形状を備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
第１の実施の形態の変形例１によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例２・３）
第１の実施の形態の変形例２に係るパワーモジュール半導体装置１の裏面構成は、図６（ａ）に示すように表され、変形例３に係るパワーモジュール半導体装置１の裏面構成は、図６（ｂ）に示すように表される。
第１の実施の形態の変形例２・３に係るパワーモジュール半導体装置１においては、第２プレート層１０ｂは、セラミック基板１０の長手方向に３列にストライプ状に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
また、第１の実施の形態の変形例３に係るパワーモジュール半導体装置１は、図６（ｂ）に示すように、コーナー部分をテーパー形状に加工した複数の第２プレート層１０ｂを備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
また、図６（ａ）および図６（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例２・３によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例４・５）
第１の実施の形態の変形例４に係るパワーモジュール半導体装置の裏面構成は、図７（ａ）に示すように表され、変形例５に係るパワーモジュール半導体装置の裏面構成は、図７（ｂ）に示すように表される。
第１の実施の形態の変形例４・５に係るパワーモジュール半導体装置１においては、第２プレート層１０ｂは、島状に分割されている。
第１の実施の形態の変形例４・５の例では、第２プレート層１０ｂは、３×６個の島状に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
また、第１の実施の形態の変形例５に係るパワーモジュール半導体装置１は、図７（ｂ）に示すように、コーナー部分をテーパー形状に加工した複数の第２プレート層１０ｂを備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
また、図７（ａ）および図７（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例４・５によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例６・７）
第１の実施の形態の変形例６に係るパワーモジュール半導体装置の裏面構成は、図８（ａ）に示すように表され、変形例７に係るパワーモジュール半導体装置の裏面構成は、図８（ｂ）に示すように表される。
第１の実施の形態の変形例６・７の例では、第２プレート層１０ｂは、３×４個の島状に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
また、第１の実施の形態の変形例７に係るパワーモジュール半導体装置１は、図８（ｂ）に示すように、コーナー部分を曲面状に加工した複数の第２プレート層１０ｂを備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
また、図８（ａ）および図８（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例６・７によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
トランジスタ、ダイオードなどの熱源が配置される第１プレート層１０ａのパターン構造に応じて、変形例４・５あるいは変形例６・７の第２プレート層１０ｂの島状構造を適宜選択可能である。
（変形例８・９）
第１の実施の形態の変形例８に係るパワーモジュール半導体装置の裏面構成は、図９（ａ）に示すように表され、変形例９に係るパワーモジュール半導体装置の裏面構成は、図９（ｂ）に示すように表される。
第１の実施の形態の変形例８・９に係るパワーモジュール半導体装置１においては、第２プレート層１０ｂは、セラミック基板１０の短手方向に６列にストライプ状に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
また、第１の実施の形態の変形例９に係るパワーモジュール半導体装置１は、図９（ｂ）に示すように、コーナー部分を曲面状に加工した複数の第２プレート層１０ｂを備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
また、図９（ａ）および図９（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例８・９によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例１０・１１）
第１の実施の形態の変形例１０に係るパワーモジュール半導体装置の裏面構成は、図１０（ａ）に示すように表され、変形例１１に係るパワーモジュール半導体装置の裏面構成は、図１０（ｂ）に示すように表される。
第１の実施の形態の変形例１０・１１に係るパワーモジュール半導体装置１においては、第２プレート層１０ｂは、セラミック基板１０の短手方向に４列にストライプ状に分割されている。このように分割された第２プレート層１０ｂ上には、セラミック基板１０を挟んで、トランジスタ、ダイオードなどの熱源が配置されることが、熱放散を有効に実施する上で望ましい。
また、第１の実施の形態の変形例１１に係るパワーモジュール半導体装置１は、図１０（ｂ）に示すように、コーナー部分を曲面状に加工した複数の第２プレート層１０ｂを備えるため、トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割された第２プレート層１０ｂ間にも有効に注入することができる。
また、図１０（ａ）および図１０（ｂ）において、セラミック基板１０が、トランスファモールド樹脂１２で被覆される幅Ｗ１は、例えば、約６ｍｍ以上である。また、トランスファモールド樹脂１２は、分割された第２プレート層１０ｂ間にも形成される。その他の構成は、第１の実施の形態と同様である。
第１の実施の形態の変形例１０・１１によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
また、トランジスタ、ダイオードなどの熱源が配置される第１プレート層１０ａのパターン構造に応じて、変形例８・９あるいは変形例１０・１１の第２プレート層１０ｂの島状構造を適宜選択可能である。
（曲げ加工）
第１の実施の形態に係るパワーモジュール半導体装置１において、端子電極は、パワーモジュール半導体装置１が実装基板２００に実装された際、基板の高さ方向に曲げ加工を施されていても良い。
図１３は、第１の実施の形態に係るパワーモジュール半導体装置１において、ゲート端子電極ＧＬの曲げ加工のバリエーションを説明するための図である。図１３（ａ）は、曲げ加工を施していない場合、図１３（ｂ）は、ゲート端子電極ＧＬの略中央部分でへの字状の曲げ加工ＧＬｓを施している場合を例示している。このようなへの字状の曲げ加工ＧＬｓを施しておけば、ゲート端子電極ＧＬが何らかの荷重を受けたときでも、その応力を吸収することができる。図１３（ｃ）は、曲げ加工を施すことなく図面上で左側へなだらかに傾斜させている場合、図１３（ｄ）は、図面上で左側へ急激に傾斜する曲げ加工ＧＬｋを施している場合を例示している。図１３（ｃ）及び図１３（ｄ）のいずれによってもゲート端子電極ＧＬの先端ＧＬｔの高さ位置を調整することは可能であるが、図１３（ｃ）よりも図１３（ｄ）の方がゲート端子電極ＧＬの先端ＧＬｔをパワーモジュール半導体装置１側に寄せることができる。尚、図１３（ａ）〜図１３（ｄ）においては、第１の実施の形態に係るパワーモジュール半導体装置１は、トランスファモールド樹脂１２で覆われているため、参照番号１２を用いて表している。また、図１３（ｃ）および図１３（ｄ）においては、第１の実施の形態に係るパワーモジュール半導体装置１は、実装基板２００上に接着剤１３を介して搭載されている。尚、この接着剤１３は、導電性の接着剤あるいは半田層であっても良い。また、図１３（ａ）〜図１３（ｄ）においては、ゲート端子電極ＧＬの曲げ加工のバリエーションを説明したが、このゲート端子電極ＧＬは、図１（ａ）におけるゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３・ＧＬ４・ＧＬ５・ＧＬ６に相当している。また、図１３（ａ）〜図１３（ｄ）においては、ゲート端子電極ＧＬの曲げ加工のバリエーションを説明したが、他のソース端子電極ＳＬ１・ＳＬ２・ＳＬ３・ＳＬ４・ＳＬ５・ＳＬ６、出力端子電極ＵＬ・ＶＬ・ＷＬ、接地電位端子電極ＮＬ、電源電圧供給端子電極ＰＬなどにおいても同様に適用可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成は、図１４に示すように表され、図１４のＡ部分の拡大図は、図１５に示すように表される。また、図１５に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）上には、低圧側トランジスタＱ４が配置されており、低圧側トランジスタＱ４のゲートパッド電極ＧＰ４は、ソースパッド電極ＳＰ４により取り囲まれて配置されている。
また、第１の実施の形態に係るパワーモジュール半導体装置１の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成は、図１６に示すように表され、第１の実施の形態に係るパワーモジュール半導体装置１の回路構成は、図１７に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１において、第１プレート層１０ａは、図１４〜図１７に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と、低圧側トランジスタＱ４・Ｑ５・Ｑ６を搭載する低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）と、高圧側トランジスタＱ１・Ｑ２・Ｑ３を搭載する高圧側ドレイン電極パターンＤ（Ｋ）と、接地電極パターンＥＰとを備える。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、図１４〜図１７に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６が搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３が搭載される。
第１の実施の形態に係るパワーモジュール半導体装置１において、少なくとも低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）若しくは高圧側ドレイン電極パターンＤ（Ｋ）と、複数に分割された第２プレート層１０ｂは、セラミック基板１０を挟みに対向していることが熱放散を有効に実施する上で望ましい。
或いは、第１の実施の形態に係るパワーモジュール半導体装置１において、接地電極パターンＥＰと、複数に分割された第２プレート層１０ｂも、セラミック基板１０を挟みに対向していることが熱放散を有効に実施する上で望ましい。
ここで、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、ダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、チップサイズは、これに限らず、例えば、４ｍｍ角〜６ｍｍ角とすれば良い。また、接地電極パターンＥＰの厚さは、例えば、約０．３〜０．４ｍｍである。また、各端子電極の厚さは、例えば、約０．２ｍｍである。さらに、半田層１４・１５の厚さは、例えば、約０．１ｍｍである。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、後述する図２３および図２５に示すように、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６と、第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６と、第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３と、第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３と、第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６と、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と、第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３とを備える。
ここで、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６は、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とを接続する。
第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６は、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続する。
第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３は、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とを接続する。
第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３は、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とを接続する。
第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６は、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをステッチボンディング接続する。
第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３は、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とを接続する。
第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とを接続する。ここで、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、ステッチボンディング接続されていても良い。
また、図１４〜図１７に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６には、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６が搭載され、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６には、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６が搭載され、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３には、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３が搭載され、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３には、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３が搭載され、接地電極パターンＥＰには、接地電位端子電極ＮＬが搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、電源電圧供給端子電極ＰＬが搭載され、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、出力端子電極ＵＬ・ＶＬ・ＷＬが搭載される。
第１の実施の形態に係るパワーモジュール半導体装置１において、出力端子電極ＵＬ・ＶＬ・ＷＬは、図１６に示すように、強度を上昇するための出力端子電極拡張部ＵＥ・ＶＥ・ＷＥを備えていても良い。
同様に、第１の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、図１６に示すように、強度を上昇するための電源電圧供給端子電極拡張部ＰＬＥおよび接地電位端子電極拡張部ＮＬＥを備えていても良い。
また、図示は省略するが、このような強度を上昇するための電極拡張部は、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６のそれぞれの接続部に形成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、図３（ａ)および後述する図２６（ａ）および図２６（ｂ）に示すように、セラミック基板１０の表面および裏面には、第２プレート層１０ｂ上を除きトランスファモールド樹脂１２を備える。
（製造方法）
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法の一工程を説明する模式的断面構造は、図１８〜図２２、図２４および図２６に示すように表される。また、図２２の工程に対応する第１の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図２３に示すように表され、図２４の工程に対応する第１の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図２５に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１の基板構造は、図１８（ａ）に示すようなセラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなるＤＢＣ基板を適用可能である。或いは、図１８（ｂ）に示すようなセラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成しても良い。第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図１８（ｃ）に示すように、セラミック基板１０の裏面上の第２プレート層１０ｂをパターニングして、複数に分割する工程を有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図１９に示すように、セラミック基板１０の表面上の第１プレート層１０ａをパターニングして、セラミック基板１０の第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３とを形成し、かつ第１の辺に離隔して低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）と、高圧側ドレイン電極パターンＤ（Ｋ）と、接地電極パターンＥＰとを形成する工程を有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図２０に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）上に低圧側トランジスタＱ４・Ｑ５・Ｑ６および低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６を搭載し、高圧側ドレイン電極パターンＤ（Ｋ）上に高圧側トランジスタＱ１・Ｑ２・Ｑ３および高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３を搭載する工程を有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図２１に示すように、セラミック基板１０の第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６に低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６を接続し、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６に低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６を接続し、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３に高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３を接続し、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３に高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３を接続し、セラミック基板１０の第１の辺と別の第２の辺において低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）に出力端子電極ＵＬ・ＶＬ・ＷＬを接続し、第１の辺および第２の辺と異なるセラミック基板１０の第３の辺において接地電極パターンＥＰに接地電位端子電極ＮＬを接続し、高圧側ドレイン電極パターンＤ（Ｋ）に電源電圧供給端子電極ＰＬを接続する工程を有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図２２および図２３に示すように、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続し、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続し、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続し、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続し、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続し、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用いて接続し、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いて接続する工程を有する。
なお、上記のボンディング接続する工程では、ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３・ＳＷ４・ＳＷ５・ＳＷ６およびボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３・ＧＷ４・ＧＷ５・ＧＷ６は、相対的に細いボンディングワイヤを使用する。また、ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３・ＡＷ４・ＡＷ５・ＡＷ６およびボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、相対的に太いボンディングワイヤを使用する。尚、図示では１本で示されているが、相対的に太いボンディングワイヤは、例えば、４本程度並列に接続されていても良い。
また、相対的に太いボンディングワイヤ接続を、相対的に細いボンディングワイヤ接続よりも先に実行することが望ましい。また、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６およびダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６間のボンディングワイヤ接続を、端子電極パターンのボンディングワイヤ接続よりも先に実行することが望ましい。相対的に太いボンディングワイヤの接続時に加わる力によって、相対的に細いボンディングワイヤがダメージを被るのを回避するためである。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図２４および図２５の矢印Ｂに示すように、セラミック基板１０の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する工程を有する。
以下、図１８〜図２６を参照して、各工程を詳述する。図１８（ｃ）〜図２２、図２４、図２６（ａ）および図２６（ｂ）は、図１４において、ＩＩ−ＩＩ線に沿う模式的断面構造を表す。
（ａ）まず、図１８（ａ）に示すように、セラミック基板１０の表面に第１プレート層１０ａを備え、セラミック基板１０の裏面に第２プレート層１０ｂを備えるＤＢＣ基板を準備する。ここで、上記基板は、図１８（ｂ）に示すような模式的断面構造を有するセラミック基板１０の表面に第１プレート層１０ａを形成し、セラミック基板１０の裏面に第２プレート層１０ｂを形成することによって形成しても良い。
（ｂ）次に、図１８（ｃ）に示すように、第２プレート層１０ｂをパターニングして、第２プレート層１０ｂを複数に分割する。ここで、分割された第２プレート層１０ｂの上部には、セラミック基板１０を挟んで、トランジスタＱ１〜Ｑ６、ダイオードＤ１〜Ｄ６などが配置されることが望ましい。トランジスタＱ１〜Ｑ６、ダイオードＤ１〜Ｄ６からの放熱を有効に実施するためである。
（ｃ）次に、図１９に示すように、第１プレート層１０ａをパターニングして、高圧側ソース端子電極パターンＳＬＰ３、接地電極パターンＥＰ、高圧側ドレイン電極パターンＤ（Ｋ）および低圧側ドレイン電極パターンＤ（Ｋ６）を形成する。
（ｄ）次に、図２０に示すように、高圧側ドレイン電極パターンＤ（Ｋ）上に半田層１５を介して、高圧側トランジスタＱ１および高圧側ダイオードＤ３を搭載する。高圧側トランジスタＱ１と高圧側ダイオードＤ３は互いに逆並列接続され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ１のドレイン電極および高圧側ダイオードＤ３のカソード電極が接続される。
（ｅ）次に、図２１に示すように、高圧側ソース端子電極パターンＳＬＰ３上に半田層１４を介して、高圧側ソース端子電極ＳＬ３を接続し、低圧側ドレイン電極パターンＤ（Ｋ６）上に半田層１６を介して、出力端子電極ＷＬを接続する。
（ｆ）次に、図２２に示すように、高圧側ソース端子電極パターンＳＬＰ３と高圧側トランジスタＱ３のソースパッド電極ＳＰ３とをボンディングワイヤＳＷ３を用いて接続し、高圧側トランジスタＱ３のソースパッド電極ＳＰ３と高圧側ダイオードＤ３のアノード電極Ａ３とをボンディングワイヤＡＷ３を用いて接続し、高圧側ダイオードＤ３のアノード電極Ａ３と低圧側ドレイン電極パターンＤ（Ｋ６）とをボンディングワイヤＢＷ３を用いて接続する。
ここで、詳細には、図２３に示すように、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続する。
また、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続する。
また、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続する。
また、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続する。
また、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続する。
また、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用い、また、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いてステッチボンディング接続する。
また、１本のボンディングワイヤで、ボンディングワイヤＡＷ１とボンディングワイヤＢＷ１で示す部分を連続してステッチボンディングしても良い。ボンディングワイヤＡＷ２とボンディングワイヤＢＷ２、ボンディングワイヤＡＷ３とボンディングワイヤＢＷ３についても同様である。
また、ボンディングワイヤＡＷ４で示す部分を接地電極パターンＥＰと低圧側トランジスタＱ４のソースパッド電極ＳＰ４間、低圧側トランジスタＱ４のソースパッド電極ＳＰ４と低圧側ダイオードＤ４のアノード電極Ａ４間とで、それぞれ別のボンディングワイヤでワイヤボンディング接続しても良い。ボンディングワイヤＡＷ５、ボンディングワイヤＡＷ６についても同様である。
（ｇ）次に、図２４の矢印Ｂに示すように、セラミック基板１０の低圧側ドレイン電極パターンＤ（Ｋ６）が配置される側から、トランスファモールド樹脂１２を注入する。
ここで、詳細には、図２５の矢印Ｂに示すように、セラミック基板１０の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する。ここで、トランスファモールド樹脂１２の材料としては、例えば、熱硬化性のエポキシ系樹脂などを適用可能である。また、セラミック基板１０の低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続するゲートボンディングワイヤ（細線ワイヤ）ＧＷ４・ＧＷ５・ＧＷ６と対面の方向からトランスファモールド樹脂１２を注入しても良い。
（ｈ）次に、図２６（ａ）および図２６（ｂ）に示すように、トランスファモールド樹脂１２をセラミック基板１０の表面および裏面に形成する。ここで、トランスファモールド樹脂１２は、第２プレート層１０ｂ上を除き、セラミック基板１０の表面および裏面を覆うように形成される。すなわち、セラミック基板１０の裏面上で、分割された第２プレート層１０ｂ間の溝部にもトランスファモールド樹脂１２が形成される。
以上の工程により、結果として、図１（ａ）および図１２（ａ）に示された第１の実施の形態に係るパワーモジュール半導体装置１が完成する。尚、図２６（ｂ）に示すように、トランスファモールド樹脂１２の周辺部は、角度θを有することが望ましい。ここで、角度θの値は、例えば、約７０度〜８５度である。このような角度θを有することで、図１１に示された治具４００の金型からトランスファモールド樹脂１２を外れ易くすることができる。
第１の実施の形態に係るパワーモジュール半導体装置１において、出力端子電極ＷＬ近傍の模式的平面パターン構成は、図２７（ａ）に示すように表され、図２７（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２７（ｂ）に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１において、出力端子電極ＷＬは、図２７（ａ）に示すように、出力端子電極拡張部ＷＥを備えることによって、低圧側ドレイン電極パターンＤ（Ｋ６）と出力端子電極ＷＬとの接続強度を上昇することができる。このため、出力端子電極ＷＬと低圧側ドレイン電極パターンＤ（Ｋ６）との接続外れを防止し、接続の信頼性を向上することができる。ここで、出力端子電極拡張部ＷＥの拡張された部分の寸法ＥＷ１・ＥＷ２は、例えば、出力端子電極ＷＬの幅の約２０％程度である。
第１の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間に電解コンデンサ２０を接続する様子を説明する模式的鳥瞰構成は、図２８に示すように表される。
電源電圧供給端子電極ＰＬ・接地電位端子電極ＮＬは、図２８に示すように、電解コンデンサ２０のピン２２Ｐ・２２Ｎを接続するためのピンホール１８Ｐ・１８Ｎを備えていても良い。尚、ピンホール１８Ｐ・１８Ｎの代わりにネジ穴を備えていても良い。ＳｉＣＭＯＳＦＥＴでは、小型化してかつ大電流を導通可能である。ＳｉＭＯＳＦＥＴおよびＳｉ系ＩＧＢＴでは、許容電力量は、１０Ｗ／ｃｃが限界とされてきたが、ＳｉＣ系ＭＯＳＦＥＴを搭載した第１の実施の形態に係るパワーモジュール半導体装置１では、５０Ｗ／ｃｃを達成可能である。
Ｓｉ系パワーデバイスでは、相対的に電流をあまり流すことができない。このため、Ｓｉ系パワーデバイスを用いたパワーモジュールでは、プリント基板上にパワーモジュールを配置し、かつプリント基板上に回路を作り、パワーモジュールに対して電解コンデンサなどのキャパシタを接続・配置していた。
ＳｉＣ系パワーデバイスを用いたパワーモジュールでは、大電流を導通可能であるため、プリント基板ではなく、セラミック基板上のバスバーを使用することができる。このため、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬに対して、電解コンデンサ２０のピン２２Ｐ・２２Ｎを接続するためのピンホール１８Ｐ・１８Ｎを形成しておき、電解コンデンサ２０と電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬとの接続は、電解コンデンサ２０のピン２２Ｐ・２２Ｎをピンホール１８Ｐ・１８Ｎに挿入することによって、実現可能である。ここで、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間に接続される電解コンデンサ２０のサイズは、例えば、長さ約６ｍｍ、直径約１ｍｍであり、キャパシタの値は、約１００μＦ〜約３ｍＦ程度である。
第１の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間にキャパシタＣを接続した回路構成は、図２９に示すように表される。第１の実施の形態に係るパワーモジュール半導体装置１を電源Ｖと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ系デバイスのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(A/s)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬ間に接続されるキャパシタＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬは、電解コンデンサ２０のピン２２Ｐ・２２Ｎを接続するためのピンホール１８Ｐ・１８Ｎの周囲に丸みを持たせた拡張部を備えていてもよい。このようなピンホール１８Ｐ・１８Ｎの周囲に丸みを持たせた拡張構造を備えることによって、電解コンデンサ２０のピン２２Ｐ・２２Ｎを接続時の接続強度を増大させることができる。
（半導体装置を適用した応用例）
次に、図３０を参照して、第１の実施の形態に係るパワーモジュール半導体装置１を用いて構成した３相交流インバータについて説明する。
図３０に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ、Ｖ、Ｗ相のインバータが接続されている。
パワーモジュール部５２は、キャパシタＣが接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
（半導体デバイスの構成例）
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例として、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図３１に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図３１では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴなどで構成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ・ＭＯＳＦＥＴの代わりに、Ｓｉ系ＭＯＳＦＥＴ、ＧａＮ系ＦＥＴなどを適用することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、Ｓｉ系、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図３２に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０およびｐベース領域２８に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３２に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図３２の構成例では、図示を省略しているが、図３１或いは、図３２の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３２に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。或いは、図８の中央部のトランジスタ構造において、パッシベーション用の層間絶縁膜４４上にゲートパッド電極ＧＰが延在して配置されていても良い。
（変形例１２）
第１の実施の形態の変形例１２に係るパワーモジュール半導体装置１の模式的外観平面構成は、図３３（ａ）に示すように表され、図３３（ａ）の裏面構成は、図３３（ｂ）に示すように表される。第１の実施の形態の変形例１２に係るパワーモジュール半導体装置１の裏面構成は、第１の実施の形態の変形例１の裏面構成と同様である。
第１の実施の形態の変形例１２に係るパワーモジュール半導体装置１は、第１の実施の形態と比べ、出力端子電極ＵＬ・ＶＬ・ＷＬを配置するセラミック基板の辺を変えた構成を有する。
第１の実施の形態の変形例１２に係るパワーモジュール半導体装置１は、図３３（ａ）〜図３３（ｂ）に示すように、セラミック基板１０と、第１プレート層１０ａと、第２プレート層と１０ｂ、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、出力端子電極ＵＬ・ＶＬ・ＷＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。ここで、第１プレート層１０ａは、セラミック基板１０の表面に配置される。第２プレート層と１０ｂは、セラミック基板１０の裏面に配置され、複数に分割されている。低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６は、セラミック基板の第１の辺に配置される。低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６にそれぞれ隣接して配置される。高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６および低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と離隔して配置される。高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３は、第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３にそれぞれ隣接して配置される。出力端子電極ＵＬ・ＶＬ・ＷＬは、セラミック基板の第１の辺と別の第２の辺に配置される。電源電圧供給端子電極ＰＬは、第２の辺に対向するセラミック基板の第３の辺に配置される。接地電位端子電極ＮＬは、第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第１の実施の形態の変形例１２によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例１３）
第１の実施の形態の変形例１３に係るパワーモジュール半導体装置１の模式的外観平面構成は、図３４（ａ）に示すように表され、図３４（ａ）の裏面構成は、図３４（ｂ）に示すように表される。第１の実施の形態の変形例１３に係るパワーモジュール半導体装置１は、第１の実施の形態の変形例１２と比べ、さらに、電源電圧供給端子電極ＰＬと接地電位端子電極ＮＬを配置する辺を変えた構成を有する。
第１の実施の形態の変形例１３に係るパワーモジュール半導体装置１は、図３４（ａ）〜図３４（ｂ）に示すように、セラミック基板１０と、第１プレート層１０ａと、第２プレート層と１０ｂと、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、出力端子電極ＵＬ・ＶＬ・ＷＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。ここで、第１プレート層１０ａは、セラミック基板１０の表面に配置される。第２プレート層と１０ｂは、セラミック基板１０の裏面に配置され、複数に分割されている。低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６は、セラミック基板の第１の辺に配置される。低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６にそれぞれ隣接して配置される。高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６および低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と離隔して配置される。高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３は、第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３にそれぞれ隣接して配置される。出力端子電極ＵＬ・ＶＬ・ＷＬは、セラミック基板の第１の辺と別の第２の辺に配置される。電源電圧供給端子電極ＰＬは、第１の辺に対向するセラミック基板の第３の辺に配置される。接地電位端子電極ＮＬは、第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第１の実施の形態の変形例１３によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例１４）
第１の実施の形態の変形例１４に係るパワーモジュール半導体装置１の模式的外観平面構成は、図３５（ａ）に示すように表され、図３５（ａ）の裏面構成は、図３５（ｂ）に示すように表される。第１の実施の形態の変形例１４に係るパワーモジュール半導体装置１は、回路構成上、単相インバータに対応した構成を備える。
第１の実施の形態の変形例１４に係るパワーモジュール半導体装置１は、図３５（ａ）〜図３５（ｂ）に示すように、セラミック基板１０と、第１プレート層１０ａと、第２プレート層と１０ｂと、低圧側ゲート端子電極ＧＬ４と、低圧側ソース端子電極ＳＬ４と、高圧側ゲート端子電極ＧＬ１と、高圧側ソース端子電極ＳＬ１と、出力端子電極ＵＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。ここで、第１プレート層１０ａは、セラミック基板１０の表面に配置される。第２プレート層と１０ｂは、セラミック基板１０の裏面に配置され、複数に分割されている。低圧側ゲート端子電極ＧＬ４は、セラミック基板の第１の辺に配置される。低圧側ソース端子電極ＳＬ４は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４に隣接して配置される。高圧側ゲート端子電極ＧＬ１は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４および低圧側ソース端子電極ＳＬ４と離隔して配置される。高圧側ソース端子電極ＳＬ１は、第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１に隣接して配置される。出力端子電極ＵＬは、セラミック基板の第１の辺に対向する第２の辺に配置される。電源電圧供給端子電極ＰＬは、第１の辺および第２の辺と別のセラミック基板の第３の辺に配置される。接地電位端子電極ＮＬは、第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第１の実施の形態の変形例１４によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
（変形例１５）
また、第１の実施の形態の変形例１５に係るパワーモジュール半導体装置１の模式的外観平面構成は、図３６（ａ）に示すように表され、図３６（ａ）の裏面構成は、図３６（ｂ）に示すように表される。第１の実施の形態の変形例１５に係るパワーモジュール半導体装置１は、第１の実施の形態の変形例１４と比べ、出力端子電極ＵＬを配置するセラミック基板の辺を変えた構成を有する。第１の実施の形態の変形例１５に係るパワーモジュール半導体装置１も、回路構成上、単相インバータに対応した構成を備える。
第１の実施の形態の変形例１５に係るパワーモジュール半導体装置１は、図３６（ａ）〜図３６（ｂ）に示すように、セラミック基板１０と、第１プレート層１０ａと、第２プレート層と１０ｂと、低圧側ゲート端子電極ＧＬ４と、低圧側ソース端子電極ＳＬ４と、高圧側ゲート端子電極ＧＬ１と、高圧側ソース端子電極ＳＬ１と、出力端子電極ＵＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。ここで、第１プレート層１０ａは、セラミック基板１０の表面に配置される。第２プレート層と１０ｂは、セラミック基板１０の裏面に配置され、複数に分割されている。低圧側ゲート端子電極ＧＬ４は、セラミック基板の第１の辺に配置される。低圧側ソース端子電極ＳＬ４は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４に隣接して配置される。高圧側ゲート端子電極ＧＬ１は、第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４および低圧側ソース端子電極ＳＬ４と離隔して配置される。高圧側ソース端子電極ＳＬ１は、第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１に隣接して配置される。出力端子電極ＵＬは、セラミック基板の第１の辺と別の第２の辺に配置される。電源電圧供給端子電極ＰＬは、第２の辺と対向するセラミック基板の第３の辺に配置される。接地電位端子電極ＮＬは、第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第１の実施の形態の変形例１５によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
[第２の実施の形態]
第２の実施の形態に係るパワーモジュール半導体装置１において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成は、図３７に示すように表される。また、第２の実施の形態に係るパワーモジュール半導体装置１の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成は、図３８に示すように表され、第２の実施の形態に係るパワーモジュール半導体装置１の回路構成は、図１７と同様に表される。
第２の実施の形態に係るパワーモジュール半導体装置１においては、図３７〜図３８に示すように、セラミック基板１０が複数に分割されている。
第２の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールドでモジュールを作製した際に、封止の樹脂と中のセラミック基板１０の膨張率の差により、モジュールが変形するのを抑制するために、中のセラミック基板１０を分割する。すなわち、セラミック基板１０を複数に分けて一枚一枚のセラミック基板を小さくし、これらをモールドすることで、トランスファモールドモジュールが変形しにくくなり、トランスファモールドモジュールを反りにくくすることができる。
また、セラミック基板１０のコーナー部は、テーパー形状もしくは曲面形状を備えていても良い。トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割されたセラミック基板１０間にも有効に注入することができるからである。
第２の実施の形態に係るパワーモジュール半導体装置１において、セラミック基板１０は、ＳＥＥ、ＳＥＨ、ＳＥＬ、ＳＥＶ，ＳＥＷの５個に分割されている。
ここで、セラミック基板ＳＥＥ上には、接地電位端子電極ＮＬに接続される接地プレート電極ＥＰが配置される。また、セラミック基板ＳＥＥ上には、ソース端子電極ＳＬ１〜ＳＬ６・ゲート端子電極ＧＬ１〜ＧＬ６に接続されるソース端子プレート電極ＳＬＰ１〜ＳＬＰ６・ゲート端子プレート電極ＧＬＰ１〜ＧＬＰ６が配置される。
セラミック基板ＳＥＨ上には、電源電圧供給端子電極ＰＬに接続されるドレイン電極パターンＤ（Ｋ）が配置される。
セラミック基板ＳＥＬ上には、出力端子電極ＵＬに接続されるドレイン電極パターンＤ（Ｋ４）が配置され、セラミック基板ＳＥＶ上には、出力端子電極ＵＶに接続されるドレイン電極パターンＤ（Ｋ５）が配置され、セラミック基板ＳＥＷ上には、出力端子電極ＵＷに接続されるドレイン電極パターンＤ（Ｋ６）が配置される。
第２の実施の形態に係るパワーモジュール半導体装置１の模式的外観平面構成は、図１と同様に表され、裏面構成は、分割されたセラミック基板１０の裏面上に配置される第２プレート層１０ｂのパターン構成と同様に表される。
第２の実施の形態に係るパワーモジュール半導体装置１は、複数に分割されたセラミック基板１０（ＳＥＥ、ＳＥＨ、ＳＥＬ、ＳＥＶ，ＳＥＷ）と、第１プレート層１０ａと、第２プレート層１０ｂと、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、出力端子電極ＵＬ・ＶＬ・ＷＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。
第１プレート層１０ａは、複数に分割されたセラミック基板１０（ＳＥＥ、ＳＥＨ、ＳＥＬ、ＳＥＶ，ＳＥＷ）の表面に配置され、第２プレート層１０ｂは、複数に分割されたセラミック基板１０（ＳＥＥ、ＳＥＨ、ＳＥＬ、ＳＥＶ，ＳＥＷ）の裏面に配置される。
第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。セラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなる基板構造は、ＤＢＣ基板を適用可能である。或いは、複数に分割されたセラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成可能である。第１プレート層１０ａは、複数に分割されたセラミック基板１０の表面に、隣接するセラミック基板１０の表面に跨って貼り付けることによって、形成しても良い。
低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６は、セラミック基板ＳＥＥの第１の辺に配置される。低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６は、セラミック基板ＳＥＥの第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６にそれぞれ隣接して配置される。
高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３は、セラミック基板ＳＥＥの第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６および低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と離隔して配置される。
高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３は、セラミック基板ＳＥＥの第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３にそれぞれ隣接して配置される。
出力端子電極ＵＬ・ＶＬ・ＷＬは、セラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷの第１の辺と対向する第２の辺に配置される。
電源電圧供給端子電極ＰＬは、セラミック基板ＳＥＥの第１の辺およびセラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷの第２の辺と異なるセラミック基板ＳＥＨの第３の辺に配置される。
接地電位端子電極ＮＬは、セラミック基板ＳＥＥの第１の辺と異なるセラミック基板ＳＥＥの第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
また、セラミック基板１０は、酸化アルミニウム（Ａｌ2Ｏ3、）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）のいずれかで形成可能である。
また、セラミック基板１０／第１プレート層１０ａおよび第２プレート層１０ｂは、酸化アルミニウム基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極のいずれかで形成可能である。
セラミック基板１０／放熱板として機能する第２プレート層１０ｂの組み合わせ例としては、例えば、アルミナ基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極などを挙げることができる。窒化アルミニウム基板／Ａｌプレート電極の組み合わせ例では、窒化アルミニウム基板は熱抵抗が小さいという特徴があるが、割れやすいため厚く形成する必要がある。窒化シリコン基板／Ｃｕプレート電極の組み合わせ例では、窒化シリコン基板の熱抵抗が窒化アルミニウム基板の約１／３であり、高温特性も良好である。ここで、アルミナ基板／Ｃｕプレート電極の組み合わせがもっとも安価である。
第２の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールドでモジュールを作製した際、高温環境下で熱応力により、モジュールが変形するのを抑制するために、セラミック基板１０を複数に分割し、複数に分割されたセラミック基板１０間の溝を樹脂で覆うことで、応力やモジュールの変形量を低減化することができる。
すなわち、第２の実施の形態に係るパワーモジュール半導体装置１においては、セラミック基板１０を複数に分割し、複数に分割されたセラミック基板１０間の溝およびトランスファモールドモジュールの表と裏の両面に樹脂がまわるようにすることで、変形を小さくし、応力を低減することができる。
第２の実施の形態に係るパワーモジュール半導体装置１においても、小型化するためにトランスファモールドのモジュールを形成している。この時に、端子電極をモールドパッケージの３方向から出して絶縁距離をとることができる。
第２の実施の形態に係るパワーモジュール半導体装置１においては、インバータ動作の時に高圧側の信号端子は、低圧側の信号端子から離して配置し、低圧側の信号端子は、一部に並べて配置する。このため、低圧側の信号端子を一部に並べて配置し、高圧側の信号端子を互いに離隔して配置し、出力端子を低圧側および高圧側の信号端子から離隔して配置し、かつ電源電圧端子および接地電位端子を出力端子および信号端子から離隔して配置している。
第２の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧端子および接地電位端子・低圧側および高圧側の信号端子・出力端子をトランスファモールドのモジュールパッケージの３方向から出して絶縁距離をとることもできる。
また、第２の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、電源ＶおよびキャパシタＣの接続を容易にするため、隣接して配置する。
また、第２の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールド樹脂の樹脂注入時に歪応力が加わる部分において、出力端子電極ＵＬ・ＶＬ・ＷＬの幅を広く設定しても良い。すなわち、第２の実施の形態に係るパワーモジュール半導体装置１においては、高耐熱モールドモジュールの電力端子側に樹脂注入ゲートを作製すると共に、高耐熱モールドモジュールの電力端子にはずれ防止用の凸部を作製しても良い。
電力端子側の電力用ボンディングワイヤは、信号線用ボンディングワイヤに比べて太いので、高耐熱樹脂の樹脂注入は、電力端子側から実施することが望ましい。また、電力端子の強度を上昇するために、電力端子内部に凸部を形成している。電力端子内部に凸部を形成することによって、電力端子の強度を増大することができ、電力用ボンディングワイヤの外れを防止することができる。すなわち、硬度が相対的に高い高耐熱樹脂が、樹脂注入成型の際に応力に強い側から注入するので、組み立て時の不良を低減することができる。
第２の実施の形態に係るパワーモジュール半導体装置１において、第１プレート層１０ａは、図３７〜図３８および図１７に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と、低圧側トランジスタＱ４・Ｑ５・Ｑ６を搭載する低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）と、高圧側トランジスタＱ１・Ｑ２・Ｑ３を搭載する高圧側ドレイン電極パターンＤ（Ｋ）と、接地電極パターンＥＰとを備える。
また、第２の実施の形態に係るパワーモジュール半導体装置１において、図３７〜図３８および図１７に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６が搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３が搭載される。
ここで、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、ダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、チップサイズは、これに限らず、例えば、４ｍｍ角〜６ｍｍ角とすれば良い。また、接地電極パターンＥＰの厚さは、例えば、約０．３〜０．４ｍｍである。また、各端子電極の厚さは、例えば、約０．２ｍｍである。さらに、半田層１４・１５の厚さは、例えば、約０．１ｍｍである。
また、第２の実施の形態に係るパワーモジュール半導体装置１は、後述する図４５に示すように、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６と、第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６と、第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３と、第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３と、第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６と、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と、第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３とを備える。
ここで、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６は、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とを接続する。
第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６は、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続する。
第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３は、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とを接続する。
第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３は、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とを接続する。
第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６は、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをステッチボンディング接続する。
第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３は、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とを接続する。
第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とを接続する。ここで、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、ステッチボンディング接続されていても良い。
また、図３７〜図３８に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６には、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６が搭載され、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６には、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６が搭載され、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３には、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３が搭載され、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３には、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３が搭載され、接地電極パターンＥＰには、接地電位端子電極ＮＬが搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、電源電圧供給端子電極ＰＬが搭載され、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、出力端子電極ＵＬ・ＶＬ・ＷＬが搭載される。
第２の実施の形態に係るパワーモジュール半導体装置１において、出力端子電極ＵＬ・ＶＬ・ＷＬは、図３８に示すように、強度を上昇するための出力端子電極拡張部ＵＥ・ＶＥ・ＷＥを備えていても良い。
同様に、第２の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、図３８に示すように、強度を上昇するための電源電圧供給端子電極拡張部ＰＬＥおよび接地電位端子電極拡張部ＮＬＥを備えていても良い。
また、図示は省略するが、このような強度を上昇するための電極拡張部は、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６のそれぞれの接続部に形成されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置１において、後述する図４６（ａ）および図４６（ｂ）に示すように、セラミック基板１０の表面および裏面には、第２プレート層１０ｂ上を除き、トランスファモールド樹脂１２を備える。
（製造方法）
第２の実施の形態に係るパワーモジュール半導体装置１の製造方法の一工程を説明する模式的断面構造は、図３９〜図４４および図４６（ａ）および図４６（ｂ）に示すように表される。また、図４４の工程に対応する第２の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図４５に示すように表される。
第２の実施の形態に係るパワーモジュール半導体装置１の基板構造は、第１の実施の形態と同様に、図１８（ａ）に示すようなセラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなるＤＢＣ基板を適用可能である。或いは、図１８（ｂ）に示すようなセラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成しても良い。第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。
第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図３９に示すように、セラミック基板１０を複数に分割する工程と、複数に分割されたセラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷの表面上に第１プレート層１０ａを形成する工程と、複数に分割されたセラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷの裏面上に第２プレート層１０ｂを形成する工程とを有する。
また、第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４０に示すように、複数のセラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷの表面上の第１プレート層１０ａをパターニングして、セラミック基板ＳＥＥの第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３とを形成し、かつセラミック基板ＳＥＥの第１の辺に離隔して、セラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷ上に低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）を形成し、セラミック基板ＳＥＨ上に高圧側ドレイン電極パターンＤ（Ｋ）を形成し、前記セラミック基板ＳＥＥ上に接地電極パターンＥＰを形成する工程を有する。
また、第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４１に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）上に低圧側トランジスタＱ４・Ｑ５・Ｑ６および低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６を搭載し、高圧側ドレイン電極パターンＤ（Ｋ）上に高圧側トランジスタＱ１・Ｑ２・Ｑ３および高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３を搭載する工程を有する。
また、第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４２に示すように、セラミック基板ＳＥＥの第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６に低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６を接続し、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６に低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６を接続し、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３に高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３を接続し、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３に高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３を接続し、セラミック基板ＳＥＥの第１の辺と別のセラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷの第２の辺において低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）に出力端子電極ＵＬ・ＶＬ・ＷＬを接続し、セラミック基板ＳＥＥの第１の辺およびセラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷの第２の辺と異なるセラミック基板ＳＥＥの第３の辺において接地電極パターンＥＰに接地電位端子電極ＮＬを接続し、セラミック基板ＳＥＥの第１の辺およびセラミック基板ＳＥＬ・ＳＥＶ・ＳＥＷの第２の辺と異なるセラミック基板ＳＥＨの第３の辺において高圧側ドレイン電極パターンＤ（Ｋ）に電源電圧供給端子電極ＰＬを接続する工程を有する。
また、第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４３に示すように、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続し、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続し、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続し、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続し、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続し、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用いて接続し、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いて接続する工程を有する。
なお、上記のボンディング接続する工程では、ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３・ＳＷ４・ＳＷ５・ＳＷ６およびボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３・ＧＷ４・ＧＷ５・ＧＷ６は、相対的に細いボンディングワイヤを使用する。また、ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３・ＡＷ４・ＡＷ５・ＡＷ６およびボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、相対的に太いボンディングワイヤを使用する。尚、図示では１本で示されているが、相対的に太いボンディングワイヤは、例えば、４本程度並列に接続されていても良い。
また、相対的に太いボンディングワイヤ接続を、相対的に細いボンディングワイヤ接続よりも先に実行することが望ましい。また、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６およびダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６間のボンディングワイヤ接続を、端子電極パターンのボンディングワイヤ接続よりも先に実行することが望ましい。相対的に太いボンディングワイヤの接続時に加わる力によって、相対的に細いボンディングワイヤがダメージを被るのを回避するためである。
また、第２の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４４および図４５の矢印Ｂに示すように、セラミック基板１０の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する工程を有する。
以下、図３９〜図４６を参照して、各工程を詳述する。図３９〜図４４、図４６（ａ）および図４６（ｂ）は、図３７において、ＩＶ−ＩＶ線に沿う模式的断面構造を表す。
（ａ）まず、図３９に示すように、セラミック基板１０を複数に分割して、セラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷを形成し、セラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷの表面に第１プレート層１０ａを形成し、セラミック基板ＳＥＥ・ＳＥＨ・ＳＥＷの裏面に第２プレート層１０ｂを形成する。
（ｂ）次に、図４０に示すように、第１プレート層１０ａをパターニングして、高圧側ソース端子電極パターンＳＬＰ３、接地電極パターンＥＰ、高圧側ドレイン電極パターンＤ（Ｋ）および低圧側ドレイン電極パターンＤ（Ｋ６）を形成する。
（ｃ）次に、図４１に示すように、高圧側ドレイン電極パターンＤ（Ｋ）上に半田層１５を介して、高圧側トランジスタＱ３および高圧側ダイオードＤ３を搭載する。高圧側トランジスタＱ３と高圧側ダイオードＤ３は互いに逆並列接続され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ３のドレイン電極および高圧側ダイオードＤ３のカソード電極が接続される。
（ｄ）次に、図４２に示すように、高圧側ソース端子電極パターンＳＬＰ３上に半田層１４を介して、高圧側ソース端子電極ＳＬ３を接続し、低圧側ドレイン電極パターンＤ（Ｋ６）上に半田層１６を介して、出力端子電極ＷＬを接続する。
（ｅ）次に、図４３に示すように、高圧側ソース端子電極パターンＳＬＰ３と高圧側トランジスタＱ３のソースパッド電極ＳＰ３とをボンディングワイヤＳＷ３を用いて接続し、高圧側トランジスタＱ３のソースパッド電極ＳＰ３と高圧側ダイオードＤ３のアノード電極Ａ３とをボンディングワイヤＡＷ３を用いて接続し、高圧側ダイオードＤ３のアノード電極Ａ３と低圧側ドレイン電極パターンＤ（Ｋ６）とをボンディングワイヤＢＷ３を用いて接続する。
ここで、詳細には、図４５に示すように、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続する。
また、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続する。
また、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続する。
また、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続する。
また、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続する。
また、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用い、また、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いてステッチボンディング接続する。
また、１本のボンディングワイヤで、ボンディングワイヤＡＷ１とボンディングワイヤＢＷ１で示す部分を連続してステッチボンディングしても良い。ボンディングワイヤＡＷ２とボンディングワイヤＢＷ２、ボンディングワイヤＡＷ３とボンディングワイヤＢＷ３についても同様である。
また、ボンディングワイヤＡＷ４で示す部分を接地電極パターンＥＰと低圧側トランジスタＱ４のソースパッド電極ＳＰ４間、低圧側トランジスタＱ４のソースパッド電極ＳＰ４と低圧側ダイオードＤ４のアノード電極Ａ４間とで、それぞれ別のボンディングワイヤでワイヤボンディング接続しても良い。ボンディングワイヤＡＷ５、ボンディングワイヤＡＷ６についても同様である。
（ｆ）次に、図４４の矢印Ｂに示すように、セラミック基板１０（ＳＥＷ）の低圧側ドレイン電極パターンＤ（Ｋ６）が配置される側から、トランスファモールド樹脂１２を注入する。
ここで、詳細には、図４５の矢印Ｂに示すように、セラミック基板１０（ＳＥＬ・ＳＥＶ・ＳＥＷ）の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する。ここで、トランスファモールド樹脂１２の材料としては、例えば、熱硬化性のエポキシ系樹脂などを適用可能である。また、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続するゲートボンディングワイヤ（細線ワイヤ）ＧＷ４・ＧＷ５・ＧＷ６と対面の方向からトランスファモールド樹脂１２を注入しても良い。
（ｇ）次に、図４６（ａ）および図４６（ｂ）に示すように、トランスファモールド樹脂１２を複数のセラミック基板１０の表面および裏面に形成する。ここで、トランスファモールド樹脂１２は、第２プレート層１０ｂ上を除き、複数のセラミック基板１０の表面および裏面を覆うように形成される。すなわち、複数のセラミック基板１０の裏面上で、分割された第２プレート層１０ｂ間および複数のセラミック基板１０間の溝部にもトランスファモールド樹脂１２が形成される。
以上の工程により、結果として、第２の実施の形態に係るパワーモジュール半導体装置１が完成する。尚、図４６（ｂ）に示すように、トランスファモールド樹脂１２の周辺部は、角度θを有することが望ましい。ここで、角度θの値は、例えば、約７０度〜８５度である。このような角度θを有することで、図１１に示された治具４００の金型からトランスファモールド樹脂１２を外れ易くすることができる。
尚、第１の実施の形態の変形例１２〜１５と同様の端子電極の配置構成は、第２の実施の形態においても変形例として適用可能である。
第２の実施の形態によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール半導体装置１において、端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的鳥瞰構成は、図４７に示すように表される。また、第３の実施の形態に係るパワーモジュール半導体装置１の端子電極、トランジスタ、およびダイオードを実装した構造を示す模式的平面パターン構成は、図４８に示すように表され、第３の実施の形態に係るパワーモジュール半導体装置１の回路構成は、図１７と同様に表される。
第３の実施の形態に係るパワーモジュール半導体装置１においては、図４７〜図４８に示すように、セラミック基板１０が複数に分割されている。
第３の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールドでモジュールを作製した際に、封止の樹脂と中のセラミック基板１０の膨張率の差により、モジュールが変形するのを抑制するために、中のセラミック基板１０を分割する。すなわち、セラミック基板１０を複数に分けて一枚一枚のセラミックを小さくし、これらをモールドすることで、トランスファモールドモジュールが変形しにくくなり、トランスファモールドモジュールを反りにくくすることができる。
また、セラミック基板１０のコーナー部は、テーパー形状もしくは曲面形状を備えていても良い。トランスファモールド樹脂１２の注入工程において、トランスファモールド樹脂１２を分割されたセラミック基板１０間にも有効に注入することができるからである。
第３の実施の形態に係るパワーモジュール半導体装置１において、セラミック基板１０は、図４７〜図４８に示すように、ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４の４個に分割されている。
ここで、セラミック基板ＳＥ１上には、ソース端子電極ＳＬ１〜ＳＬ６・ゲート端子電極ＧＬ１〜ＧＬ６に接続されるソース端子プレート電極ＳＬＰ１〜ＳＬＰ６・ゲート端子プレート電極ＧＬＰ１〜ＧＬＰ６が配置される。
また、隣接するセラミック基板ＳＥ１・ＳＥ２上には、接地電位端子電極ＮＬに接続される接地プレート電極ＥＰが跨って配置される。
また、隣接するセラミック基板ＳＥ２・ＳＥ３上には、電源電圧供給端子電極ＰＬに接続されるドレイン電極パターンＤ（Ｋ）が跨って配置される。
また、隣接するセラミック基板ＳＥ２・ＳＥ３・ＳＥ４上には、出力端子電極ＵＬに接続されるドレイン電極パターンＤ（Ｋ４）と、出力端子電極ＵＶに接続されるドレイン電極パターンＤ（Ｋ５）と、出力端子電極ＵＷに接続されるドレイン電極パターンＤ（Ｋ６）とが跨って配置される。
第３の実施の形態に係るパワーモジュール半導体装置１の模式的外観平面構成は、図１と同様に表され、裏面構成は、分割されたセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の裏面上に配置される第２プレート層１０ｂのパターン構成と同様に表される。
第３の実施の形態に係るパワーモジュール半導体装置１は、複数に分割されたセラミック基板１０と、第１プレート層１０ａと、第２プレート層１０ｂと、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６と、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３と、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３と、出力端子電極ＵＬ・ＶＬ・ＷＬと、電源電圧供給端子電極ＰＬと、接地電位端子電極ＮＬとを備える。
第１プレート層１０ａは、複数に分割されたセラミック基板１０の表面に配置され、第２プレート層１０ｂは、複数に分割されたセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の裏面に配置される。
第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。セラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなる基板構造は、ＤＢＣ基板を適用可能である。或いは、複数に分割されたセラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成可能である。第１プレート層１０ａは、複数に分割されたセラミック基板１０の表面に、隣接するセラミック基板１０の表面に跨って貼り付けることによって、形成しても良い。
低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６は、セラミック基板ＳＥ１の第１の辺に配置される。低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６は、セラミック基板ＳＥ１の第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６にそれぞれ隣接して配置される。
高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３は、セラミック基板ＳＥ１の第１の辺に配置され、かつ低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６および低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６と離隔して配置される。
高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３は、セラミック基板ＳＥ１の第１の辺に配置され、かつ高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３にそれぞれ隣接して配置される。
出力端子電極ＵＬ・ＶＬ・ＷＬは、セラミック基板ＳＥ１の第１の辺と対向するセラミック基板ＳＥ４の第２の辺に配置される。
電源電圧供給端子電極ＰＬは、セラミック基板ＳＥ１の第１の辺およびセラミック基板ＳＥ４の第２の辺と異なるセラミック基板ＳＥ３の第３の辺に配置される。
接地電位端子電極ＮＬは、セラミック基板ＳＥ１の第１の辺と異なるセラミック基板ＳＥ１・ＳＥ２の第３の辺に配置され、かつ電源電圧供給端子電極ＰＬと離隔して配置される。
また、セラミック基板１０は、酸化アルミニウム（Ａｌ2Ｏ3、）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）のいずれかで形成可能である。
また、セラミック基板１０／第１プレート層１０ａおよび第２プレート層１０ｂは、酸化アルミニウム基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極のいずれかで形成可能である。
セラミック基板１０／放熱板として機能する第２プレート層１０ｂの組み合わせ例としては、例えば、アルミナ基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極などを挙げることができる。窒化アルミニウム基板／Ａｌプレート電極の組み合わせ例では、窒化アルミニウム基板は熱抵抗が小さいという特徴があるが、割れやすいため厚く形成する必要がある。窒化シリコン基板／Ｃｕプレート電極の組み合わせ例では、窒化シリコン基板の熱抵抗が窒化アルミニウム基板の約１／３であり、高温特性も良好である。ここで、アルミナ基板／Ｃｕプレート電極の組み合わせがもっとも安価である。
第３の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールドでモジュールを作製した際、高温環境下で熱応力により、モジュールが変形するのを抑制するために、セラミック基板１０を複数に分割し、複数に分割されたセラミック基板１０間の溝を樹脂で覆うことで、応力やモジュールの変形量を低減化することができる。
すなわち、第３の実施の形態に係るパワーモジュール半導体装置１においては、セラミック基板１０を複数に分割し、複数に分割されたセラミック基板１０間の溝およびトランスファモールドモジュールの表と裏の両面に樹脂がまわるようにすることで、変形を小さくし、応力を低減することができる。
第３の実施の形態に係るパワーモジュール半導体装置１においても、小型化するためにトランスファモールドのモジュールを形成している。この時に、端子電極をモールドパッケージの３方向から出して絶縁距離をとることができる。
第３の実施の形態に係るパワーモジュール半導体装置１においては、インバータ動作の時に高圧側の信号端子は、低圧側の信号端子から離して配置し、低圧側の信号端子は、一部に並べて配置する。このため、低圧側の信号端子を一部に並べて配置し、高圧側の信号端子を互いに離隔して配置し、出力端子を低圧側および高圧側の信号端子から離隔して配置し、かつ電源電圧端子および接地電位端子を出力端子および信号端子から離隔して配置している。
第３の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧端子および接地電位端子・低圧側および高圧側の信号端子・出力端子をトランスファモールドのモジュールパッケージの３方向から出して絶縁距離をとることもできる。
また、第３の実施の形態に係るパワーモジュール半導体装置１においては、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、電源ＶおよびキャパシタＣの接続を容易にするため、隣接して配置する。
また、第３の実施の形態に係るパワーモジュール半導体装置１においては、トランスファモールド樹脂の樹脂注入時に歪応力が加わる部分において、出力端子電極ＵＬ・ＶＬ・ＷＬの幅を広く設定しても良い。すなわち、第３の実施の形態に係るパワーモジュール半導体装置１においては、高耐熱モールドモジュールの電力端子側に樹脂注入ゲートを作製すると共に、高耐熱モールドモジュールの電力端子にはずれ防止用の凸部を作製しても良い。
電力端子側の電力用ボンディングワイヤは、信号線用ボンディングワイヤに比べて太いので、高耐熱樹脂の樹脂注入は、電力端子側から実施することが望ましい。また、電力端子の強度を上昇するために、電力端子内部に凸部を形成している。電力端子内部に凸部を形成することによって、電力端子の強度を増大することができ、電力用ボンディングワイヤの外れを防止することができる。すなわち、硬度が相対的に高い高耐熱樹脂が、樹脂注入成型の際に応力に強い側から注入するので、組み立て時の不良を低減することができる。
第３の実施の形態に係るパワーモジュール半導体装置１において、第１プレート層１０ａは、図４７〜図４８および図１７に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と、低圧側トランジスタＱ４・Ｑ５・Ｑ６を搭載する低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）と、高圧側トランジスタＱ１・Ｑ２・Ｑ３を搭載する高圧側ドレイン電極パターンＤ（Ｋ）と、接地電極パターンＥＰとを備える。
また、第３の実施の形態に係るパワーモジュール半導体装置１において、図４７〜図４８および図１７に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６が搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３が搭載される。
ここで、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、ダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６のチップサイズは、例えば、約５ｍｍ×５ｍｍであり、厚さは、例えば、約０．２５ｍｍである。また、チップサイズは、これに限らず、例えば、４ｍｍ角〜６ｍｍ角とすれば良い。また、接地電極パターンＥＰの厚さは、例えば、約０．３〜０．４ｍｍである。また、各端子電極の厚さは、例えば、約０．２ｍｍである。さらに、半田層１４・１５の厚さは、例えば、約０．１ｍｍである。
また、第３の実施の形態に係るパワーモジュール半導体装置１は、後述する図５５に示すように、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６と、第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６と、第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３と、第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３と、第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６と、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と、第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３とを備える。
ここで、第１ボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６は、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とを接続する。
第２ボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６は、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続する。
第３ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３は、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とを接続する。
第４ボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３は、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とを接続する。
第５ボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６は、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをステッチボンディング接続する。
第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３は、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とを接続する。
第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とを接続する。ここで、第６ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３と第７ボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、ステッチボンディング接続されていても良い。
また、図４７〜図４８に示すように、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６には、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６が搭載され、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６には、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６が搭載され、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３には、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３が搭載され、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３には、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３が搭載され、接地電極パターンＥＰには、接地電位端子電極ＮＬが搭載され、高圧側ドレイン電極パターンＤ（Ｋ）には、電源電圧供給端子電極ＰＬが搭載され、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）には、出力端子電極ＵＬ・ＶＬ・ＷＬが搭載される。
第３の実施の形態に係るパワーモジュール半導体装置１において、出力端子電極ＵＬ・ＶＬ・ＷＬは、図４８に示すように、強度を上昇するための出力端子電極拡張部ＵＥ・ＶＥ・ＷＥを備えていても良い。
同様に、第３の実施の形態に係るパワーモジュール半導体装置１において、電源電圧供給端子電極ＰＬおよび接地電位端子電極ＮＬは、図４８に示すように、強度を上昇するための電源電圧供給端子電極拡張部ＰＬＥおよび接地電位端子電極拡張部ＮＬＥを備えていても良い。
また、図示は省略するが、このような強度を上昇するための電極拡張部は、高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３、高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３、低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６、低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６のそれぞれの接続部に形成されていても良い。
また、第３の実施の形態に係るパワーモジュール半導体装置１において、後述する図５６（ａ）および図５６（ｂ）に示すように、セラミック基板１０の表面および裏面には、第２プレート層１０ｂ上を除き、トランスファモールド樹脂１２を備える。
（製造方法）
第３の実施の形態に係るパワーモジュール半導体装置１の製造方法の一工程を説明する模式的断面構造は、図４９〜図５４および図５６（ａ）および図５６（ｂ）に示すように表される。また、図５４の工程に対応する第３の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図５５に示すように表される。
第３の実施の形態に係るパワーモジュール半導体装置１の基板構造は、第１の実施の形態と同様に、図１８（ａ）に示すようなセラミック基板１０・第１プレート層１０ａ・第２プレート層１０ｂからなるＤＢＣ基板を適用可能である。或いは、図１８（ｂ）に示すようなセラミック基板１０の表面・裏面に対して、適宜、第１プレート層１０ａ・第２プレート層１０ｂを貼り付けることによって形成しても良い。第１プレート層１０ａおよび第２プレート層１０ｂは、例えば、銅プレート層で形成可能である。
第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図４９に示すように、セラミック基板１０を複数に分割する工程と、複数に分割されたセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の表面上に第１プレート層１０ａを形成する工程と、複数に分割されたセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の裏面上に第２プレート層１０ｂを形成する工程とを有する。
また、第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図５０に示すように、複数のセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の表面上の第１プレート層１０ａをパターニングして、セラミック基板ＳＥ１の第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３とを形成し、かつセラミック基板ＳＥ１の第１の辺に離隔して、セラミック基板ＳＥ２・ＳＥ３・ＳＥ４上に跨って、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）を形成し、セラミック基板ＳＥ２・ＳＥ３上に跨って、高圧側ドレイン電極パターンＤ（Ｋ）を形成し、セラミック基板ＳＥ１・ＳＥ２上に跨って、接地電極パターンＥＰを形成する工程を有する。
また、第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図５１に示すように、低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）上に低圧側トランジスタＱ４・Ｑ５・Ｑ６および低圧側トランジスタＱ４・Ｑ５・Ｑ６に逆並列接続される低圧側ダイオードＤ４・Ｄ５・Ｄ６を搭載し、高圧側ドレイン電極パターンＤ（Ｋ）上に高圧側トランジスタＱ１・Ｑ２・Ｑ３および高圧側トランジスタＱ１・Ｑ２・Ｑ３に逆並列接続される高圧側ダイオードＤ１・Ｄ２・Ｄ３を搭載する工程を有する。
また、第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図５２に示すように、以下の工程を有する。すなわち、セラミック基板ＳＥ１の第１の辺において低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６に低圧側ゲート端子電極ＧＬ４・ＧＬ５・ＧＬ６を接続する。低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６に低圧側ソース端子電極ＳＬ４・ＳＬ５・ＳＬ６を接続し、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３に高圧側ゲート端子電極ＧＬ１・ＧＬ２・ＧＬ３を接続する。高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３に高圧側ソース端子電極ＳＬ１・ＳＬ２・ＳＬ３を接続する。セラミック基板ＳＥ１の第１の辺と別のセラミック基板ＳＥ４の第２の辺において低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）に出力端子電極ＵＬ・ＶＬ・ＷＬを接続する。セラミック基板ＳＥ１の第１の辺およびセラミック基板ＳＥ４の第２の辺と異なるセラミック基板ＳＥ１・ＳＥ２の第３の辺において接地電極パターンＥＰに接地電位端子電極ＮＬを接続する。セラミック基板ＳＥ１の第１の辺およびセラミック基板ＳＥ４の第２の辺と異なるセラミック基板ＳＥ３の第３の辺において高圧側ドレイン電極パターンＤ（Ｋ）に電源電圧供給端子電極ＰＬを接続する。
また、第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図５３に示すように、以下の工程を有する。すなわち、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続する。低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続する。高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続する。高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続する。接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続する。高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用いて接続する。高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いて接続する。
なお、上記のボンディング接続する工程では、ボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３・ＳＷ４・ＳＷ５・ＳＷ６およびボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３・ＧＷ４・ＧＷ５・ＧＷ６は、相対的に細いボンディングワイヤを使用する。また、ボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３・ＡＷ４・ＡＷ５・ＡＷ６およびボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３は、相対的に太いボンディングワイヤを使用する。尚、図示では１本で示されているが、相対的に太いボンディングワイヤは、例えば、４本程度並列に接続されていても良い。
また、相対的に太いボンディングワイヤ接続を、相対的に細いボンディングワイヤ接続よりも先に実行することが望ましい。また、トランジスタＱ１・Ｑ２・Ｑ３・Ｑ４・Ｑ５・Ｑ６およびダイオードＤ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５・Ｄ６間のボンディングワイヤ接続を、端子電極パターンのボンディングワイヤ接続よりも先に実行することが望ましい。相対的に太いボンディングワイヤの接続時に加わる力によって、相対的に細いボンディングワイヤがダメージを被るのを回避するためである。
また、第３の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図５４および図５５の矢印Ｂに示すように、セラミック基板ＳＥ４の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する工程を有する。
以下、図４９〜図５６を参照して、各工程を詳述する。図４９〜図５４、図５６（ａ）および図５６（ｂ）は、図４７において、Ｖ−Ｖ線に沿う模式的断面構造を表す。
（ａ）まず、図４９に示すように、セラミック基板１０を複数に分割して、セラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）を形成し、セラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の表面に第１プレート層１０ａを形成し、セラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の裏面に第２プレート層１０ｂを形成する。
（ｂ）次に、図５０に示すように、第１プレート層１０ａをパターニングして、高圧側ソース端子電極パターンＳＬＰ３、接地電極パターンＥＰ、高圧側ドレイン電極パターンＤ（Ｋ）および低圧側ドレイン電極パターンＤ（Ｋ６）を形成する。
（ｃ）次に、図５１に示すように、高圧側ドレイン電極パターンＤ（Ｋ）上に半田層１５を介して、高圧側トランジスタＱ１および高圧側ダイオードＤ３を搭載する。高圧側トランジスタＱ１と高圧側ダイオードＤ３は互いに逆並列接続され、高圧側ドレイン電極パターンＤ（Ｋ）には、高圧側トランジスタＱ１のドレイン電極および高圧側ダイオードＤ３のカソード電極が接続される。
（ｄ）次に、図５２に示すように、高圧側ソース端子電極パターンＳＬＰ３上に半田層１４を介して、高圧側ソース端子電極ＳＬ３を接続し、低圧側ドレイン電極パターンＤ（Ｋ６）上に半田層１６を介して、出力端子電極ＷＬを接続する。
（ｅ）次に、図５３に示すように、高圧側ソース端子電極パターンＳＬＰ３と高圧側トランジスタＱ３のソースパッド電極ＳＰ３とをボンディングワイヤＳＷ３を用いて接続し、高圧側トランジスタＱ３のソースパッド電極ＳＰ３と高圧側ダイオードＤ３のアノード電極Ａ３とをボンディングワイヤＡＷ３を用いて接続し、高圧側ダイオードＤ３のアノード電極Ａ３と低圧側ドレイン電極パターンＤ（Ｋ６）とをボンディングワイヤＢＷ３を用いて接続する。
ここで、詳細には、図５５に示すように、低圧側ソース端子電極パターンＳＬＰ４・ＳＬＰ５・ＳＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６とをボンディングワイヤＳＷ４・ＳＷ５・ＳＷ６を用いて接続する。
また、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とをボンディングワイヤＧＷ４・ＧＷ５・ＧＷ６を用いて接続する。
また、高圧側ソース端子電極パターンＳＬＰ１・ＳＬＰ２・ＳＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３とをボンディングワイヤＳＷ１・ＳＷ２・ＳＷ３を用いて接続する。
また、高圧側ゲート端子電極パターンＧＬＰ１・ＧＬＰ２・ＧＬＰ３と高圧側トランジスタＱ１・Ｑ２・Ｑ３のゲートパッド電極ＧＰ１・ＧＰ２・ＧＰ３とをボンディングワイヤＧＷ１・ＧＷ２・ＧＷ３を用いて接続する。
また、接地電極パターンＥＰと低圧側トランジスタＱ４・Ｑ５・Ｑ６のソースパッド電極ＳＰ４・ＳＰ５・ＳＰ６および低圧側ダイオードＤ４・Ｄ５・Ｄ６のアノード電極Ａ４・Ａ５・Ａ６とをボンディングワイヤＡＷ４・ＡＷ５・ＡＷ６を用いてステッチボンディング接続する。
また、高圧側トランジスタＱ１・Ｑ２・Ｑ３のソースパッド電極ＳＰ１・ＳＰ２・ＳＰ３と高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３とをボンディングワイヤＡＷ１・ＡＷ２・ＡＷ３を用い、また、高圧側ダイオードＤ１・Ｄ２・Ｄ３のアノード電極Ａ１・Ａ２・Ａ３と低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）とをボンディングワイヤＢＷ１・ＢＷ２・ＢＷ３を用いてステッチボンディング接続する。
また、１本のボンディングワイヤで、ボンディングワイヤＡＷ１とボンディングワイヤＢＷ１で示す部分を連続してステッチボンディングしても良い。ボンディングワイヤＡＷ２とボンディングワイヤＢＷ２、ボンディングワイヤＡＷ３とボンディングワイヤＢＷ３についても同様である。
また、ボンディングワイヤＡＷ４で示す部分を接地電極パターンＥＰと低圧側トランジスタＱ４のソースパッド電極ＳＰ４間、低圧側トランジスタＱ４のソースパッド電極ＳＰ４と低圧側ダイオードＤ４のアノード電極Ａ４間とで、それぞれ別のボンディングワイヤでワイヤボンディング接続しても良い。ボンディングワイヤＡＷ５、ボンディングワイヤＡＷ６についても同様である。
（ｆ）次に、図５４の矢印Ｂに示すように、セラミック基板１０（ＳＥ４）の低圧側ドレイン電極パターンＤ（Ｋ６）が配置される側から、トランスファモールド樹脂１２を注入する。
ここで、詳細には、図５５の矢印Ｂに示すように、セラミック基板１０（ＳＥ４）の低圧側ドレイン電極パターンＤ（Ｋ４）・Ｄ（Ｋ５）・Ｄ（Ｋ６）が形成された側からトランスファモールド樹脂１２を注入する。ここで、トランスファモールド樹脂１２の材料としては、例えば、熱硬化性のエポキシ系樹脂などを適用可能である。また、低圧側ゲート端子電極パターンＧＬＰ４・ＧＬＰ５・ＧＬＰ６と低圧側トランジスタＱ４・Ｑ５・Ｑ６のゲートパッド電極ＧＰ４・ＧＰ５・ＧＰ６とを接続するゲートボンディングワイヤ（細線ワイヤ）ＧＷ４・ＧＷ５・ＧＷ６と対面の方向からトランスファモールド樹脂１２を注入しても良い。
（ｇ）次に、図５６（ａ）および図５６（ｂ）に示すように、トランスファモールド樹脂１２を複数のセラミック基板１０の表面および裏面に形成する。ここで、トランスファモールド樹脂１２は、第２プレート層１０ｂ上を除き、複数のセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の表面および裏面を覆うように形成される。すなわち、複数のセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）の裏面上で、分割された第２プレート層１０ｂ間および複数のセラミック基板１０（ＳＥ１・ＳＥ２・ＳＥ３・ＳＥ４）間の溝部にもトランスファモールド樹脂１２が形成される。
以上の工程により、結果として、第３の実施の形態に係るパワーモジュール半導体装置１が完成する。尚、図５６（ｂ）に示すように、トランスファモールド樹脂１２の周辺部は、角度θを有することが望ましい。ここで、角度θの値は、例えば、約７０度〜８５度である。このような角度θを有することで、図１１に示された治具４００の金型からトランスファモールド樹脂１２を外れ易くすることができる。
また、第１の実施の形態の変形例１２〜１５と同様の端子電極の配置構成は、第３の実施の形態においても変形例として適用可能である。
第３の実施の形態によれば、トランスファモールドの小型化および熱応力低減化による反り量の低減化を実現するパワーモジュール半導体装置を提供することができる。
以上に述べたように、本発明によれば、トランスファモールドの小型化を実現する端子配置を有するパワーモジュール半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本発明は実施の形態および変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、電気自動車、ハイブリッド自動車、産業用機器、パワーコンディショナー、電源やモータ駆動用のインバータやコンバータ、家電製品に搭載されるパワー半導体モジュール、インテリジェントパワーモジュールなどパワーエレクトロニクス分野のパワーデバイス全般に適用可能である。
１…パワーモジュール半導体装置
１０、ＳＥＥ、ＳＥＨ、ＳＥＬ、ＳＥＶ、ＳＥＷ、ＳＥ１〜ＳＥ４…セラミック基板
１０ａ、１０ｂ…プレート層
１２…トランスファモールド樹脂
１３…接着層
１４、１５，１６…半田層
１８Ｎ、１８Ｐ…ピンホール
２０・・・電解コンデンサ
２２Ｎ、２２Ｐ…ピン
５０…ゲートドライブ部
５２…パワーモジュール部
５４…３相モータ部
２４…ドレイン領域
２６…高抵抗基板
２８…ベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
１００…半導体デバイス
２００…実装基板
３００ａ、３００ｂ…デュアルインラインパッケージ
４００…治具
４２０…導通孔
５００…キャビティー
Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、ＧＬ、ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＧＬ５、ＧＬ６…ゲート端子電極
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６…ソース端子電極
ＮＬ…接地電位端子電極
ＰＬ…電源電圧供給端子電極
ＮＬＥ…接地電位端子電極拡張部
ＰＬ…電源電圧供給端子電極拡張部
ＵＬ、ＶＬ、ＷＬ…出力端子電極
ＵＥ、ＶＥ、ＷＥ…出力端子電極拡張部
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６…ダイオードアノード電極
Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、ｋＡ６…ダイオードカソード電極
Ｄ（Ｋ）、Ｄ（Ｋ４）、Ｄ（Ｋ５）、Ｄ（Ｋ６）…ドレイン電極パターン
ＳＰ、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ５、ＳＰ６…ソースパッド電極
ＧＰ、ＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４、ＧＰ５、ＧＰ６…ゲートパッド電極
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６…トランジスタ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６…ダイオード
ＳＬＰ１、ＳＬＰ２、ＳＬＰ３、ＳＬＰ４、ＳＬＰ５、ＳＬｐ６…ソース端子プレート電極
ＧＬＰ１、ＧＬＰ２、ＧＬＰ３、ＧＬＰ４、ＧＬＰ５、ＧＬＰ６…ゲート端子プレート電極
ＥＰ…接地プレート電極（接地電極パターン）
ＳＷ１〜ＳＷ６…ソースボンディングワイヤ
ＧＷ１〜ＧＷ６…ゲートボンディングワイヤ
ＡＷ１〜ＡＷ６…アノードボンディングワイヤ
ＢＷ１〜ＢＷ３…出力ボンディングワイヤ

Claims (31)

  1. セラミック基板と、
    前記セラミック基板の表面に配置された第１プレート層と、
    前記セラミック基板の裏面に配置され、複数に分割された第２プレート層と、
    前記セラミック基板の第１の辺に配置された低圧側ゲート端子電極と、
    前記第１の辺に配置され、かつ前記低圧側ゲート端子電極に隣接して配置された低圧側ソース端子電極と、
    前記第１の辺に配置され、かつ前記低圧側ゲート端子電極および前記低圧側ソース端子電極と離隔して配置された高圧側ゲート端子電極と、
    前記第１の辺に配置され、かつ前記高圧側ゲート端子電極に隣接して配置された高圧側ソース端子電極と、
    前記セラミック基板の第１の辺と別の第２の辺に配置された出力端子電極と、
    前記第１の辺および前記第２の辺と異なる前記セラミック基板の第３の辺に配置された電源電圧供給端子電極と、
    前記第３の辺に配置され、かつ前記電源電圧供給端子電極と離隔して配置された接地電位電極と
    を備えることを特徴とするパワーモジュール半導体装置。
  2. 前記第２プレート層は、前記セラミック基板の長手方向にストライプ状に分割されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 前記第２プレート層は、前記セラミック基板の短手方向にストライプ状に分割されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  4. 前記第２プレート層は、島状に分割されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  5. 前記第２プレート層のコーナー部は、テーパー形状もしくは曲面形状を備えることを特徴とする請求項２〜４のいずれか１項に記載のパワーモジュール半導体装置。
  6. 前記セラミック基板は、さらに複数に分割されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  7. 前記セラミック基板のコーナー部は、テーパー形状もしくは曲面形状を備えることを特徴とする請求項６に記載のパワーモジュール半導体装置。
  8. 前記端子電極は、前記パワーモジュール半導体装置が実装基板に実装された際、前記セラミック基板の高さ方向に曲げ加工を施されていることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール半導体装置。
  9. 前記第１プレート層は、低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンと、低圧側トランジスタを搭載する低圧側ドレイン電極パターンと、高圧側トランジスタを搭載する高圧側ドレイン電極パターンと、接地電極パターンとを備えることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール半導体装置。
  10. 前記低圧側ドレイン電極パターンには、前記低圧側トランジスタに逆並列接続される低圧側ダイオードが搭載され、前記高圧側ドレイン電極パターンには、前記高圧側トランジスタに逆並列接続される高圧側ダイオードが搭載されることを特徴とする請求項９に記載のパワーモジュール半導体装置。
  11. 前記低圧側ドレイン電極パターン、前記高圧側ドレイン電極パターン若しくは前記接地電極パターンと、前記第２プレート層は、前記セラミック基板を挟みに対向していることを特徴とする請求項９または１０に記載のパワーモジュール半導体装置。
  12. 前記低圧側ゲート端子電極パターンには、前記低圧側ゲート端子電極が搭載され、前記低圧側ソース端子電極パターンには、前記低圧側ソース端子電極が搭載され、前記高圧側ゲート端子電極パターンには、前記高圧側ゲート端子電極が搭載され、前記高圧側ソース端子電極パターンには、前記高圧側ソース端子電極が搭載され、前記接地電極パターンには、前記接地電位電極が搭載され、前記高圧側ドレイン電極パターンには、前記電源電圧供給端子電極が搭載され、前記低圧側ドレイン電極パターンには、前記出力端子電極が搭載されることを特徴とする請求項９〜１１のいずれか１項に記載のパワーモジュール半導体装置。
  13. 前記低圧側ソース端子電極パターンと前記低圧側トランジスタのソースパッド電極とを接続する第１ボンディングワイヤと、
    前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とを接続する第２ボンディングワイヤと、
    前記高圧側ソース端子電極パターンと前記高圧側トランジスタのソースパッド電極とを接続する第３ボンディングワイヤと、
    前記高圧側ゲート端子電極パターンと前記高圧側トランジスタのゲートパッド電極とを接続する第４ボンディングワイヤと、
    接地電極パターンと前記低圧側トランジスタのソースパッド電極および前記低圧側ダイオードのアノード電極とを接続する第５ボンディングワイヤと、
    前記高圧側トランジスタのソースパッド電極と前記高圧側ダイオードのアノード電極とを接続する第６ボンディングワイヤと、
    前記高圧側ダイオードのアノード電極と前記低圧側ドレイン電極パターンとを接続する第７ボンディングワイヤと
    を備えることを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  14. 前記出力端子電極は、強度を上昇するための出力端子拡張部を備えることを特徴とする請求項９〜１３のいずれか１項に記載のパワーモジュール半導体装置。
  15. 前記電源電圧供給端子電極および前記接地電位電極は、強度を上昇するための電源電圧供給端子電極拡張部および接地電位電極拡張部を備えることを特徴とする請求項９〜１４のいずれか１項に記載のパワーモジュール半導体装置。
  16. 前記セラミック基板の前記表面および前記裏面には、前記第２プレート層上を除き、トランスファモールド樹脂を備えることを特徴とする請求項９〜１５のいずれか１項に記載のパワーモジュール半導体装置。
  17. 前記電源電圧供給端子電極および前記接地電位電極は、電解コンデンサのピンを接続するためのピンホール若しくはネジ穴を備えることを特徴とする請求項９〜１６のいずれか１項に記載のパワーモジュール半導体装置。
  18. 前記電源電圧供給端子電極および前記接地電位電極は、前記ピンホールの周囲に丸みを持たせた拡張部を備えることを特徴とする請求項１７に記載のパワーモジュール半導体装置。
  19. 前記セラミック基板は、酸化アルミニウム（Ａｌ2Ｏ3、）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）のいずれかで形成されたことを特徴とする請求項１〜１８のいずれか１項に記載のパワーモジュール半導体装置。
  20. 前記セラミック基板／前記第１プレート層および前記第２プレート層は、酸化アルミニウム基板／Ｃｕプレート電極、窒化アルミニウム基板／Ａｌプレート電極、窒化シリコン基板／Ｃｕプレート電極のいずれかで形成されたことを特徴とする請求項１〜１８のいずれか１項に記載のパワーモジュール半導体装置。
  21. 前記トランジスタは、Ｓｉ、ＳｉＣもしくはＧａＮ系のいずれかであることを特徴とする請求項９〜１８のいずれか１項に記載のパワーモジュール半導体装置。
  22. セラミック基板の表面に第１プレート層を形成する工程と、
    前記セラミック基板の裏面に第２プレート層を形成する工程と、
    前記第２プレート層をパターニングして、複数に分割する工程と、
    前記セラミック基板の表面上の第１プレート層をパターニングして、前記セラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１の辺に離隔して低圧側ドレイン電極パターンと、高圧側ドレイン電極パターンと、接地電極パターンとを形成する工程と、
    前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、
    前記セラミック基板の前記第１の辺において低圧側ゲート端子電極と前記低圧側ゲート端子電極パターンとを接続し、低圧側ソース端子電極と前記低圧側ソース端子電極パターンとを接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記セラミック基板の前記第１の辺と別の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記セラミック基板の第３の辺において前記接地電極パターンに接地電極を接続し、前記高圧側ドレイン電極パターンに電源電圧供給端子電極を接続する工程と、
    前記低圧側ソース端子電極パターンと前記低圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲート端子電極パターンと前記高圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタのソースパッド電極および前記低圧側ダイオードのアノード電極とをボンディングワイヤ接続し、前記高圧側トランジスタのソースパッド電極と前記高圧側ダイオードのアノード電極とをボンディングワイヤ接続し、前記高圧側ダイオードのアノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程と
    を有することを特徴とするパワーモジュール半導体装置の製造方法。
  23. 前記セラミック基板を複数に分割する工程をさらに有することを特徴とする請求項２２に記載のパワーモジュール半導体装置の製造方法。
  24. 前記セラミック基板の前記低圧側ドレイン電極パターンが形成された側からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２２または２３に記載のパワーモジュール半導体装置の製造方法。
  25. 前記セラミック基板の前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とを接続するボンディングワイヤと対面の方向からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２２または２３に記載のパワーモジュール半導体装置の製造方法。
  26. セラミック基板を複数に分割する工程と、
    複数に分割されたセラミック基板の表面上に第１プレート層を形成する工程と、
    複数に分割されたセラミック基板の裏面上に第２プレート層を形成する工程と、
    前記第１プレート層をパターニングして、第１のセラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１のセラミック基板の前記第１の辺に離隔して第２のセラミック基板、第３のセラミック基板および第４のセラミック基板上に低圧側ドレイン電極パターンを形成し、第５のセラミック基板上に高圧側ドレイン電極パターンを形成し、前記第１のセラミック基板上に接地電極パターンを形成する工程と、
    前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、
    前記第１のセラミック基板の前記第１の辺において前記低圧側ゲート端子電極パターンに低圧側ゲート端子電極を接続し、前記低圧側ソース端子電極パターンに低圧側ソース端子電極を接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記第１のセラミック基板の前記第１の辺と別の前記第２のセラミック基板、前記第３のセラミック基板および前記第４のセラミック基板の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第１のセラミック基板の第３の辺において前記接地電極パターンに接地電位端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第５のセラミック基板の第３の辺において前記高圧側ドレイン電極パターンに電源電圧供給端子電極を接続する工程と、
    前記低圧側ソース端子電極パターンと前記低圧側トランジスタの前記ソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタの前記ゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタの前記ソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲート端子電極パターンと前記高圧側トランジスタの前記ゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタの前記ソースパッド電極および前記低圧側ダイオードの前記アノード電極とをステッチボンディング接続し、前記高圧側トランジスタの前記ソースパッド電極と前記高圧側ダイオードの前記アノード電極とをボンディングワイヤ接続し、前記高圧側ダイオードの前記アノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程と
    を有することを特徴とするパワーモジュール半導体装置の製造方法。
  27. 前記第２のセラミック基板、前記第３のセラミック基板、および前記第４のセラミック基板の前記低圧側ドレイン電極パターンが形成された側からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２６に記載のパワーモジュール半導体装置の製造方法。
  28. 前記第１のセラミック基板の前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とを接続するボンディングワイヤと対面の方向からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２６または２７に記載のパワーモジュール半導体装置の製造方法。
  29. セラミック基板を複数に分割する工程と、
    前記セラミック基板の表面上に第１プレート層を形成する工程と、
    前記セラミック基板の裏面上に第２プレート層を形成する工程と、
    前記第１プレート層をパターニングして、第１のセラミック基板の第１の辺において低圧側ゲート端子電極パターンと、低圧側ソース端子電極パターンと、高圧側ゲート端子電極パターンと、高圧側ソース端子電極パターンとを形成し、かつ前記第１のセラミック基板の前記第１の辺に離隔して、第２〜第４のセラミック基板上に跨って、低圧側ドレイン電極パターンを形成し、第２〜第３のセラミック基板上に跨って、高圧側ドレイン電極パターンを形成し、第１〜第２のセラミック基板上に跨って、接地電極パターンを形成する工程と、
    前記低圧側ドレイン電極パターン上に低圧側トランジスタおよび前記低圧側トランジスタに逆並列接続される低圧側ダイオードを搭載し、前記高圧側ドレイン電極パターン上に高圧側トランジスタおよび前記高圧側トランジスタに逆並列接続される高圧側ダイオードを搭載する工程と、
    前記第１のセラミック基板の前記第１の辺において前記低圧側ゲート端子電極パターンに低圧側ゲート端子電極を接続し、前記低圧側ソース端子電極パターンに低圧側ソース端子電極を接続し、前記高圧側ゲート端子電極パターンに高圧側ゲート端子電極を接続し、前記高圧側ソース端子電極パターンに高圧側ソース端子電極を接続し、前記第１のセラミック基板の前記第１の辺と別の第４のセラミック基板の第２の辺において前記低圧側ドレイン電極パターンに出力端子電極を接続し、前記第１の辺および前記第２の辺と異なる前記第１のセラミック基板および前記第２のセラミック基板の第３の辺において前記接地電極パターンに接地電位端子電極を接続し、前記第１の辺および前記第２の辺と異なる第３のセラミック基板の第３の辺において前記高圧側ドレイン電極パターンに電源電圧供給端子電極ＰＬを接続する工程と、
    前記低圧側ソース端子電極パターンと前記低圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記高圧側ソース端子電極パターンと前記高圧側トランジスタのソースパッド電極とをボンディングワイヤ接続し、前記高圧側ゲート端子電極パターンと前記高圧側トランジスタのゲートパッド電極とをボンディングワイヤ接続し、前記接地電極パターンと前記低圧側トランジスタのソースパッド電極および前記低圧側ダイオードのアノード電極とをステッチボンディング接続し、前記高圧側トランジスタのソースパッド電極と前記高圧側ダイオードのアノード電極をボンディングワイヤ接続し、前記高圧側ダイオードのアノード電極と前記低圧側ドレイン電極パターンとをボンディングワイヤ接続する工程と
    を有することを特徴とするパワーモジュール半導体装置の製造方法。
  30. 前記第４のセラミック基板の前記低圧側ドレイン電極パターンが形成された側からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２９に記載のパワーモジュール半導体装置の製造方法。
  31. 前記第１のセラミック基板の前記低圧側ゲート端子電極パターンと前記低圧側トランジスタのゲートパッド電極とを接続するボンディングワイヤと対面の方向からトランスファモールド樹脂を注入する工程を有することを特徴とする請求項２９または３０に記載のパワーモジュール半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017175612A1 (ja) * 2016-04-04 2017-10-12 三菱電機株式会社 パワーモジュール、パワー半導体装置及びパワーモジュール製造方法
JP2018117143A (ja) * 2018-03-12 2018-07-26 株式会社日立製作所 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
WO2018146815A1 (ja) * 2017-02-13 2018-08-16 新電元工業株式会社 電子モジュール
WO2020045263A1 (ja) * 2018-08-30 2020-03-05 ローム株式会社 接合構造体、半導体装置および接合方法
DE102023201948A1 (de) 2022-03-07 2023-09-07 Mitsubishi Heavy Industries, Ltd. Substrat für ein Leistungsmodul und Verfahren zur Herstellung eines Substrats für ein Leistungsmodul

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021029321A1 (ja) * 2019-08-09 2021-02-18 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326711A (ja) * 1994-05-31 1995-12-12 Mitsubishi Electric Corp 半導体装置
WO1998010508A1 (fr) * 1996-09-06 1998-03-12 Hitachi, Ltd. Dispositif a semi-conducteur
JPH1098125A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置及び半導体装置用パッケージ
JP2009177872A (ja) * 2008-01-22 2009-08-06 Nissan Motor Co Ltd 電力変換装置および電力変換装置の製造方法
JP2009194212A (ja) * 2008-02-15 2009-08-27 Omron Corp パワーモジュール構造

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450845B2 (en) * 2008-04-09 2013-05-28 Fuji Electric Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326711A (ja) * 1994-05-31 1995-12-12 Mitsubishi Electric Corp 半導体装置
WO1998010508A1 (fr) * 1996-09-06 1998-03-12 Hitachi, Ltd. Dispositif a semi-conducteur
JPH1098125A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置及び半導体装置用パッケージ
JP2009177872A (ja) * 2008-01-22 2009-08-06 Nissan Motor Co Ltd 電力変換装置および電力変換装置の製造方法
JP2009194212A (ja) * 2008-02-15 2009-08-27 Omron Corp パワーモジュール構造

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017175612A1 (ja) * 2016-04-04 2017-10-12 三菱電機株式会社 パワーモジュール、パワー半導体装置及びパワーモジュール製造方法
JPWO2017175612A1 (ja) * 2016-04-04 2018-07-26 三菱電機株式会社 パワーモジュール、パワー半導体装置及びパワーモジュール製造方法
WO2018146815A1 (ja) * 2017-02-13 2018-08-16 新電元工業株式会社 電子モジュール
JP2018117143A (ja) * 2018-03-12 2018-07-26 株式会社日立製作所 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
WO2020045263A1 (ja) * 2018-08-30 2020-03-05 ローム株式会社 接合構造体、半導体装置および接合方法
JPWO2020045263A1 (ja) * 2018-08-30 2021-08-26 ローム株式会社 接合構造体、半導体装置および接合方法
US20210308791A1 (en) * 2018-08-30 2021-10-07 Rohm Co., Ltd. Joint structure, semiconductor device, and joining method
JP7499177B2 (ja) 2018-08-30 2024-06-13 ローム株式会社 接合構造体、半導体装置および接合方法
DE102023201948A1 (de) 2022-03-07 2023-09-07 Mitsubishi Heavy Industries, Ltd. Substrat für ein Leistungsmodul und Verfahren zur Herstellung eines Substrats für ein Leistungsmodul

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