WO2021029321A1 - 半導体装置 - Google Patents

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WO2021029321A1
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power
switch
semiconductor device
power supply
terminal
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青木　啓
伸輔 ▲高▼木元
中山　昌昭
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ローム株式会社
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    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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Definitions

  • the invention disclosed in the present specification relates to a semiconductor device.
  • Patent Document 1 Conventionally, various proposals have been made regarding the pin arrangement of semiconductor devices (see, for example, Patent Document 1).
  • the invention disclosed in the present specification aims to provide a semiconductor device capable of optimizing a PCB layout in view of the above problems found by the inventors of the present application.
  • the semiconductor device disclosed in the present specification includes a first side, a second side parallel to the first side, a third side orthogonal to the first side and the second side, and the third side.
  • a rectangular package in a plan view having the first side and the fourth side orthogonal to the second side in parallel with; the power provided on the first side, the third side, or the fourth side.
  • the upper switch, the lower switch, and the switch output terminal are each provided for each of a plurality of channels (second configuration). Good.
  • the switch output terminals provided for each of the plurality of channels are arranged symmetrically between at least two channels (third configuration). It is good to do.
  • the power power supply terminal and the power grounding terminal may each have a configuration (fourth configuration) provided for each of the plurality of channels.
  • the power power supply terminals provided for each of the plurality of channels are arranged symmetrically between at least two channels (fifth configuration). It is good to do.
  • the power ground terminals provided for each of the plurality of channels are arranged symmetrically between at least two channels (sixth configuration). Configuration) is recommended.
  • At least one of the power power supply terminal and the power grounding terminal may be configured to be shared by the plurality of channels (seventh configuration). ..
  • the semiconductor device having the above-mentioned first to seventh configurations may have a configuration (eighth configuration) further having a heat radiating pad exposed on the top surface of the package.
  • the thermal resistance from the semiconductor chip sealed in the package to the top surface is the thermal resistance from the semiconductor chip to the bottom surface of the package. It is preferable to use a smaller configuration (9th configuration).
  • the upper switch and the lower switch are unevenly distributed closer to the second side in a plan view (tenth configuration). It is good to set it to.
  • the upper switch and the lower switch have a second side orthogonal to the extending first direction of the first side and the second side in a plan view. It is preferable to use a configuration (11th configuration) arranged in columns along the direction.
  • the lower switch may have a configuration (12th configuration) in which the element size is larger than that of the upper switch.
  • the power power supply terminal and the power power supply terminal are both provided on the third side or the fourth side, and the power grounding terminal is provided. May have a configuration (13th configuration) arranged on the second side side of the power power supply terminal.
  • the semiconductor device having any of the first to thirteenth configurations drives the upper switch and the lower switch so that the output current supplied to the load from the switch output terminal matches a predetermined target value. It is preferable to have a configuration (14th configuration) having an output feedback control unit.
  • the output feedback control unit may be configured to perform output feedback control of the bottom detection on-time fixed method (15th configuration).
  • the module disclosed in the present specification has a structure including a printed circuit board, a semiconductor device having the above-mentioned first to fifteenth configurations, and a load receiving an output current from the semiconductor device. (16th configuration).
  • the semiconductor device is mounted on the first main surface of the printed circuit board, and is connected to the power power supply line connected to the power power supply terminal and the power grounding line.
  • the power grounding line and the switch output line connected to the switch output terminal may have a configuration (17th configuration) laid on the second main surface of the printed circuit board.
  • the main trunk portions of the power power supply line and the power grounding line are arranged in parallel along the first direction in which the first side and the second side extend in a plan view. It is preferable to use the laid structure (18th structure).
  • the module having the 18th configuration it is preferable to have a configuration (19th configuration) in which a plurality of the semiconductor devices are mounted along the first direction on the first main surface.
  • At least one of the power power supply line and the grounding line is laid so as to overlap the semiconductor device in a plan view (20th). Configuration) is recommended.
  • a bypass capacitor is connected between the power power supply line and the power grounding line on the second main surface (21st). Configuration) is recommended.
  • the bypass capacitor may be mounted so as to overlap the semiconductor device in a plan view (22nd configuration).
  • the bypass capacitor is mounted at a position where the closed loop formed together with the upper switch and the lower switch is minimized (the 23rd configuration). It is good to do.
  • the power power supply terminal, the switch output terminal, the power grounding terminal provided for each of the plurality of channels, and discrete components externally attached to these, and the discrete parts. May be configured to be symmetrically arranged between at least two channels (24th configuration).
  • the module having any of the 16th to 24th configurations may have a configuration (25th configuration) further including a heat sink mounted on the semiconductor device.
  • the module having the 16th configuration at least a part of the semiconductor device and the discrete components externally attached to the semiconductor device is mounted on the same surface of the printed circuit board (26th configuration). ) May be used.
  • the module having the 26th configuration further has a heat sink commonly mounted on both the semiconductor device and the discrete component mounted on the same surface of the printed circuit board (27th configuration). It may be.
  • the module having any of the 16th to 27th configurations may have a configuration (28th configuration) further including a booster circuit that generates a boost voltage from the battery voltage and supplies the boost voltage to the power power supply terminal.
  • the load may be a light emitting diode configuration (29th configuration).
  • the figure which shows the application example of the LED driver IC (2ch) The figure which shows the application example of the LED driver IC (3ch)
  • the figure which shows the circuit structure of the LED driver IC The figure which shows the output feedback control of the bottom detection on time fixed type
  • the figure for evaluating the power loss of the LED driver IC Three views showing the package of the LED driver IC Perspective view showing the package of the LED driver IC Perspective view showing an example of a heat sink attached to an LED driver IC
  • the figure for evaluating the thermal resistance of the LED driver IC The figure which shows the pin arrangement (1st example) of the LED driver IC (2ch)
  • the figure which shows the pin arrangement (2nd example) of the LED driver IC (2ch) The figure which shows the pin arrangement (1st example) of the LED driver IC (3ch)
  • the figure which shows the pin arrangement (2nd example) of the LED driver IC (3ch) The figure which shows the internal structure of the LED driver IC (2ch) shown in FIG.
  • FIG. 10A The figure which shows the internal structure of the LED driver IC (3ch) shown in FIG. 11A.
  • the figure which shows the PCB layout of the LED driver IC (3ch) The figure which shows the closed loop formation of a bypass capacitor
  • the figure which shows the 1st modification of pin arrangement The figure which shows the 2nd modification of the pin arrangement
  • the figure which shows the 3rd modification of the pin arrangement The figure which shows the 4th modification of pin arrangement Diagram showing a modified example of the PCB layout
  • the figure which shows the adoption example of QFP The figure which shows the PCB layout which mounted the LED driver IC (3ch) and discrete parts on the same surface.
  • FIG. 1 is a diagram showing a configuration example of an LED lamp module to which a 2-channel LED driver IC is applied.
  • the LED lamp module X of this configuration example includes a 2-channel LED driver IC 1a, a booster circuit 2, an MCU [micro control unit] 3, a light emitting capacitor LED 1 and an LED 2 (in this figure, a plurality of light emitting diode elements are connected in series. It has a connected LED string) and various discrete components (capacitors C1 and C2, capacitors C11 to C13, capacitors C21 to C23, inductors L1 and L2, resistors R1 and R2, and sense resistors Rs1 and Rs2).
  • the LED driver IC1a is a semiconductor device that lowers the boost voltage Vbst to supply power to the light emitting diodes LEDs 1 and 2.
  • the LED driver IC1a has a plurality of external terminals (VIN pin, VREG5 pin, GND pin, TON pin, SO pin, CSB pin, SCK pin, SI) as a means for establishing an electrical connection with the outside of the IC. It has pins, PVIN1 pins, BOOT1 pins, SW1 pins, PGND1 pins, SNSP1 pins, SNSN1 pins, PVIN2 pins, BOOT2 pins, SW2 pins, PGND2 pins, SNSP2 pins, and SNSN2 pins).
  • the VIN pin is an input voltage supply terminal for the signal system.
  • the VREG5 pin is an output terminal of the internal regulator.
  • the GND pin is a ground terminal for the signal system.
  • the TON pin is a resistor connection terminal for setting the on time.
  • the SO pin is a serial data output terminal for SPI [serial peripheral interface] communication.
  • the CSB pin is a chip select input terminal for SPI communication.
  • the SCK pin is a serial clock input terminal for SPI communication.
  • the SI pin is a serial data input terminal for SPI communication.
  • the BOOT1 pin and the BOOT2 pin are bootstrap capacitor connection terminals for driving the upper gate, respectively.
  • the SW1 pin and the SW2 pin are switch output terminals, respectively.
  • the SNSP1 pin and the SNSP2 pin are output current sense input terminals (+), respectively.
  • the SNSN1 pin and the SNSN2 pin are output current sense input terminals ( ⁇ ), respectively.
  • the external terminal groups (PVIN1, SW1, PGND1, SNSP1, and SNSN1) with "1" at the end of the code are all for the first channel.
  • the external terminal groups (PVIN2, SW2, PGND2, SNSP2, and SNSN2) having "2" at the end of the code are all for the second channel.
  • the VIN pin is connected to the application end of the battery voltage + B (for example, 13V).
  • the GND pin is connected to the ground end.
  • the SO pin, CSB pin, SCK pin, and SI pin are each connected to the MCU 3.
  • the PVIN1 pin is connected to the application end of the boosted voltage Vbst (for example, 65V).
  • the SW1 pin is connected to the first end of the inductor L1.
  • the second end of the inductor L1 is connected to the first end of the sense resistor Rs1.
  • the second end of the sense resistor Rs1 is connected to the anode of the light emitting diode LED1.
  • the cathode of the light emitting diode LED1 is connected to the ground end.
  • a capacitor C12 bootstrap capacitor
  • the PVIN2 pin is connected to the application end of the boosted voltage Vbst.
  • the SW2 pin is connected to the first end of the inductor L2.
  • the second end of the inductor L2 is connected to the first end of the sense resistor Rs2.
  • the second end of the sense resistor Rs2 is connected to the anode of the light emitting diode LED2.
  • the cathode of the light emitting diode LED2 is connected to the ground end.
  • the booster circuit 2 is a DC / DC converter that boosts the battery voltage + B to generate a boosted voltage Vbst.
  • the MCU 3 operates by receiving the supply of the power supply voltage Vcc, and performs SPI communication with the LED driver IC1a.
  • FIG. 2 is a diagram showing a configuration example of an LED lamp module to which a 3-channel LED driver IC is applied.
  • the LED lamp module X of this configuration example has a 3-channel LED driver IC1b instead of the 2-channel LED driver IC1a based on FIG. 1 described above.
  • the LED driver IC1b has three channels, and in addition to the above-mentioned external terminals, the external terminal group for the third channel (PVIN3 pin, BOOT3 pin, SW3 pin, PGND3 pin, SNSP3 pin, and SNSN3 It has a pin).
  • a light emitting diode LED3 for the third channel and various discrete components (capacitors C31 to C33, inductor L3, and sense resistor Rs3) are provided. There is.
  • the BOOT3 pin is a bootstrap capacitor connection terminal for driving the upper gate.
  • the SW3 pin is a switch output terminal.
  • the SNSP3 pin is an output current sense input terminal (+).
  • the SNSN3 pin is an output current sense input terminal ( ⁇ ).
  • the PVIN3 pin is connected to the application end of the boosted voltage Vbst.
  • the SW3 pin is connected to the first end of the inductor L3.
  • the second end of the inductor L3 is connected to the first end of the sense resistor Rs3.
  • the second end of the sense resistor Rs3 is connected to the anode of the light emitting diode LED3.
  • the cathode of the light emitting diode LED 3 is connected to the ground end.
  • a capacitor C32 bootstrap capacitor
  • the LED driver IC1 when it is not necessary to distinguish between the LED driver ICs 1a and 1b, the LED driver IC1 may be simply abbreviated.
  • FIG. 3 is a diagram showing a circuit configuration (particularly around the output stage) of the LED driver IC1.
  • the side driver 12L, the controller 13, the on-time setting unit 14, the slope voltage generation unit 15, the sense amplifier 16, the error amplifier 17, the comparator 18, and the bootstrap diode D1 are integrated.
  • components other than the above (various protection circuits, etc.) may be integrated in the LED driver IC1.
  • the upper switch 11H is connected between the PVIN pin and the SW * pin, and is turned on / off according to the upper gate signal GH.
  • the lower switch 11L is connected between the SW * pin and the PGND * pin, and is turned on / off according to the lower gate signal GL.
  • the upper switch 11H and the lower switch 11L connected in this way form a half-bridge output stage that outputs a rectangular wave-shaped switch voltage Vsw from the SW * pin.
  • the half-bridge output stage of the synchronous rectification method is shown, but when the diode rectification method is adopted, a diode may be used as the lower switch 11L.
  • the upper driver 12H generates an upper gate signal GH based on the upper control signal SH input from the controller 13.
  • the high level of the upper gate signal GH is the terminal voltage of the BOOT * pin ( ⁇ Vsw + VDCV5).
  • the low level of the upper gate signal GH is the terminal voltage ( ⁇ Vsw) of the SW * pin.
  • the lower driver 12L generates a lower gate signal GL based on the lower control signal SL input from the controller 13.
  • the high level of the lower gate signal GL is a constant voltage VDCV5 (internal power supply voltage VREG or a separate external input voltage).
  • the low level of the lower gate signal GL is the terminal voltage (ground voltage) of the PGND * pin.
  • the controller 13 includes, for example, an RS flip-flop that receives the inputs of the set signal SET and the reset signal RST, and the upper control signal SH and the lower control signal so as to complementarily turn on / off the upper switch 11H and the lower switch 11L. Generate SL.
  • the controller 13 turns on the upper switch 11H and turns off the lower switch 11L at the rising timing of the set signal SET, while turns off the upper switch 11H at the rising timing of the reset signal RST and turns off the lower side.
  • the upper control signal SH and the lower control signal SL are generated so as to turn on the switch 11L.
  • the term "complementary" in the present specification is used not only when the on / off states of the upper switch 11H and the lower switch 11L are completely reversed, but also when they are simultaneously turned off to prevent a through current. It should be broadly understood as including the case where a period (so-called dead time) is provided.
  • the on-time setting unit 14 raises the reset signal RST to a high level when a predetermined on-time Ton has elapsed from the rise timing of the set signal SET (by extension, the on-timing of the upper switch 11H).
  • the on-time setting unit 14 has a function of arbitrarily setting the on-time Ton according to the resistance value of the resistor R1 connected to the TON pin. Further, the on-time setting unit 14 also has a function of varying the on-time Ton so as to suppress fluctuations in the switching frequency Fsw based on the terminal voltages of the PVCN pin and the SNSN pin.
  • the slope voltage generation unit 15 detects the inductor current IL flowing during the ON period of the lower switch 11L, and generates a slope voltage Vslp including the information of the inductor current IL.
  • the slope voltage Vslp becomes higher as the inductor current IL flowing during the ON period of the lower switch 11L is larger, and becomes lower as the inductor current IL is smaller.
  • the control voltage Vc is generated by performing current output according to the difference between the voltage and the sense voltage Vs) and charging / discharging a capacitor (not shown).
  • the control voltage Vc increases when VISET> Vs and decreases when VISET ⁇ Vs.
  • the comparator 18 generates a set signal SET by comparing the slope voltage Vslp input to the inverting input end (-) with the control voltage Vc input to the non-inverting input end (+).
  • the set signal SET has a low level when Vc ⁇ Vslp and a high level when Vc> Vslp. Therefore, the lower the control voltage Vc, the later the rise timing of the set signal SET (and thus the on timing of the upper switch 11H), and conversely, the higher the control voltage Vc, the earlier the rise timing of the set signal SET.
  • the upper driver 12H and the lower driver 12L, the controller 13, the on-time setting unit 14, the slope voltage generation unit 15, the sense amplifier 16, the error amplifier 17, and the comparator 18 have the bottom detection on-time.
  • the upper switch 11H and the lower switch 11L are complementary so that the output current ILED supplied from the switch output terminal SW * to the light emitting diode LED * matches a predetermined target value, which functions as a fixed output feedback controller. Driven by.
  • FIG. 4 is a diagram showing output feedback control of the bottom detection on-time fixed method, in which the inductor current IL and the switch voltage Vsw are depicted in order from the top.
  • the inductor current IL flowing from the PGND * pin to the SW * pin via the lower switch 11L decreases with the energy release of the inductor L *.
  • the reset signal RST rises to a high level, the upper switch 11H is turned off, and the lower switch 11L is turned on, so that the inductor current IL changes from increasing to decreasing again.
  • the inductor current IL becomes a ripple waveform that repeatedly increases and decreases between the peak value IL_pk and the bottom value IL_btm.
  • the output feedback control of the bottom detection on-time fixed method is performed so that the average inductor current IL_ave (and the output current ILED) matches a predetermined target value. Is done.
  • the output feedback control method of the LED driver IC1 is not necessarily limited to the above, and for example, a peak detection off-time fixed method may be adopted instead of the bottom detection on-time fixed method, or , Hysteresis window method may be adopted. Alternatively, a PWM [pulse width modulation] control method can be adopted.
  • FIG. 5 is a diagram for evaluating the power loss of the LED driver IC1.
  • the boost voltage Vbst is several tens of V (for example, 65 V) and the switching frequency Fsw is several MHz (for example, 2.2 MHz)
  • the heat generated by the LED driver IC1 becomes large. Therefore, the package of the LED driver IC1 is required to have high heat dissipation.
  • ⁇ Package> 6 and 7 are a three-view view (plane, front, side surface) and a perspective view showing the package of the LED driver IC1, respectively.
  • the package 100 illustrated here is a 48-pin HTSSOP [heat-sink thin-shrink small outline package], and is a plane having a first side 101, a second side 102, a third side 103, and a fourth side 104. It is formed in a rectangular shape (rectangular shape in a plan view).
  • the first side 101 corresponds to the first long side (for example, 12.5 mm), and a total of 24 external terminals are provided.
  • pins 1 to 24 are sequentially arranged from the left end to the right end of the first side 101.
  • the second side 102 corresponds to the second long side parallel to the first side 101, and like the first side 101, a total of 24 external terminals are provided.
  • pins 25 to 48 are sequentially arranged from the right end to the left end of the second side 102.
  • the third side 103 corresponds to the first short side (for example, 6.1 mm) orthogonal to the first side 101 and the second side 102.
  • the third side 103 is not provided with an external terminal.
  • the fourth side 104 corresponds to the second short side parallel to the third side 103 and orthogonal to the first side 102 and the second side 102.
  • the fourth side 104 is also not provided with an external terminal.
  • the heat dissipation pad 111 exposes the back surface of the island on which the semiconductor chip is mounted to the top surface 110 of the package 100.
  • the heat dissipation pad 111 By providing such a heat dissipation pad 111, it is possible to improve the heat dissipation of the package 100. In particular, if the heat dissipation pad 111 is exposed on the top surface 110 of the package 100 instead of the bottom surface 120 of the package 100, the heat sink can be attached to the heat dissipation pad 111, so that the heat dissipation of the package 100 is further improved. It becomes possible to increase.
  • FIG. 8 is a perspective view showing an example of a heat sink attached to the LED driver IC1.
  • the heat sink 200 of this configuration example has a base portion 210 (for example, 60 mm ⁇ 50 mm) and a plurality of heat radiation fins 220 (for example, 50 mm ⁇ 50 mm).
  • the base portion 210 and the heat radiation fin 220 may be integrally formed or individually formed and assembled.
  • FIG. 9 is a schematic vertical sectional view for evaluating the thermal resistance of the LED driver IC1.
  • FIG. 10A is a plan view showing a pin arrangement (first example) of the LED driver IC1a (2ch).
  • the broken lines in the figure indicate the connection relationship between the power power supply terminals (PVIN1, PVIN2), the power ground terminal (PGND1, PGND2), and the switch output terminals (SW1, SW2), and the upper switch 11H and the lower switch 11L.
  • This is an auxiliary line for schematically indicating, and is different from the actual wiring pattern and element formation pattern.
  • the first direction in which the first side 101 and the second side 102 extend is referred to as the x direction (the vertical direction of the paper surface in this figure), and the second direction orthogonal to this is referred to as the x direction.
  • the extending direction of the third side 103 and the fourth side 104) is referred to as the y direction (the left-right direction of the paper surface in this figure).
  • the power power supply terminal (PVIN1) of the first channel is assigned to pins 1 to 3.
  • External terminal groups (SI, SCK, CSB, SO) for SPI communication are assigned to pins 5 to 7 and 9 pin.
  • External terminal groups (GND, TON, VIN, VREG5) of the signal system are assigned to pins 11 to 13 and 15 pin.
  • a second channel power power supply terminal (PVIN2) is assigned to pins 22 to 24.
  • the output current sense input terminals (SNSN2, SNSP2) of the second channel are assigned to pins 25 and 26.
  • a bootstrap capacitor connection terminal (BOOT2) of the second channel is assigned to pin 28.
  • a second channel switch output terminal (SW2) is assigned to pins 30 to 32.
  • a second channel power ground terminal (PGND2) is assigned to pins 34 to 36.
  • the power ground terminal (PGND1) of the first channel is assigned to pins 37 to 39.
  • the switch output terminal (SW1) of the first channel is assigned to pins 41 to 43.
  • a bootstrap capacitor connection terminal (BOOT1) of the first channel is assigned to pin 45.
  • the output current sense input terminals (SNSN1 pin, SNSP1) of the first channel are assigned to pins 47 and 48.
  • the power power supply terminals (PVIN1 and PVIN2) are provided on the first side 101 (left side in this figure) of the package 100.
  • the power ground terminal (PGND1, PGND2) and the switch output terminal (SW1, SW2) are provided on the second side 102 (right side in this figure) of the package 100.
  • FIG. 10B is a plan view showing a pin arrangement (second example) of the LED driver IC1a (2ch).
  • the broken lines in the figure indicate the connection relationship between the power power supply terminals (PVIN1, PVIN2), the power ground terminal (PGND1, PGND2), and the switch output terminals (SW1, SW2), and the upper switch 11H and the lower switch 11L.
  • This is an auxiliary line for schematically indicating, and is different from the actual wiring pattern and element formation pattern.
  • the output current sense input terminals (SNSN1, SNSP1) of the first channel are assigned to pins 1 and 2.
  • the power grounding terminal (PGND1) of the first channel is assigned to pins 3, 4, and 15.
  • a switch output terminal (SW1) of the first channel is assigned to pins 6 and 7.
  • a bootstrap capacitor connection terminal (BOOT1) of the first channel is assigned to pin 8.
  • the power grounding terminal (PGND2) of the second channel is assigned to the 16th pin, the 21st pin, and the 22nd pin.
  • a second channel bootstrap capacitor connection terminal (BOOT2) is assigned to pin 17.
  • a second channel switch output terminal (SW2) is assigned to pins 18 and 19.
  • the output current sense input terminals (SNSP2, SNSN2) of the second channel are assigned to pins 23 and 24.
  • the power power supply terminal (PVIN2) of the second channel is assigned to the 25th pin and the 33rd pin.
  • the power power supply terminal (PVIN1) of the first channel is assigned to pins 34 and 48.
  • External terminal groups VIN, TON, 5VREG and GND
  • External terminal groups SI, SCK, CSB, SO
  • SI, SCK, CSB, SO SPI communication
  • the power power supply terminals (PVIN1, PVIN2) are provided on the first side 101 (left side in this figure) of the package 100, and the power ground terminal (PGND1, PGND2) and the switch output terminal (SW1) are provided.
  • SW2 are not deviated from the basic concept of providing the second side 102 (right side in this figure) of the package 100, and various variations can be considered for the pin arrangement of the LED driver IC1a (2ch).
  • FIG. 11A is a plan view showing a pin arrangement (first example) of the LED driver IC1b (3ch).
  • the broken lines in the figure indicate the connection relationship between the power power supply terminals (PVIN1 to PVIN3), the power grounding terminals (PGND1 to PGND3), and the switch output terminals (SW1 to SW3), and the upper switch 11H and the lower switch 11L.
  • This is an auxiliary line for schematically indicating, and is different from the actual wiring pattern and element formation pattern.
  • the power power supply terminal (PVIN1) of the first channel is assigned to pins 1 and 2.
  • External terminal groups (SI, SCK, CSB, and SO) for SPI communication are assigned to pins 4 to 6 and 8.
  • External terminal groups (VREG5, GND, TON, VIN5) of the signal system are assigned to pins 10 to 13.
  • a second channel power power supply terminal (PVIN2) is assigned to pins 14 and 15.
  • the power power supply terminal (PVIN3) of the third channel is assigned to the 23rd pin and the 24th pin.
  • the switch output terminal (SW3) of the third channel is assigned to pins 25 and 26.
  • a third channel bootstrap capacitor connection terminal (BOOT3) is assigned to pin 27.
  • a third channel power grounding terminal (PGND3) is assigned to pins 28 and 29.
  • the output current sense input terminals (SNSP3, SNSN3) of the third channel are assigned to pins 30 and 31.
  • the switch output terminal (SW2) of the second channel is assigned to pins 34 and 35.
  • a bootstrap capacitor connection terminal (BOOT2) of the second channel is assigned to pin 36.
  • a second channel power ground terminal (PGND2) is assigned to pins 37 and 38.
  • the output current sense input terminals (SNSP2, SNSN2) of the second channel are assigned to pins 39 and 40.
  • the output current sense input terminals (SNSN1, SNSP1) of the first channel are assigned to pins 42 and 43.
  • the power grounding terminal (PGND1) of the first channel is assigned to the 44th pin and the 45th pin.
  • a bootstrap capacitor connection terminal (BOOT1) of the first channel is assigned to pin 46.
  • the switch output terminal (SW1) of the first channel is assigned to pins 47 and 48.
  • the power power supply terminals (PVIN1 to PVIN3) are provided on the first side 101 (left side in this figure) of the package 100.
  • the power ground terminal (PGND1 to PGND3) and the switch output terminals (SW1 to SW3) are provided on the second side 102 (right side in this figure) of the package 100.
  • FIG. 11B is a plan view showing a pin arrangement (second example) of the LED driver IC1b (3ch).
  • the broken lines in the figure indicate the connection relationship between the power power supply terminals (PVIN1, PVIN2), the power ground terminals (PGND1, PGND2), and the switch output terminals (SW1 to SW3), and the upper switch 11H and the lower switch 11L.
  • This is an auxiliary line for schematically indicating, and is different from the actual wiring pattern and element formation pattern.
  • the output current sense input terminals (SNSN1, SNSP1) of the first channel are assigned to pins 1 and 2.
  • the power grounding terminal PGND1 of the first channel is assigned to pins 3 and 4.
  • a switch output terminal (SW1) of the first channel is assigned to pins 6 and 7.
  • a bootstrap capacitor connection terminal (BOOT1) of the first channel is assigned to pin 8.
  • the bootstrap capacitor connection terminal (BOOT3) of the third channel is assigned to pin 10.
  • a third channel switch output terminal (SW3) is assigned to pins 11 and 12.
  • the output current sense input terminals (SNSP3, SNSN3) of the third channel are assigned to pins 13 and 14.
  • a third channel power ground terminal PGND3 is assigned to pins 15 and 16.
  • the bootstrap capacitor connection terminal (BOOT2) of the second channel is assigned to pin 17.
  • the switch output terminal (SW2) of the second channel is assigned to the 18th pin and the 19th pin.
  • a second channel power ground terminal (PGND2) is assigned to pins 21 and 22.
  • the output current sense input terminals (SNSP2, SNSN2) of the second channel are assigned to pins 23 and 24.
  • the power power supply terminal (PVIN2) of the second channel is assigned to pin 25.
  • the power power supply terminal (PVIN3) of the third channel is assigned to the 33rd pin and the 34th pin.
  • a power power supply terminal (PVIN1) of the first channel is assigned to pin 48.
  • External terminal groups VIN, TON, 5VREG and GND
  • External terminal groups SI, SCK, CSB, SO
  • SI, SCK, CSB, SO SPI communication
  • the power power supply terminals (PVIN1 to PVIN3) are provided on the first side 101 (left side in this figure) of the package 100, and the power ground terminals (PGND1 to PGND3) and the switch output terminal (SW1) are provided.
  • the basic concept of providing the SW3) on the second side 102 (right side in this figure) of the package 100 is not deviated, various variations can be considered for the pin arrangement of the LED driver IC1b (3ch).
  • the semiconductor chip 130 in which the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel and the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel are integrated is It is die-bonded to the island 140 having a rectangular shape in a plan view.
  • the island 140 is supported inside the package 100 by a support frame 151 extending toward the third side 103 and a support frame 152 extending toward the fourth side 104.
  • the back surface of the island 140 is exposed on the top surface 110 of the package 100 as the heat dissipation pad 111.
  • a wire W11 is stretched between the drain pad of the upper switch 11H (ch1) and the three PVIN1 pins, respectively.
  • a wire W12 is stretched between the source pad of the upper switch 11H (ch1) and the drain pad of the lower switch 11L (ch1) and the three SW1 pins, respectively.
  • a wire W13 is stretched between the source pad of the lower switch 11L (ch1) and the three PGND1 pins, respectively.
  • a wire W21 is stretched between the drain pad of the upper switch 11H (ch2) and the three PVIN2 pins, respectively.
  • a wire W22 is stretched between the source pad of the upper switch 11H (ch2) and the drain pad of the lower switch 11L (ch2) and the three SW2 pins, respectively.
  • a wire W23 is stretched between the source pad of the lower switch 11L (ch2) and the three PGND2 pins, respectively.
  • the lower switch 11L (ch1 / ch2) has a larger element size than the upper switch 11H (ch1 / ch2). According to such an element design, the current capacity of the lower switch 11L (ch1 / ch2) can be made higher than the current capacity of the upper switch 11H (ch1 / ch2). For example, when it is desired to keep the output power constant, it is necessary to make the output current ILED smaller as the output voltage VLED is higher, and conversely, make the output current ILED larger as the output voltage VLED is lower. That is, the lower the on-duty of the half-bridge output stage, the larger the output current ILED needs to flow, so that the above element design becomes effective.
  • the upper switch 11H (ch1) and the lower switch 11L (ch1), and the upper switch 11H (ch2) and the lower switch 11L (ch2) are respectively the first side 101 in the plan view of the semiconductor chip 130. They are arranged in columns in the order shown in the figure along the orthogonal y direction.
  • the switch forming region in which the upper switch 11H (ch1 / ch2) and the lower switch 11L (ch1 / ch2) are formed is unevenly distributed near the second side 102 of the package 100 in the plan view of the semiconductor chip 130. There is.
  • the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel are semiconductor chips so as to be as close as possible to the external terminal groups (PVIN1, PGND1, SW1) of the first channel, respectively. In the plan view of 130, it is arranged closer to the third side 103 of the package 100.
  • the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel are semiconductor chips so as to be as close as possible to the external terminal groups (PVIN2, PGND, SW2) of the second channel, respectively.
  • the plan view of 130 it is arranged near the fourth side 104 of the package 100.
  • the lengths of the wires W11 to W13 and the wires W21 to W23 can be shortened to the minimum, so that the resistance component, the capacitance component, and the inductance component of each can be reduced. It is possible to reduce as much as possible.
  • FIG. 13A is a bottom perspective view showing the internal structure of the LED driver IC1b (3ch) shown in FIG. 11A. Therefore, contrary to FIG. 11A described above, the first side 101 is the right side and the second side 102 is the left side.
  • the semiconductor chip 130 includes the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel, the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel, and the third channel.
  • the upper switch 11H (ch3) and the lower switch 11L (ch3) are integrated.
  • a wire W11 is stretched between the drain pad of the upper switch 11H (ch1) and the two PVIN1 pins, respectively.
  • a wire W12 is stretched between the source pad of the upper switch 11H (ch1) and the drain pad of the lower switch 11L (ch1) and the two SW1 pins, respectively.
  • a wire W13 is stretched between the source pad of the lower switch 11L (ch1) and the two PGND1 pins, respectively.
  • a wire W21 is stretched between the drain pad of the upper switch 11H (ch2) and the two PVIN2 pins, respectively.
  • a wire W22 is stretched between the source pad of the upper switch 11H (ch2) and the drain pad of the lower switch 11L (ch2) and the two SW2 pins, respectively.
  • a wire W23 is stretched between the source pad of the lower switch 11L (ch2) and the two PGND2 pins, respectively.
  • a wire W31 is stretched between the drain pad of the upper switch 11H (ch3) and the two PVIN3 pins, respectively.
  • a wire W32 is stretched between the source pad of the upper switch 11H (ch3) and the drain pad of the lower switch 11L (ch3) and the two SW3 pins, respectively.
  • a wire W33 is stretched between the source pad of the lower switch 11L (ch3) and the two PGND3 pins, respectively.
  • the lower switch 11L (ch1 / ch2 / ch3) has a larger element size than the upper switch 11H (ch1 / ch2 / ch3).
  • the current capacity of the lower switch 11L (ch1 / ch2 / ch3) can be made higher than the current capacity of the upper switch 11H (ch1 / ch2 / ch3).
  • the upper switch 11H (ch1) and the lower switch 11L (ch1), the upper switch 11H (ch2) and the lower switch 11L (ch2), and the upper switch 11H (ch3) and the lower switch 11L (ch3) are In the plan view of the semiconductor chip 130, they are arranged in columns in the order shown in the drawing along the y direction orthogonal to the first side 101.
  • the switch forming region in which the upper switch 11H (ch1 / ch2 / ch3) and the lower switch 11L (ch1 / ch2 / ch3) are formed is closer to the second side 102 of the package 100 in the plan view of the semiconductor chip 130. It is unevenly distributed.
  • the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel are semiconductor chips so as to be as close as possible to the external terminal groups (PVIN1, PGND1, SW1) of the first channel, respectively. In the plan view of 130, it is arranged closer to the third side 103 of the package 100.
  • the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel are semiconductor chips so as to be as close as possible to the external terminal group (PVIN2, PGND2, SW2) of the second channel, respectively.
  • the plan view of 130 it is arranged at the center in the y direction.
  • the upper switch 11H (ch3) and the lower switch 11L (ch3) of the third channel are semiconductor chips so as to be as close as possible to the external terminal group (PVIN3, PGND3, SW3) of the third channel, respectively.
  • the plan view of 130 it is arranged near the fourth side 104 of the package 100.
  • the lengths of the wires W11 to W13, the wires W21 to W23, and the wires W31 to W33 can be shortened to the minimum, so that the resistance component and the capacitance component of each can be shortened.
  • the inductance component can be reduced as much as possible.
  • FIG. 13B is a bottom perspective view showing the internal structure of the LED driver IC1b (3ch) shown in FIG. 11B. Therefore, contrary to FIG. 11B described above, the first side 101 is the right side and the second side 102 is the left side.
  • the semiconductor chip 130 includes the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel, the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel, and the third channel.
  • the upper switch 11H (ch3) and the lower switch 11L (ch3) are integrated.
  • a wire W11 is stretched between the drain pad of the upper switch 11H (ch1) and the PVIN1 pin.
  • a wire W12 is stretched between the source pad of the upper switch 11H (ch1) and the drain pad of the lower switch 11L (ch1) and the two SW1 pins, respectively.
  • a wire W13 is stretched between the source pad of the lower switch 11L (ch1) and the two PGND1 pins, respectively.
  • a wire W21 is stretched between the drain pad of the upper switch 11H (ch2) and the PVIN2 pin.
  • a wire W22 is stretched between the source pad of the upper switch 11H (ch2) and the drain pad of the lower switch 11L (ch2) and the two SW2 pins, respectively.
  • a wire W23 is stretched between the source pad of the lower switch 11L (ch2) and the two PGND2 pins, respectively.
  • a wire W31 is stretched between the drain pad of the upper switch 11H (ch3) and the PVIN3 pin and the PVIN3 (S) pin, respectively. Further, a wire W31S is stretched between the PVCN3 (S) pin and the sub pad of the semiconductor chip 130.
  • a wire W32 is stretched between the source pad of the upper switch 11H (ch3) and the drain pad of the lower switch 11L (ch3) and the two SW3 pins, respectively.
  • a wire W33 is stretched between the source pad of the lower switch 11L (ch3) and the two PGND3 pins, respectively.
  • the lower switch 11L (ch1 / ch2 / ch3) has a larger element size than the upper switch 11H (ch1 / ch2 / ch3).
  • the current capacity of the lower switch 11L (ch1 / ch2 / ch3) can be made higher than the current capacity of the upper switch 11H (ch1 / ch2 / ch3).
  • the upper switch 11H (ch1) and the lower switch 11L (ch1), the upper switch 11H (ch2) and the lower switch 11L (ch2), and the upper switch 11H (ch3) and the lower switch 11L (ch3) are In the plan view of the semiconductor chip 130, they are arranged in columns in the order shown in the drawing along the y direction orthogonal to the first side 101.
  • the switch forming region in which the upper switch 11H (ch1 / ch2 / ch3) and the lower switch 11L (ch1 / ch2 / ch3) are formed is closer to the first side 101 of the package 100 in the plan view of the semiconductor chip 130. It is unevenly distributed. Further, the logic forming region in which the controller 13 and the like are formed is unevenly distributed near the second side of the package 100 in the plan view of the semiconductor chip 130.
  • the upper switch 11H (ch1) and the lower switch 11L (ch1) of the first channel are semiconductor chips so as to be as close as possible to the external terminal groups (PVIN1, PGND1, SW1) of the first channel, respectively. In the plan view of 130, it is arranged closer to the third side 103 of the package 100.
  • the upper switch 11H (ch2) and the lower switch 11L (ch2) of the second channel are semiconductor chips so as to be as close as possible to the external terminal groups (PVIN2, PGND2, SW2) of the second channel, respectively.
  • the plan view of 130 it is arranged near the fourth side 104 of the package 100.
  • the upper switch 11H (ch3) and the lower switch 11L (ch3) of the third channel are semiconductor chips so as to be as close as possible to the external terminal group (PVIN3, PGND3, SW3) of the third channel, respectively.
  • the plan view of 130 it is arranged at the center in the y direction.
  • the lengths of the wires W11 to W13, the wires W21 to W23, and the wires W31 to W33 can be shortened to the minimum, so that the resistance component and the capacitance component of each can be shortened.
  • the inductance component can be reduced as much as possible.
  • the upper switch 11H (ch1 / ch2 / ch3) and the lower switch 11L (ch1 / ch2 / ch3) are each vertically elongated (the length in the x direction is longer than the length in the y direction). Is also formed into a large shape). As a result, the PGND pin can be easily arranged on the end side of the first side 101 as compared with the SW1 to SW3 pins.
  • FIG. 14A is a plan view showing the layout of the printed circuit board on which the LED driver IC1a (2ch) shown in FIG. 10A is mounted.
  • the LED lamp module X of this configuration example includes a printed circuit board 300 (hereinafter referred to as PCB300), a 2-channel LED driver IC1a, and various discrete components externally attached to the printed circuit board 300 (hereinafter referred to as PCB300) (capacitor C11 described above in this figure). And C21, capacitors C13 and C23, inductors L1 and L2, and sense resistors Rs1 and Rs2 only (exemplified), and light emitting diodes LEDs1 and LED2 (not shown). Further, although not explicitly shown in this figure, a heat sink 200 is attached to the heat dissipation pad 111 of the LED driver IC1a.
  • the LED driver IC1a is mounted on the first main surface (front side of the paper) of the PCB 300 as shown by the fine solid line. More specifically, the LED driver IC1a is mounted with FIG. 10 rotated 90 degrees counterclockwise. That is, in this figure, the horizontal direction of the paper surface corresponds to the x direction described above, and the vertical direction of the paper surface corresponds to the y direction described above. Therefore, the power power supply terminals (PVIN1, PVIN2) provided on the first side 101 of the package 100 are led out downward on the paper surface, and the power ground terminals (PGND1, PGND2) provided on the second side 102 of the package 100. And the switch output terminals (SW1, SW2) are led out upward on the paper surface.
  • PCB 300 is laid in parallel along the x direction (left and right direction of the paper surface) in a plan view.
  • the main trunk portions of the power power supply line 310 and the power ground line 320 are laid so as to overlap the package 100 of the LED driver IC1a in the plan view of the PCB 300.
  • the main trunk portion of the power supply line 310 is a route from the outside of the third side 103 to the outside of the fourth side 104 through the vicinity of the first side 101 on the back surface of the package 100. It is laid in a straight line.
  • the main trunk portion of the power grounding line 320 passes from the outside of the third side 103 toward the second side 102 on the back surface of the package 100 while separating a predetermined gap from the main trunk portion of the power power supply line 310, and passes through the fourth side 104. It is laid straight along the route to the outside of.
  • Capacitors C11 and C21 are connected between the main part of the power power supply line 310 and the main part of the power grounding line 320.
  • the capacitors C11 and C21 may be mounted so as to overlap the LED driver IC1a in the plan view of the PCB 300 as shown in this figure.
  • the power power supply line 310 is formed with branch line portions 311 and 312 branched from the main trunk portion, respectively.
  • the branch line portions 311 and 312 are branched downward from the main portion of the power power supply line 310 passing through the back surface of the package 100 toward the power power supply terminals (PVIN1, PVIN2), respectively. It is electrically conductive with the power power supply terminals (PVIN1, PVIN2) via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the power grounding line 320 is formed with branch line portions 321 and 322 branched from the main trunk portion, respectively.
  • the branch line portions 321 and 322 are branched upward from the main portion of the power grounding line 320 passing through the back surface of the package 100 toward the power grounding terminals (PGND1 and PGND2), respectively.
  • It is electrically conducted with the power ground terminal (PGND1, PGND2) through vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the power grounding lines 321 and 322 may be shared. When the power grounding lines 321 and 322 are shared, the branch line portion branched from the main trunk portion of the power power supply line 310 becomes one line.
  • the switch output lines 331 to 333 that conduct between the switch output terminal (SW1) of the first channel and the light emitting diode LED1 are laid upward on the paper surface from the back region of the switch output terminal (SW1).
  • An inductor L1 is mounted between the switch output line 331 and the switch output line 332.
  • a sense resistor Rs1 is mounted between the switch output line 332 and the switch output line 333.
  • a capacitor C13 is mounted between the switch output line 333 and the branch line portion 321 of the power grounding line 320 extending to a position adjacent thereto.
  • the switch output lines 341 to 343 that conduct between the switch output terminal (SW2) of the second channel and the light emitting diode LED2 are laid upward on the paper surface from the back region of the switch output terminal (SW2).
  • An inductor L2 is mounted between the switch output line 341 and the switch output line 342.
  • a sense resistor Rs2 is mounted between the switch output line 342 and the switch output line 343.
  • a capacitor C23 is mounted between the switch output line 343 and the branch line portion 322 of the power grounding line 320 extending to a position adjacent thereto.
  • power power supply terminals PVIN1, PVIN2
  • switch output terminals SW1, SW2
  • power grounding terminals PVIN1, PVIN2
  • these External discrete parts C11 and C21, C13 and C23, L1 and L2, Rs1 and Rs2
  • branch line portions 311 and 312 of the power power supply line 310 branch line portions 321 and 322 of the power grounding line 320
  • the switch output lines 331 to 333 and 341 to 343 are arranged so as to be symmetrical between the first channel and the second channel.
  • a power supply line 360 laid downward on the paper surface is connected to the VIN pin provided on the first side 101 of the package 100 from the back area thereof. Further, a logic signal is input to the SPI communication terminals (SI, SCK, CSB, SO) provided on the first side 101 from the lower side of the paper.
  • SI SPI communication terminals
  • FIG. 14A described above is a plan view showing a layout of a printed circuit board on which an LED driver IC1a (2ch) having a synchronous rectification type half-bridge output stage is mounted.
  • a plan view showing the layout of the printed circuit board on which the LED driver IC1a (2ch) that employs the diode rectification method instead of the synchronous rectification method is mounted is as shown in FIG. 14B.
  • the diodes D11 and D21 are discrete components externally attached to the LED driver IC1a.
  • the diodes D11 and D21 are mounted on the second main surface of the PCB 300, as shown by the dashed line.
  • the diode D11 is used as the lower switch 11L of the first channel, and the diode D21 is used as the lower switch 11L of the second channel.
  • the diode D11 may be mounted so that the cathode side terminal of the diode D11 electrically conducts with the switch output line 331 and the anode side terminal of the diode D11 electrically conducts with the power ground line 320.
  • the anode side terminal of the diode D11 is arranged as close as possible to the capacitor C11.
  • the diode D21 may be mounted so that the cathode side terminal of the diode D21 electrically conducts with the switch output line 341 and the anode side terminal of the diode D21 electrically conducts with the power ground line 320.
  • the anode side terminal of the diode D21 is arranged as close as possible to the capacitor C21.
  • one power ground terminal PGND1 and one PGND2 are provided for each of the first channel and the second channel.
  • the power ground terminal may be shared by the first channel and the second channel.
  • FIG. 14C is a plan view showing another layout of the printed circuit board on which the LED driver IC1a (2ch) having the half-bridge output stage of the synchronous rectification system is mounted.
  • FIG. 14D is a plan view showing another layout of the printed circuit board on which the LED driver IC1a (2ch) having the diode rectification type half-bridge output stage is mounted.
  • the layout shown in FIGS. 14C and 14D expands the power power supply line 310 and the power grounding line 320 as compared with the layout shown in FIGS. 14A and 14B. Therefore, in the layout shown in FIGS. 14C and 14D, unlike the layout shown in FIGS. 14A and 14B, the power supply line 360, the line for transmitting the logic signal (not shown), the switch output line 330, and the switch output line 340 are included. It is laid on the first main surface of the PCB 300.
  • the switch output line 330 conducts between the switch output terminal (SW1) of the first channel and the switch output line 331.
  • the switch output line 330 is electrically conductive with the switch output line 331 via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the switch output line 331 does not overlap with the switch output terminal (SW1) in the plan view of the PCB 300.
  • the switch output line 340 conducts between the switch output terminal (SW2) of the second channel and the switch output line 331.
  • the switch output line 340 is electrically conductive with the switch output line 341 via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the switch output line 341 does not overlap with the switch output terminal (SW2) in the plan view of the PCB 300.
  • FIG. 15 is a plan view showing the layout of the printed circuit board on which the LED driver IC1b (3ch) shown in FIG. 11A is mounted.
  • the LED lamp module X of this configuration example includes a PCB 300, a 3-channel LED driver IC 1b, and various discrete components externally attached to the PCB 300 (in this figure, the capacitors C11, C21 and C31, and the capacitors C13 and C23 mentioned above. And C33, inductors L1 to L3, and sense resistors Rs1 to Rs3 are illustrated), and light emitting diodes LEDs1 to LED3 (not shown). Further, although not clearly shown in this figure, a heat sink 200 is attached to the heat dissipation pad 111 of the LED driver IC1b.
  • the LED driver IC1b is mounted on the first main surface (front side of the paper) of the PCB 300 as shown by the fine solid line. More specifically, the LED driver IC1b is mounted with FIG. 11 rotated 90 degrees counterclockwise. That is, in this figure, the horizontal direction of the paper surface corresponds to the x direction described above, and the vertical direction of the paper surface corresponds to the y direction described above. Therefore, the power power supply terminals (PVIN1 to PVIN3) provided on the first side 101 of the package 100 are led out downward on the paper surface, and the power ground terminals (PGND1 to PGND3) provided on the second side 102 of the package 100 are led out. The switch output terminals (SW1 to SW3) are led out upward on the paper surface.
  • various wirings power power supply lines 310 to 312, power grounding lines 320 to 323, switch output lines 331 to 333, 341 to 343 and 351 to 353, power supply lines 360
  • the components are laid or mounted on the second main surface (back side of the paper) of the PCB 300 as shown by the broken lines. Has been done. Hereinafter, each specific description will be given.
  • the main part of the power power supply line 310 connected to the power power supply terminals (PVIN1 to PVIN3) of the LED driver IC1b and the main part of the power grounding line 320 connected to the power grounding terminals (PGND1 to PGND3) of the LED driver IC1b , PCB 300 is laid in parallel along the x direction (left and right direction of the paper surface) in a plan view.
  • each of the power power supply line 310 and the power ground line 320 are laid so as to overlap the package 100 of the LED driver IC1b in the plan view of the PCB 300.
  • the main trunk portion of the power supply line 310 is a route from the outside of the third side 103 to the outside of the fourth side 104 through the vicinity of the first side 101 on the back surface of the package 100. It is laid in a straight line.
  • the main trunk portion of the power grounding line 320 passes from the outside of the third side 103 toward the second side 102 on the back surface of the package 100 while separating a predetermined gap from the main trunk portion of the power power supply line 310, and passes through the fourth side 104. It is laid straight along the route to the outside of.
  • Capacitors C11, C21 and C31 are connected between the main part of the power power supply line 310 and the main part of the power grounding line 320.
  • the capacitors C11, C21 and C31 may be mounted so as to overlap the LED driver IC1b in the plan view of the PCB 300 as shown in this figure.
  • the power power supply line 310 is formed with branch line portions 311 to 313 branched from the main trunk portion, respectively.
  • each of the branch line portions 311 to 313 is branched downward from the main portion of the power power supply line 310 passing through the back surface of the package 100 toward the power power supply terminals (PVIN1 to PVIN3). It is electrically conductive with the power power supply terminals (PVIN1 to PVIN3) via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the power grounding line 320 is formed with branch line portions 321 to 323 branched from the main trunk portion, respectively.
  • the branch line portions 321 to 323 are branched upward from the main portion of the power grounding line 320 passing through the back surface of the package 100 toward the power grounding terminals (PGND1 to PGND3), respectively. It is electrically conductive with the power grounding terminals (PGND1 to PGND3) via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • the switch output lines 331 to 333 that conduct between the switch output terminal (SW1) of the first channel and the light emitting diode LED1 are laid upward on the paper surface from the back region of the switch output terminal (SW1).
  • An inductor L1 is mounted between the switch output line 331 and the switch output line 332.
  • a sense resistor Rs1 is mounted between the switch output line 332 and the switch output line 333.
  • a capacitor C13 is mounted between the switch output line 333 and the branch line portion 321 of the power grounding line 320 extending to a position adjacent thereto.
  • the switch output lines 341 to 343 that conduct between the switch output terminal (SW2) of the second channel and the light emitting diode LED2 are laid upward on the paper surface from the back region of the switch output terminal (SW2).
  • An inductor L2 is mounted between the switch output line 341 and the switch output line 342.
  • a sense resistor Rs2 is mounted between the switch output line 342 and the switch output line 343.
  • a capacitor C23 is mounted between the switch output line 343 and the branch line portion 322 of the power grounding line 320 extending to a position adjacent thereto.
  • the switch output lines 351 to 353 that conduct between the switch output terminal (SW3) of the third channel and the light emitting diode LED3 are laid upward on the paper surface from the back region of the switch output terminal (SW3).
  • An inductor L3 is mounted between the switch output line 351 and the switch output line 352.
  • a sense resistor Rs3 is mounted between the switch output line 352 and the switch output line 353.
  • a capacitor C33 is mounted between the switch output line 353 and the branch line portion 323 of the power grounding line 320 extending to a position adjacent thereto.
  • power power supply terminals PVIN1 to PVIN3
  • switch output terminals SW1 to SW3
  • power grounding terminals PGND1 to PGND3
  • These External discrete parts C11, C21 and C31, C13, C23 and C33, L1 to L3, Rs1 to Rs3
  • branch line portions 311 to 313 of the power power supply line 310 branch line portions 321 to the power grounding line 320.
  • the 323 and the switch output lines 331 to 333, 341 to 343, and 351 to 353 are arranged so as to be symmetrical between at least two channels. Specifically, the components are arranged symmetrically between the first channel and the second channel and between the first channel and the third channel.
  • a power supply line 360 laid downward on the paper surface is connected to the VIN pin provided on the first side 101 of the package 100 from the back area thereof. Further, a logic signal is input to the SPI communication terminals (SI, SCK, CSB, SO) provided on the first side 101 from the lower side of the paper.
  • SI SPI communication terminals
  • FIG. 16 is a diagram showing the formation of a closed loop of the capacitor C * 1.
  • the * 1 channel capacitor C * 1 forms a closed loop (11H ⁇ PVIN * ⁇ C * 1 ⁇ PGND * ⁇ 11L) together with the upper switch 11H and the lower switch 11L.
  • the capacitor C * 1 be mounted so as to overlap the LED drivers IC1a to IC1b in the plan view of the PCB 300.
  • FIG. 17 is a diagram showing a columnar arrangement of the LED driver IC1b (3ch).
  • m LED driver ICs 1b (1) to 1b (m) are provided on the first main surface of the PCB 300 along the x direction (left-right direction of the paper surface). It is implemented in columns.
  • each of the power power supply line 310 and the power grounding line 320 passes through the back surfaces of the LED drivers 1b (1) to 1b (m) as shown in FIG. 15, respectively, in the x direction (paper surface). It can be laid in a straight line along the left-right direction).
  • the switch output lines of the LED drivers 1b (1) to 1b (m) can be led out upward on the paper surface, even if the number of channels increases, the light emitting diode LEDs 1 to LED (3 m) of all channels Can be arranged along the x direction (left and right direction of the paper).
  • FIG. 18 is a plan view showing the layout of a printed circuit board on which the LED driver IC1c (3ch) adopting a pin arrangement different from the above is mounted.
  • the external terminal groups (PVIN1, PGND1, SW1) of the first channel are collectively arranged on the first side 101 of the package 100.
  • the external terminal group (PVIN2, PGND2, SW2) of the second channel and the external terminal group (PVIN3, PGND3, SW3) of the third channel are collectively arranged on the second side 102 of the package 100, respectively. ing.
  • the components of the first channel and the components of the second channel and the third channel must be laid or arranged separately on both sides of the LED driver IC1c.
  • the components of the first channel (power power supply line 411, branch line portion 421 of power ground line 420, switch output lines 431 to 433, capacitors C11 and C13, inductor L1, and sense resistor Rs1). ) Are arranged on the first side 101 side of the package 100.
  • the components of the second channel are all packaged. It is arranged on the second side 102 side of 100.
  • the components of the third channel are all packaged. It is arranged on the second side 102 side of 100.
  • FIG. 19 is a diagram showing a first modification of the pin arrangement.
  • the power ground terminal (PGND) does not necessarily have to be provided for each of a plurality of channels, and may be shared by a plurality of channels.
  • FIG. 20 is a diagram showing a second modification of the pin arrangement.
  • the power power supply terminal PVIN
  • the power power supply terminal does not necessarily have to be provided for each of a plurality of channels, and may be shared by a plurality of channels.
  • FIG. 21 is a diagram showing a third modification of the pin arrangement. As shown in this figure, the positions of the power ground terminal (PGND) and the switch output terminal (SW) provided on the second side 102 may be interchanged with each other.
  • PGND power ground terminal
  • SW switch output terminal
  • FIG. 22 is a diagram showing a fourth modification of the pin arrangement.
  • the power supply terminal (VIN) of the signal system does not necessarily have to be provided on the first side 101, and may be provided on the second side 102.
  • FIG. 23 is a diagram showing a modified example of the PCB layout. As shown in this figure, at least one of the power power supply line 310 and the power grounding line 320 (power power supply line 310 in this figure) may be laid at a position that does not overlap with the package 100.
  • FIG. 24 is a diagram showing an example of adoption of QFP [quad flat package]. As shown in this figure, the package 100 is not necessarily limited to the SOP, and QFP may be adopted.
  • the SW1 pin and the SW2 pin are arranged on the second side 102
  • the PVIN1 pin and the PGND1 pin of the first channel are arranged on the third side 103
  • the PVCN2 pin and the PGND2 pin of the second channel are arranged on the fourth side. It is preferable to arrange it at 104.
  • the PVIN1 pin and the PVIN2 pin may be arranged closer to the first side 101
  • the PGND1 pin and the PGND2 pin may be arranged closer to the second side 102.
  • the PVIN1 pin and the PVIN2 pin may be arranged at positions facing each other.
  • the PGND1 pin and the PGND2 pin may be arranged at positions facing each other.
  • the power power supply line 310 and the power grounding line 320 can be laid in parallel and in a straight line as in FIG. 14A described above.
  • FIG. 25 is a plan view showing a layout of a printed circuit board on which the LED driver IC1b (3ch) shown in FIG. 11B and a plurality of discrete components externally attached thereto are mounted on the same surface.
  • the LED lamp module X of this configuration example includes a PCB 300, a 3-channel LED driver IC1b (three in this figure) shown in FIG. 11B, and various discrete components externally attached to these (capacitor C in this figure). , The inductor L and the sense resistor R are illustrated), and the light emitting diodes LEDs 1 to 9 (not shown). Further, although not clearly shown in this figure, a heat sink 200 is attached to the heat dissipation pad 111 of the LED driver IC1b.
  • the LED driver IC1b is mounted on the first main surface (front side of the paper) of the PCB 300 as shown by the fine solid line. Further, at least a part of the various wirings and various discrete parts connected to the LED driver IC1b is laid or mounted on the first main surface (front side of the paper) of the PCB 300 as shown by the solid line. As for the remainder, as shown by the broken line, it is laid or mounted on the second main surface (back side of the paper surface) of the PCB 300.
  • the main part of the power power supply line 310 connected to the power power supply terminals (PVIN1 to PVIN3) of the LED driver IC1b is located on the first main surface of the PCB 300 at a position not overlapping with the package 100 of the LED driver IC1b, along the x direction. It is laid.
  • the main trunk portion of the power grounding line 320 connected to the power grounding terminals (PGND1 to PGND3) of the LED driver IC1b is located along the x direction at a position overlapping the package 100 of the LED driver IC1b on the second main surface of the PCB 300. It is laid.
  • the power power supply line 310 is formed with branch line portions 311 to 313 branched from the main trunk portion, respectively.
  • the branch line portions 311 to 313 are branched from the main portion of the power power supply line 310 toward the power power supply terminals (PVIN1 to PVIN3) on the first main surface of the PCB 300, respectively. It is electrically conductive with the power power supply terminals (PVIN1 to PVIN3).
  • the power grounding line 320 is formed with branch line portions 321 to 325 branched from the main trunk portion, respectively.
  • the branch line portions 321 to 323 are branched from the main portion of the power grounding line 320 toward the power grounding terminals (PGND1 to PGND3) on the second main surface of the PCB 300, respectively. It is electrically conducted with the power grounding terminals (PGND1 to PGND3) via vias, through holes, etc. (not shown) penetrating between the first main surface and the second main surface of the PCB 300.
  • branch line portion 324 is branched from the main trunk portion of the power grounding line 320 toward the branch line portions 311 to 313 of the power power supply line 310 on the second main surface of the PCB 300.
  • a bypass capacitor C is mounted between the branch portions 311 to 313 of the power power supply line 310 and the branch portion 324 of the power ground line 320.
  • branch line portion 325 is branched from the main trunk portion of the power grounding line 320 toward the switch output lines 333 to 353 described later on the second main surface of the PCB 300.
  • the switch output lines 331 to 333 connected to the switch output terminals (SW1) of the LED driver IC1b are laid toward the corresponding light emitting diodes (LED3, LED6 and LED9 in this figure) on the first main surface of the PCB 300.
  • An inductor L is mounted on the first main surface of the PCB 300 between the switch output line 331 and the switch output line 332.
  • a sense resistor R is mounted on the first main surface of the PCB 300 between the switch output line 332 and the switch output line 333.
  • an output capacitor C is mounted on the first main surface of the PCB 300 between the switch output line 333 and the branch line portion 325 of the power grounding line 320 extending to a position adjacent thereto.
  • the switch output lines 341 to 343 connected to the switch output terminals (SW2) of the LED driver IC1b are laid toward the corresponding light emitting diodes (LED1, LED4 and LED7 in this figure) on the first main surface of the PCB 300.
  • An inductor L is mounted on the first main surface of the PCB 300 between the switch output line 341 and the switch output line 342.
  • a sense resistor R is mounted on the first main surface of the PCB 300 between the switch output line 342 and the switch output line 343.
  • an output capacitor C is mounted on the first main surface of the PCB 300 between the switch output line 343 and the branch line portion 325 of the power grounding line 320 extending to a position adjacent thereto.
  • the switch output lines 351 to 353 connected to the switch output terminals (SW3) of the LED driver IC1b are laid toward the corresponding light emitting diodes (LED2, LED5 and LED8 in this figure) on the first main surface of the PCB 300.
  • An inductor L is mounted on the first main surface of the PCB 300 between the switch output line 351 and the switch output line 352.
  • a sense resistor R is mounted on the first main surface of the PCB 300 between the switch output line 352 and the switch output line 353.
  • an output capacitor C is mounted on the first main surface of the PCB 300 between the switch output line 353 and the branch line portion 323 of the power grounding line 320 extending to a position adjacent thereto.
  • the number of channels and the pin arrangement of the LED driver IC are not limited. That is, in this figure, not only the LED driver IC1b (3ch) shown in FIG. 11B, but also the LED driver IC1b (3ch) shown in FIG. 11A and the LED driver IC1a (2ch) shown in FIGS. 10A and 10B. In either case, it is possible to mount the discrete component on the same surface.
  • FIG. 26 is a diagram showing an ⁇ - ⁇ cross section of FIG. 25.
  • the three LED driver ICs 1b and at least a part of the discrete components (inductor L, sense resistor R, output capacitor C) externally attached to these are eventually Is also mounted on the same surface (first main surface) of the PCB 300.
  • the heat sink 200 can be commonly attached to both the LED driver IC1b mounted on the same surface of the PCB 300 and the discrete component (inductor L, etc.). It will be possible.
  • an extending portion 240 extending from the base portion 210 of the heat sink 200 toward the upper portion of the inductor L is provided, and thermal paste 250 is applied to the bottom surface thereof to coat the top surface of the inductor L. It is good to paste it on. With such a configuration, it is possible to improve the heat dissipation of not only the LED driver IC1b but also the discrete parts.
  • the shape design of the heat sink 200 becomes easy.
  • the LED driver IC1b and the inductor L are bonded to the heat sink 200, but other discrete components can also be bonded to the heat sink 200 as needed.
  • the invention disclosed in the present specification can be used, for example, in a multi-channel LED driver IC mounted on an in-vehicle LED lamp module.

Abstract

半導体装置１ａは、第１辺１０１、第１辺１０１と平行する第２辺１０２、第１辺１０１及び第２辺１０２と直交する第３辺１０３、並びに、第３辺１０３と平行して第１辺１０１及び第２辺１０２と直交する第４辺１０４を持つ平面視矩形状のパッケージ１００と；第１辺１０１に設けられたパワー電源端子ＰＶＩＮ１（またはＰＶＩＮ２）と；第２辺１０２に設けられたパワー接地端子ＰＧＮＤ１（またはＰＧＮＤ２）と；第２辺１０２に設けられたスイッチ出力端子ＳＷ１（またはＳＷ２）と；パワー電源端子ＰＶＩＮ１（またはＰＶＩＮ２）とスイッチ出力端子ＳＷ１（またはＳＷ２）との間に接続された上側スイッチ１１Ｈと；スイッチ出力端子ＳＷ１（またはＳＷ２）とパワー接地端子ＰＧＮＤ１（またはＰＧＮＤ２）との間に接続された下側スイッチ１１Ｌと；を有する。

Description

半導体装置
　本明細書中に開示されている発明は、半導体装置に関する。
　従来、半導体装置のピン配置については、種々の提案がなされている（例えば、特許文献１を参照）。
国際公開第２０１８／０９６５７３号
　しかしながら、ＰＣＢ［printed　circuit　board］レイアウトを最適化するためには、半導体装置のピン配置について、更なる検討の余地があった。
　本明細書中に開示されている発明は、本願発明者らにより見出された上記課題に鑑み、ＰＣＢレイアウトを最適化することのできる半導体装置を提供することを目的とする。
　本明細書中に開示されている半導体装置は、第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと；前記第１辺、若しくは、前記第３辺または前記第４辺に設けられたパワー電源端子と；前記第２辺、若しくは前記第３辺または前記第４辺に設けられたパワー接地端子と；前記第２辺に設けられたスイッチ出力端子と；前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと；前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと；を有する構成（第１の構成）とされている。
　なお、上記第１の構成から成る半導体装置において、前記上側スイッチ、前記下側スイッチ、及び、前記スイッチ出力端子は、それぞれ、複数のチャンネル毎に設けられている構成（第２の構成）にするとよい。
　また、上記第２の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記スイッチ出力端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第３の構成）にするとよい。
　また、上記第２または第３の構成から成る半導体装置において、前記パワー電源端子及び前記パワー接地端子は、それぞれ、前記複数のチャンネル毎に設けられている構成（第４の構成）にするとよい。
　また、上記第４の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記パワー電源端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第５の構成）にするとよい。
　また、上記第４または第５の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記パワー接地端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第６の構成）にするとよい。
　或いは、上記第２または第３の構成から成る半導体装置において、前記パワー電源端子及び前記パワー接地端子の少なくとも一方は、前記複数のチャンネルで共用されている構成（第７の構成）にしてもよい。
　また、上記第１～第７いずれかの構成から成る半導体装置は、前記パッケージのトップ面に露出した放熱パッドをさらに有する構成（第８の構成）にするとよい。
　また、上記第１～第８いずれかの構成から成る半導体装置において、前記パッケージに封止された半導体チップから前記トップ面までの熱抵抗は、前記半導体チップから前記パッケージのボトム面までの熱抵抗よりも小さい構成（第９の構成）にするとよい。
　また、上記第１～第９いずれかの構成から成る半導体装置において、前記上側スイッチと前記下側スイッチは、平面視において、前記第２辺寄りに偏在配置されている構成（第１０の構成）にするとよい。
　また、上記第１～第１０いずれかの構成から成る半導体装置において、前記上側スイッチ及び前記下側スイッチは、平面視において前記第１辺及び前記第２辺の延びる第１方向に直交する第２方向に沿って縦列に配置されている構成（第１１の構成）にするとよい。
　また、上記第１～第１１いずれかの構成から成る半導体装置において、前記下側スイッチは、前記上側スイッチよりも素子サイズが大きい構成（第１２の構成）にするとよい。
　また、上記第１～第１２いずれかの構成から成る半導体装置において、前記パワー電源端子と前記パワー電源端子は、いずれも前記第３辺または前記第４辺に設けられており、前記パワー接地端子は、前記パワー電源端子よりも前記第２辺側に配列されている構成（第１３の構成）にするとよい。
　また、上記第１～第１３いずれかの構成から成る半導体装置は、前記スイッチ出力端子から負荷に供給される出力電流が所定の目標値と一致するように前記上側スイッチと前記下側スイッチを駆動する出力帰還制御部を有する構成（第１４の構成）にするとよい。
　また、上記第１４の構成から成る半導体装置において、前記出力帰還制御部は、ボトム検出オン時間固定方式の出力帰還制御を行う構成（第１５の構成）にするとよい。
　また、本明細書中に開示されているモジュールは、プリント回路基板と、上記第１～第１５いずれかの構成から成る半導体装置と、前記半導体装置から出力電流の供給を受ける負荷とを有する構成（第１６の構成）とされている。
　上記第１６の構成から成るモジュールにおいて、前記半導体装置は、前記プリント回路基板の第１主面に実装されており、前記パワー電源端子に接続されるパワー電源ライン、前記パワー接地ラインに接続されるパワー接地ライン、及び、前記スイッチ出力端子に接続されるスイッチ出力ラインは、前記プリント回路基板の第２主面に敷設されている構成（第１７の構成）にしてもよい。
　なお、上記第１７の構成から成るモジュールにおいて、前記パワー電源ライン及び前記パワー接地ラインそれぞれの主幹部分は、平面視において、前記第１辺及び前記第２辺の延びる第１方向に沿って並列に敷設されている構成（第１８の構成）にするとよい。
　また、上記第１８の構成から成るモジュールにおいて、前記第１主面には、前記第１方向に沿って前記半導体装置が複数実装されている構成（第１９の構成）にするとよい。
　また、上記第１７～第１９いずれかの構成から成るモジュールにおいて、前記パワー電源ライン及び前記接地ラインの少なくとも一方は、平面視において、前記半導体装置と重なるように敷設されている構成（第２０の構成）にするとよい。
　また、上記第１７～第２０いずれかの構成から成るモジュールにおいて、前記第２主面には、前記パワー電源ラインと前記パワー接地ラインとの間にバイパスキャパシタが接続されている構成（第２１の構成）にするとよい。
　また、上記第２１の構成から成るモジュールにおいて、前記バイパスキャパシタは、平面視において、前記半導体装置と重なるように実装されている構成（第２２の構成）にするとよい。
　また、上記第２１または第２２の構成から成るモジュールにおいて、前記バイパスキャパシタは、前記上側スイッチ及び前記下側スイッチと共に形成する閉ループが最小となる位置に実装されている構成（第２３の構成）にするとよい。
　また、上記第１６～第２３いずれかの構成から成るモジュールにおいて、前記複数のチャンネル毎に設けられる前記パワー電源端子、前記スイッチ出力端子、前記パワー接地端子、及び、これらに外付けされるディスクリート部品は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第２４の構成）にするとよい。
　また、上記第１６～第２４いずれかの構成から成るモジュールは、前記半導体装置に装着されるヒートシンクをさらに有する構成（第２５の構成）にするとよい。
　また、上記第１６の構成から成るモジュールにおいて、前記半導体装置とこれに外付けされるディスクリート部品の少なくとも一部は、いずれも前記プリント回路基板の同一面に実装されている構成（第２６の構成）にしてもよい。
　また、上記第２６の構成から成るモジュールは、前記プリント回路基板の同一面に実装された前記半導体装置及び前記ディスクリート部品の双方に共通して装着されるヒートシンクをさらに有する構成（第２７の構成）にしてもよい。
　また、上記第１６～第２７いずれかの構成から成るモジュールは、バッテリ電圧から昇圧電圧を生成して前記パワー電源端子に供給する昇圧回路をさらに有する構成（第２８の構成）にするとよい。
　また、上記第１６～第２８いずれかの構成から成るモジュールにおいて、前記負荷は、発光ダイオードである構成（第２９の構成）にするとよい。
　本明細書中に開示されている発明によれば、ＰＣＢレイアウトを最適化することのできる半導体装置を提供することが可能となる。
ＬＥＤドライバＩＣ（２ｃｈ）の適用例を示す図 ＬＥＤドライバＩＣ（３ｃｈ）の適用例を示す図 ＬＥＤドライバＩＣの回路構成を示す図 ボトム検出オン時間固定方式の出力帰還制御を示す図 ＬＥＤドライバＩＣの電力損失を評価するための図 ＬＥＤドライバＩＣのパッケージを示す三面図 ＬＥＤドライバＩＣのパッケージを示す斜視図 ＬＥＤドライバＩＣに取り付けられるヒートシンクの一例を示す斜視図 ＬＥＤドライバＩＣの熱抵抗を評価するための図 ＬＥＤドライバＩＣ（２ｃｈ）のピン配置（第１例）を示す図 ＬＥＤドライバＩＣ（２ｃｈ）のピン配置（第２例）を示す図 ＬＥＤドライバＩＣ（３ｃｈ）のピン配置（第１例）を示す図 ＬＥＤドライバＩＣ（３ｃｈ）のピン配置（第２例）を示す図 図１０Ａで示したＬＥＤドライバＩＣ（２ｃｈ）の内部構造を示す図 図１１Ａで示したＬＥＤドライバＩＣ（３ｃｈ）の内部構造を示す図 図１１Ｂで示したＬＥＤドライバＩＣ（３ｃｈ）の内部構造を示す図 同期整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）のＰＣＢレイアウトを示す図 ダイオード整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）のＰＣＢレイアウトを示す図 同期整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）の他のＰＣＢレイアウトを示す図 ダイオード整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）の他のＰＣＢレイアウトを示す図 ＬＥＤドライバＩＣ（３ｃｈ）のＰＣＢレイアウトを示す図 バイパスキャパシタの閉ループ形成を示す図 ＬＥＤドライバＩＣ（３ｃｈ）の縦列配置を示す図 ＬＥＤドライバＩＣ（３ｃｈ）のＰＣＢレイアウト（比較例）を示す図 ピン配置の第１変形例を示す図 ピン配置の第２変形例を示す図 ピン配置の第３変形例を示す図 ピン配置の第４変形例を示す図 ＰＣＢレイアウトの変形例を示す図 ＱＦＰの採用例を示す図 ＬＥＤドライバＩＣ（３ｃｈ）とディスクリート部品を同一面に実装したＰＣＢレイアウトを示す図 図２５のα－β断面を示す図
＜ＬＥＤ［light　emitting　diode］ドライバＩＣ＞
　図１は、２チャンネルのＬＥＤドライバＩＣが適用されたＬＥＤランプモジュールの一構成例を示す図である。本構成例のＬＥＤランプモジュールＸは、２チャンネルのＬＥＤドライバＩＣ１ａと、昇圧回路２と、ＭＣＵ［micro　control　unit］３と、発光ダイオードＬＥＤ１及びＬＥＤ２（本図では、複数の発光ダイオード素子が直列に接続されたＬＥＤストリング）と、各種ディスクリート部品（キャパシタＣ１及びＣ２、キャパシタＣ１１～Ｃ１３、キャパシタＣ２１～Ｃ２３、インダクタＬ１及びＬ２、抵抗Ｒ１及びＲ２、並びに、センス抵抗Ｒｓ１及びＲｓ２）と、を有する。
　ＬＥＤドライバＩＣ１ａは、昇圧電圧Ｖｂｓｔを降圧して発光ダイオードＬＥＤ１及びＬＥＤ２への電力供給を行う半導体装置である。なお、ＬＥＤドライバＩＣ１ａは、ＩＣ外部との電気的な接続を確立するための手段として、複数の外部端子（ＶＩＮピン、ＶＲＥＧ５ピン、ＧＮＤピン、ＴＯＮピン、ＳＯピン、ＣＳＢピン、ＳＣＫピン、ＳＩピン、ＰＶＩＮ１ピン、ＢＯＯＴ１ピン、ＳＷ１ピン、ＰＧＮＤ１ピン、ＳＮＳＰ１ピン、ＳＮＳＮ１ピン、ＰＶＩＮ２ピン、ＢＯＯＴ２ピン、ＳＷ２ピン、ＰＧＮＤ２ピン、ＳＮＳＰ２ピン、及び、ＳＮＳＮ２ピンなど）を有する。
　ＶＩＮピンは、信号系の入力電圧供給端子である。ＶＲＥＧ５ピンは、内部レギュレータの出力端子である。ＧＮＤピンは、信号系の接地端子である。ＴＯＮピンは、オン時間設定用の抵抗接続端子である。ＳＯピンは、ＳＰＩ［serial　peripheral　interface］通信用のシリアルデータ出力端子である。ＣＳＢピンは、ＳＰＩ通信用のチップセレクト入力端子である。ＳＣＫピンは、ＳＰＩ通信用のシリアルクロック入力端子である。ＳＩピンは、ＳＰＩ通信用のシリアルデータ入力端子である。
　ＰＶＩＮ１ピン及びＰＶＩＮ２ピンは、それぞれ、パワー系の入力電圧供給端子（＝パワー電源端子）である。ＢＯＯＴ１ピン及びＢＯＯＴ２ピンは、それぞれ、上側ゲート駆動用のブートストラップキャパシタ接続端子である。ＳＷ１ピン及びＳＷ２ピンは、それぞれ、スイッチ出力端子である。ＰＧＮＤ１ピン及びＰＧＮＤ２ピンは、それぞれ、パワー系の接地端子（＝パワー接地端子）である。ＳＮＳＰ１ピン及びＳＮＳＰ２ピンは、それぞれ、出力電流センス入力端子（＋）である。ＳＮＳＮ１ピン及びＳＮＳＮ２ピンは、それぞれ、出力電流センス入力端子（－）である。
　なお、符号の末尾に「１」を付した外部端子群（ＰＶＩＮ１、ＳＷ１、ＰＧＮＤ１、ＳＮＳＰ１、及び、ＳＮＳＮ１）は、いずれも第１チャンネル用である。一方、符号の末尾に「２」を付した外部端子群（ＰＶＩＮ２、ＳＷ２、ＰＧＮＤ２、ＳＮＳＰ２、及び、ＳＮＳＮ２）は、いずれも第２チャンネル用である。
　ＶＩＮピンは、バッテリ電圧＋Ｂ（例えば１３Ｖ）の印加端に接続されている。ＧＮＤピンは、接地端に接続されている。ＶＩＮピンとＧＮＤピンとの間には、キャパシタＣ１（＝入力平滑キャパシタ）が接続されている。ＶＲＥＧ５ピンとＧＮＤピンとの間には、キャパシタＣ２（＝内部レギュレータの出力平滑キャパシタ）が接続されている。ＴＯＮピンと接地端との間には、抵抗Ｒ１（＝オン時間設定抵抗）が接続されている。ＳＯピンと電源電圧Ｖｃｃ（例えば５Ｖ）の印加端との間には、抵抗Ｒ２（＝プルアップ抵抗）が接続されている。ＳＯピン、ＣＳＢピン、ＳＣＫピン、及び、ＳＩピンは、それぞれ、ＭＣＵ３に接続されている。
　ＰＶＩＮ１ピンは、昇圧電圧Ｖｂｓｔ（例えば６５Ｖ）の印加端に接続されている。ＳＷ１ピンは、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端は、センス抵抗Ｒｓ１の第１端に接続されている。センス抵抗Ｒｓ１の第２端は、発光ダイオードＬＥＤ１のアノードに接続されている。発光ダイオードＬＥＤ１のカソードは、接地端に接続されている。ＰＶＩＮ１ピンとＰＧＮＤ１ピンとの間には、キャパシタＣ１１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ１ピンとＳＷ１ピンとの間には、キャパシタＣ１２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ１のアノードと接地端との間には、キャパシタＣ１３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ１の両端は、それぞれ、ＳＮＳＰ１ピン及びＳＮＳＮ１ピンに接続されている。
　ＰＶＩＮ２ピンは、昇圧電圧Ｖｂｓｔの印加端に接続されている。ＳＷ２ピンは、インダクタＬ２の第１端に接続されている。インダクタＬ２の第２端は、センス抵抗Ｒｓ２の第１端に接続されている。センス抵抗Ｒｓ２の第２端は、発光ダイオードＬＥＤ２のアノードに接続されている。発光ダイオードＬＥＤ２のカソードは接地端に接続されている。ＰＶＩＮ２ピンとＰＧＮＤ２ピンの間には、キャパシタＣ２１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ２ピンとＳＷ２ピンとの間には、キャパシタＣ２２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ２のアノードと接地端との間には、キャパシタＣ２３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ２の両端は、それぞれ、ＳＮＳＰ２ピン及びＳＮＳＮ２ピンに接続されている。
　昇圧回路２は、バッテリ電圧＋Ｂを昇圧して昇圧電圧Ｖｂｓｔを生成するＤＣ／ＤＣコンバータである。
　ＭＣＵ３は、電源電圧Ｖｃｃの供給を受けて動作し、ＬＥＤドライバＩＣ１ａとの間でＳＰＩ通信を行う。
　図２は、３チャンネルのＬＥＤドライバＩＣが適用されたＬＥＤランプモジュールの一構成例を示す図である。本構成例のＬＥＤランプモジュールＸは、先出の図１を基本としつつ、２チャンネルのＬＥＤドライバＩＣ１ａに代えて、３チャンネルのＬＥＤドライバＩＣ１ｂを有する。
　なお、ＬＥＤドライバＩＣ１ｂは、その３チャンネル化に伴い、先出の外部端子に加えて、第３チャンネル用の外部端子群（ＰＶＩＮ３ピン、ＢＯＯＴ３ピン、ＳＷ３ピン、ＰＧＮＤ３ピン、ＳＮＳＰ３ピン、及び、ＳＮＳＮ３ピン）を備えている。
　また、ＬＥＤランプモジュールＸには、先出の構成要素に加えて、第３チャンネル用の発光ダイオードＬＥＤ３と、各種ディスクリート部品（キャパシタＣ３１～Ｃ３３、インダクタＬ３、並びに、センス抵抗Ｒｓ３）が設けられている。
　ＰＶＩＮ３ピンは、パワー系の入力電圧供給端子（＝パワー電源端子）である。ＢＯＯＴ３ピンは、上側ゲート駆動用のブートストラップキャパシタ接続端子である。ＳＷ３ピンは、スイッチ出力端子である。ＰＧＮＤ３ピンは、パワー系の接地端子（＝パワー接地端子）である。ＳＮＳＰ３ピンは、出力電流センス入力端子（＋）である。ＳＮＳＮ３ピンは、出力電流センス入力端子（－）である。
　ＰＶＩＮ３ピンは、昇圧電圧Ｖｂｓｔの印加端に接続されている。ＳＷ３ピンは、インダクタＬ３の第１端に接続されている。インダクタＬ３の第２端は、センス抵抗Ｒｓ３の第１端に接続されている。センス抵抗Ｒｓ３の第２端は、発光ダイオードＬＥＤ３のアノードに接続されている。発光ダイオードＬＥＤ３のカソードは接地端に接続されている。ＰＶＩＮ３ピンとＰＧＮＤ３ピンの間には、キャパシタＣ３１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ３ピンとＳＷ３ピンとの間には、キャパシタＣ３２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ３のアノードと接地端との間には、キャパシタＣ３３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ３の両端は、それぞれ、ＳＮＳＰ３ピン及びＳＮＳＮ３ピンに接続されている。
　なお、以下では、ＬＥＤドライバＩＣ１ａ及び１ｂを区別する必要がない場合、単に、ＬＥＤドライバＩＣ１と略称する場合がある。
＜回路構成＞
　図３は、ＬＥＤドライバＩＣ１の回路構成（特に出力段周辺）を示す図である。本構成例のＬＥＤドライバＩＣ１は、第＊チャンネル（ただし＊＝１、２または３）の発光ダイオードＬＥＤ＊を駆動する手段として、上側スイッチ１１Ｈと、下側スイッチ１１Ｌと、上側ドライバ１２Ｈと、下側ドライバ１２Ｌと、コントローラ１３と、オン時間設定部１４と、スロープ電圧生成部１５と、センスアンプ１６と、エラーアンプ１７と、コンパレータ１８と、ブートストラップ用のダイオードＤ１とを集積化して成る。もちろん、ＬＥＤドライバＩＣ１には、上記以外の構成要素（各種保護回路など）を集積化してもよい。
　上側スイッチ１１Ｈは、ＰＶＩＮピンとＳＷ＊ピンとの間に接続されており、上側ゲート信号ＧＨに応じてオン／オフされる。なお、上側スイッチ１１Ｈとしては、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］等を好適に用いることができる。その場合、上側スイッチ１１Ｈは、ＧＨ＝Ｈ（＝ＢＯＯＴ＊）であるときにオンして、ＧＨ＝Ｌ（＝ＳＷ＊）であるときにオフする。なお、上側スイッチ１１Ｈとして、ＮＭＯＳＦＥＴではなくＰＭＯＳＦＥＴ［P-channel　type　MOSFET］を用いることも可能である。その場合には、ブートストラップ用のダイオードＤ１、キャパシタＣ＊２、及び、ＢＯＯＴ＊ピンが不要となる。
　下側スイッチ１１Ｌは、ＳＷ＊ピンとＰＧＮＤ＊ピンとの間に接続されており、下側ゲート信号ＧＬに応じてオン／オフされる。なお、下側スイッチ１１Ｌとしては、ＮＭＯＳＦＥＴ等を好適に用いることができる。その場合、下側スイッチ１１Ｌは、ＧＬ＝Ｈ（＝ＶＤＲＶ５）であるときにオンして、ＧＬ＝Ｌ（＝ＰＧＮＤ＊）であるときにオフする。
　このように接続された上側スイッチ１１Ｈと下側スイッチ１１Ｌは、ＳＷ＊ピンから矩形波状のスイッチ電圧Ｖｓｗを出力するハーフブリッジ出力段を形成している。なお、本図では、同期整流方式のハーフブリッジ出力段を挙げたが、ダイオード整流方式を採用する場合には、下側スイッチ１１Ｌとしてダイオードを用いればよい。
　上側ドライバ１２Ｈは、コントローラ１３から入力される上側制御信号ＳＨに基づいて上側ゲート信号ＧＨを生成する。なお、上側ゲート信号ＧＨのハイレベルは、ＢＯＯＴ＊ピンの端子電圧（≒Ｖｓｗ＋ＶＤＲＶ５）となる。一方、上側ゲート信号ＧＨのローレベルは、ＳＷ＊ピンの端子電圧（≒Ｖｓｗ）となる。
　下側ドライバ１２Ｌは、コントローラ１３から入力される下側制御信号ＳＬに基づいて下側ゲート信号ＧＬを生成する。なお、下側ゲート信号ＧＬのハイレベルは、定電圧ＶＤＲＶ５（内部電源電圧ＶＲＥＧまたは別途の外部入力電圧）となる。一方、下側ゲート信号ＧＬのローレベルは、ＰＧＮＤ＊ピンの端子電圧（接地電圧）となる。
　コントローラ１３は、例えば、セット信号ＳＥＴ及びリセット信号ＲＳＴの入力を受け付けるＲＳフリップフロップを含み、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌを相補的にオン／オフするように上側制御信号ＳＨ及び下側制御信号ＳＬを生成する。
　より具体的に述べると、コントローラ１３は、セット信号ＳＥＴの立上りタイミングで上側スイッチ１１Ｈをオンして下側スイッチ１１Ｌをオフする一方、リセット信号ＲＳＴの立上りタイミングで上側スイッチ１１Ｈをオフして下側スイッチ１１Ｌをオンするように、上側制御信号ＳＨ及び下側制御信号ＳＬを生成する。
　ただし、本明細書中における「相補的」という文言は、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌそれぞれのオン／オフ状態が完全に逆転している場合だけでなく、貫通電流を防止するための同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとして、広義に理解されるべきである。
　オン時間設定部１４は、セット信号ＳＥＴの立上りタイミング（延いては上側スイッチ１１Ｈのオンタイミング）から所定のオン時間Ｔｏｎが経過した時点でリセット信号ＲＳＴをハイレベルに立ち上げる。なお、オン時間設定部１４は、ＴＯＮピンに接続された抵抗Ｒ１の抵抗値に応じてオン時間Ｔｏｎを任意に設定する機能を備えている。また、オン時間設定部１４は、ＰＶＩＮピン及びＳＮＳＮピンそれぞれの端子電圧に基づいてスイッチング周波数Ｆｓｗの変動を抑えるようにオン時間Ｔｏｎを可変する機能も備えている。
　スロープ電圧生成部１５は、下側スイッチ１１Ｌのオン期間中に流れるインダクタ電流ＩＬを検出し、同インダクタ電流ＩＬの情報を含んだスロープ電圧Ｖｓｌｐを生成する。スロープ電圧Ｖｓｌｐは、下側スイッチ１１Ｌのオン期間中に流れるインダクタ電流ＩＬが大きいほど高くなり、同インダクタ電流ＩＬが小さいほど低くなる。
　センスアンプ１６は、ＳＮＳＰ＊ピンとＳＮＳＮ＊ピンとの端子間電圧（＝センス抵抗Ｒｓ＊の両端間電圧）を増幅してセンス電圧Ｖｓを生成する。センス電圧Ｖｓは、センス抵抗Ｒｓ＊に流れる出力電流ＩＬＥＤ（＝平均インダクタ電流ＩＬ＿ａｖｅ）が大きいほど高くなり、出力電流ＩＬＥＤが小さいほど低くなる。
　エラーアンプ１７は、非反転入力端（＋）に入力される基準電圧ＶＩＳＥＴ（＝アナログ調光電圧）と、反転入力端（－）に入力されるセンス電圧Ｖｓ（より正確には、オフセット電圧Ｖｏｆｓとセンス電圧Ｖｓとの加算電圧）との差分に応じた電流出力を行い、不図示のキャパシタを充放電することにより、制御電圧Ｖｃを生成する。なお、制御電圧Ｖｃは、ＶＩＳＥＴ＞Ｖｓであるときに上昇し、ＶＩＳＥＴ＜Ｖｓであるときに低下する。
　コンパレータ１８は、反転入力端（－）に入力されるスロープ電圧Ｖｓｌｐと、非反転入力端（＋）に入力される制御電圧Ｖｃとを比較することにより、セット信号ＳＥＴを生成する。セット信号ＳＥＴは、Ｖｃ＜Ｖｓｌｐであるときにローレベルとなり、Ｖｃ＞Ｖｓｌｐであるときにハイレベルとなる。従って、制御電圧Ｖｃが低いほどセット信号ＳＥＴの立上りタイミング（延いては上側スイッチ１１Ｈのオンタイミング）が遅くなり、逆に、制御電圧Ｖｃが高いほどセット信号ＳＥＴの立上りタイミングが早くなる。
　なお、上記構成要素のうち、上側ドライバ１２Ｈ及び下側ドライバ１２Ｌ、コントローラ１３、オン時間設定部１４、スロープ電圧生成部１５、センスアンプ１６、エラーアンプ１７、並びに、コンパレータ１８は、ボトム検出オン時間固定方式の出力帰還制御部として機能し、スイッチ出力端子ＳＷ＊から発光ダイオードＬＥＤ＊に供給される出力電流ＩＬＥＤが所定の目標値と一致するように、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌが相補的に駆動される。
＜出力帰還制御＞
　図４は、ボトム検出オン時間固定方式の出力帰還制御を示す図であり、上から順に、インダクタ電流ＩＬとスイッチ電圧Ｖｓｗが描写されている。
　上側スイッチ１１Ｈがオフして下側スイッチ１１Ｌがオンしている間、スイッチ電圧Ｖｓｗは、ローレベル（＝下側スイッチ１１Ｌのドレイン・ソース間に生じる負電圧－ＶＤＳＷ）となる。このとき、ＰＧＮＤ＊ピンから下側スイッチ１１Ｌを介してＳＷ＊ピンに流れるインダクタ電流ＩＬは、インダクタＬ＊のエネルギー放出に伴って減少していく。
　そして、インダクタ電流ＩＬが制御電圧Ｖｃに応じたボトム値ＩＬ＿ｂｔｍまで減少すると、Ｖｃ＞Ｖｓｌｐとなり、セット信号ＳＥＴがハイレベルに立ち上がる。その結果、上側スイッチ１１Ｈがオンして下側スイッチ１１Ｌがオフする。このとき、スイッチ電圧Ｖｓｗがハイレベル（≒ＰＶＩＮ）となるので、ＰＶＩＮピンから上側スイッチ１１Ｈを介してＳＷ＊ピンに流れるインダクタ電流ＩＬが増大していく。
　その後、所定のオン時間Ｔｏｎが経過すると、リセット信号ＲＳＴがハイレベルに立ち上がり、上側スイッチ１１Ｈがオフして下側スイッチ１１Ｌがオンするので、インダクタ電流ＩＬが再び増大から減少に転じる。その結果、インダクタ電流ＩＬは、ピーク値ＩＬ＿ｐｋとボトム値ＩＬ＿ｂｔｍとの間で増大と減少を繰り返すリップル波形となる。
　ここで、インダクタ電流ＩＬのボトム値ＩＬ＿ｂｔｍは、センス電圧Ｖｓ（＝平均インダクタ電流ＩＬ＿ａｖｅに相当）と、基準電圧ＶＩＳＥＴ（＝平均インダクタ電流ＩＬ＿ａｖｅの目標値に相当）との差分に応じて変動する。また、インダクタ電流ＩＬのリップル振幅ΔＩＬ（＝ＩＬ＿ｐｋ－ＩＬ＿ｂｔｍ）は、オン時間Ｔｏｎに応じて決定される。
　従って、上記一連の動作が繰り返されることにより、ＬＥＤドライバＩＣ１では、平均インダクタ電流ＩＬ＿ａｖｅ（延いては出力電流ＩＬＥＤ）が所定の目標値と一致するように、ボトム検出オン時間固定方式の出力帰還制御が行われる。
　ただし、ＬＥＤドライバＩＣ１の出力帰還制御方式については、必ずしも上記に限定されるものではなく、例えば、ボトム検出オン時間固定方式に代えて、ピーク検出オフ時間固定方式を採用してもよいし、或いは、ヒステリシスウィンドウ方式を採用してもよい。若しくは、ＰＷＭ［pulse　width　modulation］制御方式を採用することもできる。
＜電力損失＞
　図５は、ＬＥＤドライバＩＣ１の電力損失を評価するための図である。なお、本図上段にはスイッチ電流Ｉｓｗ及びスイッチ電圧Ｖｓｗが描写されており、本図下段には電力損失Ｐｓｗ（＝Ｉｓｗ×Ｖｓｗ）が描写されている。
　本図で示すように、ＬＥＤドライバＩＣ１では、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌそれぞれを相補的に駆動するときに、スイッチング損失Ｐｓｗ＿ｌｏｓｓ（＝Ｖｂｓｔ×ＩＬＥＤ／２＋（Ｔｓｗ＿ｏｎ＋Ｔｓｗ＿ｏｆｆ）×Ｆｓｗ）と、導通損失Ｐｃｏｎ＿ｌｏｓｓ（＝ＩＬＥＤ×ＩＬＥＤ×Ｆｓｗ×（ＲｏｎＨ×Ｔｏｎ＋ＲｏｎＬ×Ｔｏｆｆ））が生じる。
　特に、昇圧電圧Ｖｂｓｔが数十Ｖ（例えば６５Ｖ）であって、かつ、スイッチング周波数Ｆｓｗが数ＭＨｚ（例えば２．２ＭＨｚ）である場合には、上記したＬＥＤドライバＩＣ１の電力損失（＝Ｐｓｗ＿ｌｏｓｓ＋Ｐｃｏｎ＿ｌｏｓｓ）が大きくなり、延いては、ＬＥＤドライバＩＣ１の発熱が大きくなる。そのため、ＬＥＤドライバＩＣ１のパッケージには、高い放熱性が求められる。
＜パッケージ＞
　図６及び図７は、それぞれ、ＬＥＤドライバＩＣ１のパッケージを示す三面図（平面、正面、側面）及び斜視図である。ここで例示するパッケージ１００は、４８ピンのＨＴＳＳＯＰ［heat-sink　thin-shrink　small　outline　package］であり、第１辺１０１、第２辺１０２、第３辺１０３、及び、第４辺１０４を持つ平面視矩形状（平面視長方形状）に形成されている。
　第１辺１０１は、第１の長辺（例えば１２．５ｍｍ）に相当し、合計２４本の外部端子が設けられている。なお、図６では、第１辺１０１の左端から右端に向けて、１ピン～２４ピンが順次配列されている。
　第２辺１０２は、第１辺１０１と平行する第２の長辺に相当し、第１辺１０１と同様、合計２４本の外部端子が設けられている。なお、図６では、第２辺１０２の右端から左端に向けて、２５ピン～４８ピンが順次配列されている。
　第３辺１０３は、第１辺１０１及び第２辺１０２と直交する第１の短辺（例えば６．１ｍｍ）に相当する。なお、第３辺１０３には外部端子が設けられていない。
　第４辺１０４は、第３辺１０３と平行して第１辺１０２及び第２辺１０２と直交する第２の短辺に相当する。なお、第４辺１０４にも外部端子は設けられていない。
　なお、上記４８本の外部端子は、それぞれ、パッケージ１００の長側面（＝平面視での第１辺１０１及び第２辺１０２に相当）から外側に向けて導出されている。また、それぞれの外部端子は、パッケージ１００の側面視において、根元部と先端部との間で段差を成すように途中で屈曲された形状（いわゆるガルウィング形状）とされている。
　また、パッケージ１００のトップ面１１０（＝プリント回路基板と対向しない第１主面に相当）には、放熱パッド１１１と１ピンマーク１１２が形成されている。一方、パッケージ１００のボトム面１２０（＝プリント回路基板と対向する第２主面に相当）には、何も形成されていない。
　放熱パッド１１１は、半導体チップを搭載するアイランドの裏面をパッケージ１００のトップ面１１０に露出させたものである。なお、放熱パッド１１１のサイズについては、長辺長（＝パッケージ１００の長辺と平行する一辺の長さ）を第１辺１０１及び第２辺１０２の０．４倍程度（例えば５ｍｍ）とし、短辺長（＝パッケージ１００の短辺と平行する一辺の長さ）を第３辺１０３及び第４辺１０４の０．７倍程度（例えば４．２ｍｍ）とすればよい。
　このような放熱パッド１１１を設けることにより、パッケージ１００の放熱性を高めることが可能となる。特に、パッケージ１００のボトム面１２０ではなく、パッケージ１００のトップ面１１０に放熱パッド１１１を露出させた構成であれば、放熱パッド１１１にヒートシンクを装着することができるので、パッケージ１００の放熱性をさらに高めることが可能となる。
　図８は、ＬＥＤドライバＩＣ１に取り付けられるヒートシンクの一例を示す斜視図である。本構成例のヒートシンク２００は、基台部２１０（例えば６０ｍｍ×５０ｍｍ）と、複数枚の放熱フィン２２０（例えば５０ｍｍ×５０ｍｍ）と、を有する。
　基台部２１０のトップ面（＝ＬＥＤドライバＩＣ１のパッケージ１００と対向しない第１主面に相当）には、複数枚の放熱フィン２２０が設けられている。このような構成とすることにより、ヒートシンク２００の表面積を増やすことができるので、パッケージ１００の放熱性を高めることが可能となる。なお、基台部２１０と放熱フィン２２０は、一体的に形成してもよいし、個別に形成して組み立ててもよい。
　ヒートシンク２００をＬＥＤドライバＩＣ１に取り付けるときには、基台部２１０のボトム面（＝ＬＥＤドライバＩＣ１のパッケージ１００と対向する第２主面に相当）に放熱グリス２３０を塗布し、ＬＥＤドライバＩＣ１のパッケージ１００（特に放熱パッド１１１）に貼り付けるとよい。
　図９は、ＬＥＤドライバＩＣ１の熱抵抗を評価するための模式的な縦断面図である。本図で示すように、パッケージ１００のトップ面１１０に放熱パッド１１１が露出されたＬＥＤドライバＩＣ１において、パッケージ１００に封止された半導体チップ１３０からトップ面１１０までの熱抵抗θ１は、半導体チップ１３０からボトム面１２０までの熱抵抗θ２と比べて極めて小さくなる（θ１＜＜θ２、例えば、θ１＝３℃／Ｗ、θ２＝１００℃／Ｗ）。従って、放熱パッド１１１（さらにはこれに取り付けられるヒートシンク２００）から速やかに熱を逃がすことができるので、ＬＥＤドライバＩＣ１の最大許容損失を高めることが可能となる。
＜ピン配置＞
　次に、これまでに説明してきたＬＥＤドライバＩＣ１について、ＰＣＢレイアウトを最適化することのできる新規なピン配置を提案する。
　図１０Ａは、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置（第１例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１、ＳＷ２）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。
　また、以下の説明では、パッケージ１００の平面視において、第１辺１０１及び第２辺１０２の延びる第１方向をｘ方向（本図では紙面の上下方向）と呼び、これと直交する第２方向（＝第３辺１０３及び第４辺１０４の延びる方向）をｙ方向（本図では紙面の左右方向）と呼ぶ。
　１ピン～３ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。５ピン～７ピン及び９ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。１１ピン～１３ピン及び１５ピンには、信号系の外部端子群（ＧＮＤ、ＴＯＮ、ＶＩＮ、ＶＲＥＧ５）が割り当てられている。２２ピン～２４ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。
　２５ピン及び２６ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＮ２、ＳＮＳＰ２）が割り当てられている。２８ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。３０ピン～３２ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。３４ピン～３６ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。
　３７ピン～３９ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。４１ピン～４３ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。４５ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。４７ピン及び４８ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１ピン、ＳＮＳＰ１）が割り当てられている。
　このように、本構成例のＬＥＤドライバＩＣ１ａにおいて、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）は、パッケージ１００の第１辺１０１（本図では左辺）に設けられている。一方、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）とスイッチ出力端子（ＳＷ１、ＳＷ２）は、パッケージ１００の第２辺１０２（本図では右辺）に設けられている。
　図１０Ｂは、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置（第２例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１、ＳＷ２）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。
　１ピン及び２ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。３ピン、４ピン及び１５ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。６ピン及び７ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。８ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。
　１６ピン、２１ピン、２２ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。１７ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。１８ピンと１９ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。２３ピンと２４ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。
　２５ピン及び３３ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。３４ピン及び４８ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。
　３６ピン～３９ピンには、信号系の外部端子群（ＶＩＮ、ＴＯＮ、５ＶＲＥＧ及びＧＮＤ）が割り当てられている。４１ピン～４３ピン及び４５ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。
　図１０Ａ及び図１０Ｂから分かるように、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）をパッケージ１００の第１辺１０１（本図では左辺）に設けるとともに、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）とスイッチ出力端子（ＳＷ１、ＳＷ２）をパッケージ１００の第２辺１０２（本図では右辺）に設けるという基本コンセプトから逸脱しない限り、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置については、様々なバリエーションを考えることができる。
　図１１Ａは、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置（第１例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）、並びに、スイッチ出力端子（ＳＷ１～ＳＷ３）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。
　１ピン及び２ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。４ピン～６ピン及び８ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、及び、ＳＯ）が割り当てられている。１０ピン～１３ピンには、信号系の外部端子群（ＶＲＥＧ５、ＧＮＤ、ＴＯＮ、ＶＩＮ５）が割り当てられている。１４ピン及び１５ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。２３ピン及び２４ピンには、第３チャンネルのパワー電源端子（ＰＶＩＮ３）が割り当てられている。
　２５ピン及び２６ピンには、第３チャンネルのスイッチ出力端子（ＳＷ３）が割り当てられている。２７ピンには、第３チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ３）が割り当てられている。２８ピン及び２９ピンには、第３チャンネルのパワー接地端子（ＰＧＮＤ３）が割り当てられている。３０ピンと３１ピンには、第３チャンネルの出力電流センス入力端子（ＳＮＳＰ３、ＳＮＳＮ３）が割り当てられている。
　３４ピン及び３５ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。３６ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。３７ピン及び３８ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。３９ピンと４０ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。
　４２ピン及び４３ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。４４ピン及び４５ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。４６ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。４７ピン及び４８ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。
　このように、本構成例のＬＥＤドライバＩＣ１ｂにおいて、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）は、パッケージ１００の第１辺１０１（本図では左辺）に設けられている。一方、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）とスイッチ出力端子（ＳＷ１～ＳＷ３）は、パッケージ１００の第２辺１０２（本図では右辺）に設けられている。
　図１１Ｂは、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置（第２例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１～ＳＷ３）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。
　１ピン及び２ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。３ピン及び４ピンには、第１チャンネルのパワー接地端子ＰＧＮＤ１が割り当てられている。６ピン及び７ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。８ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。
　１０ピンには、第３チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ３）が割り当てられている。１１ピン及び１２ピンには、第３チャンネルのスイッチ出力端子（ＳＷ３）が割り当てられている。１３ピン及び１４ピンには、第３チャンネルの出力電流センス入力端子（ＳＮＳＰ３、ＳＮＳＮ３）が割り当てられている。１５ピン及び１６ピンには、第３チャンネルのパワー接地端子ＰＧＮＤ３が割り当てられている。
　１７ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。１８ピン及び１９ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。２１ピン及び２２ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。２３ピンと２４ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。
　２５ピンには第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。３３ピンと３４ピンには、第３チャンネルのパワー電源端子（ＰＶＩＮ３）が割り当てられている。４８ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。
　３６ピン～３９ピンには、信号系の外部端子群（ＶＩＮ、ＴＯＮ、５ＶＲＥＧ及びＧＮＤ）が割り当てられている。４１ピン～４３ピン及び４５ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。
　図１１Ａ及び図１１Ｂから分かるように、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）をパッケージ１００の第１辺１０１（本図では左辺）に設けるとともに、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）とスイッチ出力端子（ＳＷ１～ＳＷ３）をパッケージ１００の第２辺１０２（本図では右辺）に設けるという基本コンセプトから逸脱しない限り、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置については、様々なバリエーションを考えることができる。
＜内部構造＞
　図１２は、図１０Ａで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）の内部構造を示す底面透視図（＝パッケージ１００をボトム面１２０から透視した図）である。従って、本図では、先出の図１０Ａと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。
　第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、並びに、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）がそれぞれ集積化された半導体チップ１３０は、平面視矩形状のアイランド１４０にダイボンディングされている。なお、アイランド１４０は、第３辺１０３に向けて延びる支持フレーム１５１、及び、第４辺１０４に向けて延びる支持フレーム１５２により、パッケージ１００の内部で支持されている。また、アイランド１４０の裏面は、先の放熱パッド１１１として、パッケージ１００のトップ面１１０に露出されている。
　上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドと３本のＰＶＩＮ１ピンとの間には、それぞれ、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと３本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと３本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。
　上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドと３本のＰＶＩＮ２ピンとの間には、それぞれ、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと３本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと３本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。
　なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。
　また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、並びに、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。
　また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺１０２寄りに偏在配置されている。
　さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。
　一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。
　このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、及び、ワイヤＷ２１～Ｗ２３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。
　図１３Ａは、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）の内部構造を示す底面透視図である。従って、先出の図１１Ａと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。
　半導体チップ１３０には、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）、並びに、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）がそれぞれ集積化されている。
　上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドと２本のＰＶＩＮ１ピンとの間には、それぞれ、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと２本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと２本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。
　上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドと２本のＰＶＩＮ２ピンとの間には、それぞれ、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと２本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと２本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。
　上側スイッチ１１Ｈ（ｃｈ３）のドレインパッドと２本のＰＶＩＮ３ピンとの間には、それぞれ、ワイヤＷ３１が張られている。上側スイッチ１１Ｈ（ｃｈ３）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ３）のドレインパッドと２本のＳＷ３ピンとの間には、それぞれ、ワイヤＷ３２が張られている。下側スイッチ１１Ｌ（ｃｈ３）のソースパッドと２本のＰＧＮＤ３ピンとの間には、それぞれ、ワイヤＷ３３が張られている。
　なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。
　また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）、並びに、上側スイッチ１１Ｈ（ｃｈ３）と下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。
　また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺１０２寄りに偏在配置されている。
　さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。
　一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、ｙ方向中央部に配置されている。
　また、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。
　このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、ワイヤＷ２１～Ｗ２３、及び、ワイヤＷ３１～Ｗ３３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。
　図１３Ｂは、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）の内部構造を示す底面透視図である。従って、先出の図１１Ｂと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。
　半導体チップ１３０には、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）、並びに、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）がそれぞれ集積化されている。
　上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドとＰＶＩＮ１ピンとの間には、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと２本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと２本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。
　上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドとＰＶＩＮ２ピンとの間には、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと２本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと２本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。
　上側スイッチ１１Ｈ（ｃｈ３）のドレインパッドとＰＶＩＮ３ピン及びＰＶＩＮ３（Ｓ）ピンとの間には、それぞれ、ワイヤＷ３１が張られている。また、ＰＶＩＮ３（Ｓ）ピンと半導体チップ１３０のサブパッドとの間には、ワイヤＷ３１Ｓが張られている。上側スイッチ１１Ｈ（ｃｈ３）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ３）のドレインパッドと２本のＳＷ３ピンとの間には、それぞれ、ワイヤＷ３２が張られている。下側スイッチ１１Ｌ（ｃｈ３）のソースパッドと２本のＰＧＮＤ３ピンとの間には、それぞれ、ワイヤＷ３３が張られている。
　なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。
　また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）、並びに、上側スイッチ１１Ｈ（ｃｈ３）と下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。
　また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第１辺１０１寄りに偏在配置されている。また、コントローラ１３などが形成されるロジック形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺寄りに偏在配置されている。
　さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。
　一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。
　また、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、ｙ方向中央部に配置されている。
　このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、ワイヤＷ２１～Ｗ２３、及び、ワイヤＷ３１～Ｗ３３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。
　また、本レイアウトでは、先出の図１３Ａと比べて、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）がそれぞれ縦長形状（ｘ方向長がｙ方向長よりも大きい形状）に形成されている。その結果、ＰＧＮＤピンをＳＷ１～ＳＷ３ピンよりも第１辺１０１の端部側に配置しやすくなる。
＜ＰＣＢレイアウト＞
　次に、上記のピン配置により実現されるＰＣＢレイアウトの最適化について、具体例を挙げながら詳細に説明する。
　図１４Ａは、図１０Ａで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、プリント回路基板３００（以下、ＰＣＢ３００と呼ぶ）と、２チャンネルのＬＥＤドライバＩＣ１ａと、これに外付けされる種々のディスクリート部品（本図では先出のキャパシタＣ１１及びＣ２１、キャパシタＣ１３及びＣ２３、インダクタＬ１及びＬ２、並びに、センス抵抗Ｒｓ１及びＲｓ２のみを例示）と、発光ダイオードＬＥＤ１及びＬＥＤ２（不図示）と、を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ａの放熱パッド１１１にはヒートシンク２００が装着される。
　ＬＥＤドライバＩＣ１ａは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装されている。より具体的に述べると、ＬＥＤドライバＩＣ１ａは、図１０を反時計回りに９０度回転された状態で実装されている。すなわち、本図では、紙面左右方向が先述のｘ方向に相当し、紙面上下方向が先述のｙ方向に相当する。従って、パッケージ１００の第１辺１０１に設けられたパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）は、紙面下向きに導出されており、パッケージ１００の第２辺１０２に設けられたパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）及びスイッチ出力端子（ＳＷ１、ＳＷ２）は、紙面上向きに導出されている。
　一方、ＬＥＤドライバＩＣ１ａに接続される各種配線（パワー電源ライン３１０～３１２、パワー接地ライン３２０～３２２、スイッチ出力ライン３３１～３３３及び３４１～３４３、電源ライン３６０）、及び、各種ディスクリート部品（キャパシタＣ１１及びＣ２１、キャパシタＣ１３及びＣ２３、インダクタＬ１及びＬ２、センス抵抗Ｒｓ１及びＲｓ２）は、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。
　ＬＥＤドライバＩＣ１ａのパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）に接続されるパワー電源ライン３１０の主幹部分、及び、ＬＥＤドライバＩＣ１ａのパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の平面視において、ｘ方向（紙面左右方向）に沿って並列に敷設されている。
　また、パワー電源ライン３１０及びパワー接地ライン３２０それぞれの主幹部分は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａのパッケージ１００と重なるように敷設されている。
　本図に即して具体的に述べると、パワー電源ライン３１０の主幹部分は、第３辺１０３の外側からパッケージ１００背面の第１辺１０１寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。
　一方、パワー接地ライン３２０の主幹部分は、パワー電源ライン３１０の主幹部分と所定のギャップを隔てつつ、第３辺１０３の外側からパッケージ１００背面の第２辺１０２寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。
　なお、パワー電源ライン３１０の主幹部分とパワー接地ライン３２０の主幹部分との間には、キャパシタＣ１１及びＣ２１（＝バイパスキャパシタ）が接続されている。特に、キャパシタＣ１１及びＣ２１は、本図で示したように、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａと重なるように実装するとよい。
　また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１及び３１２が形成されている。本図に即して述べると、支線部分３１１及び３１２は、それぞれ、パッケージ１００の背面を通るパワー電源ライン３１０の主幹部分から、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）に向けて紙面下向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）と電気的に導通される。
　また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１及び３２２が形成されている。本図に即して述べると、支線部分３２１及び３２２は、それぞれ、パッケージ１００の背面を通るパワー接地ライン３２０の主幹部分からパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）に向けて紙面上向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）と電気的に導通される。なお、パワー接地ライン３２１、３２２は共用しても構わない。パワー接地ライン３２１、３２２を共用する場合、パワー電源ライン３１０の主幹部分から分岐された支線部分は１本のラインになる。
　第１チャンネルのスイッチ出力端子（ＳＷ１）と発光ダイオードＬＥＤ１との間を導通するスイッチ出力ライン３３１～３３３は、スイッチ出力端子（ＳＷ１）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、インダクタＬ１が実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、センス抵抗Ｒｓ１が実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２１との間には、キャパシタＣ１３が実装される。
　第２チャンネルのスイッチ出力端子（ＳＷ２）と発光ダイオードＬＥＤ２との間を導通するスイッチ出力ライン３４１～３４３は、スイッチ出力端子（ＳＷ２）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、インダクタＬ２が実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、センス抵抗Ｒｓ２が実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２２との間には、キャパシタＣ２３が実装される。
　また、本構成例のＬＥＤランプモジュールＸにおいて、複数のチャンネル毎に設けられるパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、スイッチ出力端子（ＳＷ１、ＳＷ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、及び、これらに外付けされるディスクリート部品（Ｃ１１及びＣ２１、Ｃ１３及びＣ２３、Ｌ１及びＬ２、Ｒｓ１及びＲｓ２）、並びに、パワー電源ライン３１０の支線部分３１１及び３１２、パワー接地ライン３２０の支線部分３２１及び３２２、及び、スイッチ出力ライン３３１～３３３及び３４１～３４３は、第１チャンネルと第２チャンネルとの間で左右対称となるように配置されている。
　上記以外の外部端子及び配線についても簡単に説明しておく。パッケージ１００の第１辺１０１に設けられたＶＩＮピンには、その背面領域から紙面下向きに敷設された電源ライン３６０が接続される。また、第１辺１０１に設けられたＳＰＩ通信端子（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）には、紙面下側からロジック信号が入力される。
　先述の図１４Ａは、同期整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。一方、同期整流方式に代えてダイオード整流方式を採用するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図は、図１４Ｂのようになる。
　図１４Ｂにおいて図１４Ａと相違する部分について説明する。ダイオードＤ１１及びＤ２１は、ＬＥＤドライバＩＣ１ａに外付けされるディスクリート部品である。ダイオードＤ１１及びＤ２１は、破線で示したように、ＰＣＢ３００の第２主面に実装されている。ダイオードＤ１１は第１チャンネルの下側スイッチ１１Ｌとして用いられ、ダイオードＤ２１は第２チャンネルの下側スイッチ１１Ｌとして用いられる。
　ダイオードＤ１１は、ダイオードＤ１１のカソード側端子がスイッチ出力ライン３３１と電気的に導通しダイオードＤ１１のアノード側端子がパワー接地ライン３２０と電気的に導通するように実装するとよい。第１チャンネルの閉ループ（後述する図１６参照）を小さくするために、ダイオードＤ１１のアノード側端子はキャパシタＣ１１にできるだけ近い位置に配置することが好ましい。
　ダイオードＤ２１は、ダイオードＤ２１のカソード側端子がスイッチ出力ライン３４１と電気的に導通しダイオードＤ２１のアノード側端子がパワー接地ライン３２０と電気的に導通するように実装するとよい。第２チャンネルの閉ループ（後述する図１６参照）を小さくするために、ダイオードＤ２１のアノード側端子はキャパシタＣ２１にできるだけ近い位置に配置することが好ましい。
　図１４Ｂに示す構成例では、パワー接地端子ＰＧＮＤ１、ＰＧＮＤ２は第１チャンネルと第２チャンネルとにそれぞれ１つずつ設けられる。しかし、後述する図１９のように、パワー接地端子を第１チャンネルと第２チャンネルとで共用しても構わない。
　次に、図１４Ａ及び図１４Ｂに示すレイアウト以外のプリント回路基板のレイアウトについて説明する。図１４Ｃは、同期整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板の他のレイアウトを示す平面図である。図１４Ｄは、ダイオード整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板の他のレイアウトを示す平面図である。以下、図１４Ｃにおいて図１４Ａと相違する部分及び図１４Ｄにおいて図１４Ｂと相違する部分について説明する。
　図１４Ｃ及び図１４Ｄに示すレイアウトは、図１４Ａ及び図１４Ｂに示すレイアウトと比較して、パワー電源ライン３１０及びパワー接地ライン３２０を拡大している。そのため、図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、電源ライン３６０、ロジック信号を伝送するライン（不図示）、スイッチ出力ライン３３０、及びスイッチ出力ライン３４０がＰＣＢ３００の第１主面に敷設されている。
　スイッチ出力ライン３３０は、第１チャンネルのスイッチ出力端子（ＳＷ１）とスイッチ出力ライン３３１との間を導通する。スイッチ出力ライン３３０は、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介してスイッチ出力ライン３３１と電気的に導通される。図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、ＰＣＢ３００の平面視においてスイッチ出力ライン３３１はスイッチ出力端子（ＳＷ１）と重ならない。
　スイッチ出力ライン３４０は、第２チャンネルのスイッチ出力端子（ＳＷ２）とスイッチ出力ライン３３１との間を導通する。スイッチ出力ライン３４０は、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介してスイッチ出力ライン３４１と電気的に導通される。図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、ＰＣＢ３００の平面視においてスイッチ出力ライン３４１はスイッチ出力端子（ＳＷ２）と重ならない。
　図１５は、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）が実装載されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、ＰＣＢ３００と、３チャンネルのＬＥＤドライバＩＣ１ｂと、これに外付けされる種々のディスクリート部品（本図では、先出のキャパシタＣ１１、Ｃ２１及びＣ３１、キャパシタＣ１３、Ｃ２３及びＣ３３、インダクタＬ１～Ｌ３、並びに、センス抵抗Ｒｓ１～Ｒｓ３のみを例示）と、発光ダイオードＬＥＤ１～ＬＥＤ３（不図示）を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ｂの放熱パッド１１１にはヒートシンク２００が装着される。
　ＬＥＤドライバＩＣ１ｂは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装されている。より具体的に述べると、ＬＥＤドライバＩＣ１ｂは、図１１を反時計回りに９０度回転された状態で実装されている。すなわち、本図では、紙面左右方向が先述のｘ方向に相当し、紙面上下方向が先述のｙ方向に相当する。従って、パッケージ１００の第１辺１０１に設けられたパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）は、紙面下向きに導出されており、パッケージ１００の第２辺１０２に設けられたパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）及びスイッチ出力端子（ＳＷ１～ＳＷ３）は、紙面上向きに導出されている。
　一方、ＬＥＤドライバＩＣ１ｂに接続される各種配線（パワー電源ライン３１０～３１２、パワー接地ライン３２０～３２３、スイッチ出力ライン３３１～３３３、３４１～３４３及び３５１～３５３、電源ライン３６０）、及び、各種ディスクリート部品（キャパシタＣ１１、Ｃ２１及びＣ３１、キャパシタＣ１３、Ｃ２３及びＣ３３、インダクタＬ１～Ｌ３、センス抵抗Ｒｓ１～Ｒｓ３）は、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。
　ＬＥＤドライバＩＣ１ｂのパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に接続されるパワー電源ライン３１０の主幹部分、及び、ＬＥＤドライバＩＣ１ｂのパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の平面視において、ｘ方向（紙面左右方向）に沿って並列に敷設されている。
　また、パワー電源ライン３１０及びパワー接地ライン３２０それぞれの主幹部分は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重なるように敷設されている。
　本図に即して具体的に述べると、パワー電源ライン３１０の主幹部分は、第３辺１０３の外側からパッケージ１００背面の第１辺１０１寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。
　一方、パワー接地ライン３２０の主幹部分は、パワー電源ライン３１０の主幹部分と所定のギャップを隔てつつ、第３辺１０３の外側からパッケージ１００背面の第２辺１０２寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。
　なお、パワー電源ライン３１０の主幹部分とパワー接地ライン３２０の主幹部分との間には、キャパシタＣ１１、Ｃ２１及びＣ３１（バイパスキャパシタ）が接続されている。特に、キャパシタＣ１１、Ｃ２１及びＣ３１は、本図で示したように、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ｂと重なるように実装するとよい。
　また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１～３１３が形成されている。本図に即して述べると、支線部分３１１～３１３は、それぞれ、パッケージ１００の背面を通るパワー電源ライン３１０の主幹部分から、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に向けて紙面下向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）と電気的に導通される。
　また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１～３２３が形成されている。本図に即して述べると、支線部分３２１～３２３は、それぞれ、パッケージ１００の背面を通るパワー接地ライン３２０の主幹部分から、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に向けて紙面上向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）と電気的に導通される。
　第１チャンネルのスイッチ出力端子（ＳＷ１）と発光ダイオードＬＥＤ１との間を導通するスイッチ出力ライン３３１～３３３は、スイッチ出力端子（ＳＷ１）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、インダクタＬ１が実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、センス抵抗Ｒｓ１が実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２１との間には、キャパシタＣ１３が実装される。
　第２チャンネルのスイッチ出力端子（ＳＷ２）と発光ダイオードＬＥＤ２との間を導通するスイッチ出力ライン３４１～３４３は、スイッチ出力端子（ＳＷ２）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、インダクタＬ２が実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、センス抵抗Ｒｓ２が実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２２との間には、キャパシタＣ２３が実装される。
　第３チャンネルのスイッチ出力端子（ＳＷ３）と発光ダイオードＬＥＤ３との間を導通するスイッチ出力ライン３５１～３５３は、スイッチ出力端子（ＳＷ３）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３５１とスイッチ出力ライン３５２との間には、インダクタＬ３が実装される。また、スイッチ出力ライン３５２とスイッチ出力ライン３５３との間には、センス抵抗Ｒｓ３が実装される。また、スイッチ出力ライン３５３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２３との間には、キャパシタＣ３３が実装される。
　また、本構成例のＬＥＤランプモジュールＸにおいて、複数のチャンネル毎に設けられるパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）、スイッチ出力端子（ＳＷ１～ＳＷ３）、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）、及び、これらに外付けされるディスクリート部品（Ｃ１１、Ｃ２１及びＣ３１、Ｃ１３、Ｃ２３及びＣ３３、Ｌ１～Ｌ３、Ｒｓ１～Ｒｓ３）、並びに、パワー電源ライン３１０の支線部分３１１～３１３、パワー接地ライン３２０の支線部分３２１～３２３、及び、スイッチ出力ライン３３１～３３３、３４１～３４３及び３５１～３５３は、少なくとも２つのチャンネル相互間において、左右対称となるように配置されている。具体的には、第１チャンネルと第２チャンネルとの間、及び、第１チャンネルと第３チャンネルとの間で、それぞれの構成要素が左右対称となるように配置されている。
　上記以外の外部端子及び配線についても簡単に説明しておく。パッケージ１００の第１辺１０１に設けられたＶＩＮピンには、その背面領域から紙面下向きに敷設された電源ライン３６０が接続される。また、第１辺１０１に設けられたＳＰＩ通信端子（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）には、紙面下側からロジック信号が入力される。
　なお、先述の図１４Ａから先述の図１４Ｂ～図１４Ｄへの変更と同様の変更を、図１５に対しても実施することができる。
＜バイパスキャパシタ＞
　次に、バイパスキャパシタとして機能するキャパシタＣ＊１（ただし＊＝１、２または３）の最適な配置レイアウトについて、図面を参照しながら考察する。図１６は、キャパシタＣ＊１の閉ループ形成を示す図である。
　本図で示したように、第＊チャンネルのキャパシタＣ＊１は、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌと共に、閉ループ（１１Ｈ→ＰＶＩＮ＊→Ｃ＊１→ＰＧＮＤ＊→１１Ｌ）を形成する。この閉ループが小さいほど電源変動に伴う過渡電流の影響を小さく抑えることが可能となる。そのため、キャパシタＣ＊１は、上記の閉ループが最小となる位置に実装することが望ましい。
　具体的には、先出の図１４Ａ～図１４Ｄ及び図１５で示したように、キャパシタＣ＊１は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａないしＩＣ１ｂと重なるように実装することが望ましく、さらに言えば、ＰＶＩＮ＊ピンとＰＧＮＤ＊ピンとを結ぶ線分上（ないしはその近傍）に実装することが望ましい。
＜ＬＥＤドライバＩＣの縦列配置＞
　図１７は、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）の縦列配置を示す図である。本構成例のＬＥＤランプモジュールＸにおいて、ＰＣＢ３００の第１主面には、ｘ方向（紙面左右方向）に沿ってｍ個のＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）（ただしｍ≧２）が縦列に実装されている。
　なお、ＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）では、それぞれ、先出の図１１で示したピン配置が採用されている。従って、パワー電源ライン３１０及びパワー接地ライン３２０については、それぞれ、先出の図１５で示したように、ＬＥＤドライバ１ｂ（１）～１ｂ（ｍ）それぞれの背面を通り抜けるように、ｘ方向（紙面左右方向）に沿って一直線に敷設することができる。
　また、ＬＥＤドライバ１ｂ（１）～１ｂ（ｍ）それぞれのスイッチ出力ラインは、いずれも紙面上向きに導出することができるので、チャンネル数が増えても、全チャンネルの発光ダイオードＬＥＤ１～ＬＥＤ（３ｍ）をｘ方向（紙面左右方向）に沿って並べることが可能となる。
　このように、先出のピン配置を採用することにより、ＰＣＢ３００に敷設される配線パターンの単純化を図ることが可能となり、延いては、配線パターン同士の短絡防止や配線パターン面積縮小など、ＰＣＢレイアウトの最適化を実現することが可能となる。
　なお、本図では、ＬＥＤドライバ１ｂ（３ｃｈ）の縦列配置を例に挙げたが、ＬＥＤドライバ１ａ（２ｃｈ）の縦列配置についても、上記と同様が言える。
＜比較例＞
　次に、これまでに説明してきたピン配置（図１０～図１５）の作用効果をより明確に理解するために、先とは異なるピン配置を採用した比較例を挙げながら、ＰＣＢレイアウトの差異について説明する。
　図１８は、先とは異なるピン配置を採用したＬＥＤドライバＩＣ１ｃ（３ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。
　本図で示したように、ＬＥＤドライバＩＣ１ｃでは、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）がパッケージ１００の第１辺１０１に集約して配置されている。一方、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）、並びに、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）は、それぞれ、パッケージ１００の第２辺１０２に集約して配置されている。
　そのため、第１チャンネルの構成要素と、第２チャンネル及び第３チャンネルそれぞれの構成要素については、ＬＥＤドライバＩＣ１ｃの両側に分離して敷設ないし配置せざるを得なくなる。
　本図に即して述べると、第１チャンネルの構成要素（パワー電源ライン４１１、パワー接地ライン４２０の支線部分４２１、スイッチ出力ライン４３１～４３３、キャパシタＣ１１及びＣ１３、インダクタＬ１、及び、センス抵抗Ｒｓ１）は、いずれも、パッケージ１００の第１辺１０１側に配置されている。
　一方、第２チャンネルの構成要素（パワー電源ライン４１２、パワー接地ライン４２０の支線部分４２２、スイッチ出力ライン４４１～４４３、キャパシタＣ２１及びＣ２３、インダクタＬ２、及び、センス抵抗Ｒｓ２）は、いずれも、パッケージ１００の第２辺１０２側に配置されている。
　また、第３チャンネルの構成要素（パワー電源ライン４１３、パワー接地ライン４２０の支線部分４２３、スイッチ出力ライン４５１～４５３、キャパシタＣ３１及びＣ３３、インダクタＬ３、及び、センス抵抗Ｒｓ３）は、いずれも、パッケージ１００の第２辺１０２側に配置されている。
　このように、本比較例のピン配置を採用した場合には、ＰＣＢ４００に敷設される配線パターンが非常に複雑となる上、全チャンネルの発光ダイオードＬＥＤ１～ＬＥＤ３をｘ方向（紙面左右方向）に並べて配置することができなくなる。
　一方、先に提案したピン配置（図１０～図１５）を採用すれば、このような不具合を回避してＰＣＢレイアウトを最適化することが可能となる。
＜変形例＞
　なお、これまで説明してきたピン配置やＰＣＢレイアウトについては、種々の変形が可能である。以下、いくつかの変形例を挙げながら簡単に説明する。
　図１９は、ピン配置の第１変形例を示す図である。本図で示したように、パワー接地端子（ＰＧＮＤ）は、必ずしも複数のチャンネル毎に設ける必要はなく、複数のチャンネルで共用しても構わない。
　図２０は、ピン配置の第２変形例を示す図である。本図で示したように、パワー電源端子（ＰＶＩＮ）は、必ずしも複数のチャンネル毎に設ける必要はなく、複数のチャンネルで共用しても構わない。
　図２１は、ピン配置の第３変形例を示す図である。本図で示したように、第２辺１０２に設けられるパワー接地端子（ＰＧＮＤ）及びスイッチ出力端子（ＳＷ）は、それぞれの位置を相互に入れ替えても構わない。
　図２２は、ピン配置の第４変形例を示す図である。本図で示したように、信号系の電源端子（ＶＩＮ）は、必ずしも第１辺１０１に設ける必要はなく、第２辺１０２に設けても構わない。
　図２３は、ＰＣＢレイアウトの変形例を示す図である。本図で示したように、パワー電源ライン３１０及びパワー接地ライン３２０の少なくとも一方（本図ではパワー電源ライン３１０）は、パッケージ１００と重ならない位置に敷設されていてもよい。
　図２４は、ＱＦＰ［quad　flat　package］の採用例を示す図である。本図で示したように、パッケージ１００は、必ずしもＳＯＰに限定されるものではなく、ＱＦＰを採用しても構わない。
　その場合、例えば、ＳＷ１ピン及びＳＷ２ピンを第２辺１０２に配置し、第１チャンネルのＰＶＩＮ１ピン及びＰＧＮＤ１ピンを第３辺１０３に配置し、第２チャンネルのＰＶＩＮ２ピン及びＰＧＮＤ２ピンを第４辺１０４に配置するとよい。また、ＰＶＩＮ１ピン及びＰＶＩＮ２ピンは、第１辺１０１寄りに配置し、ＰＧＮＤ１ピン及びＰＧＮＤ２ピンは、第２辺１０２寄りに配置するとよい。さらに、ＰＶＩＮ１ピンとＰＶＩＮ２ピンは、互いに対向する位置に配置するとよい。同様に、ＰＧＮＤ１ピンとＰＧＮＤ２ピンは、互いに対向する位置に配置するとよい。
　このようなピン配置を採用することにより、パワー電源ライン３１０及びパワー接地ライン３２０は、先出の図１４Ａと同じく、並列かつ一直線に敷設することが可能となる。
＜同一面実装＞
　図２５は、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）とこれに外付けされる複数のディスクリート部品が同一面に実装されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、ＰＣＢ３００と、図１１Ｂで示した３チャンネルのＬＥＤドライバＩＣ１ｂ（本図では３つ）と、これらに外付けされる種々のディスクリート部品（本図では、キャパシタＣ、インダクタＬ及びセンス抵抗Ｒを例示）と、発光ダイオードＬＥＤ１～ＬＥＤ９（不図示）を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ｂの放熱パッド１１１にはヒートシンク２００が装着されている。
　ＬＥＤドライバＩＣ１ｂは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装される。また、ＬＥＤドライバＩＣ１ｂに接続される各種配線及び各種ディスクリート部品のうち、少なくとも一部については、実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に敷設ないし実装されており、その余について、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。
　ＬＥＤドライバＩＣ１ｂのパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に接続されるパワー電源ライン３１０の主幹部分は、ＰＣＢ３００の第１主面において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重ならない位置で、ｘ方向に沿って敷設されている。
　一方、ＬＥＤドライバＩＣ１ｂのパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の第２主面において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重なる位置で、ｘ方向に沿って敷設されている。
　また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１～３１３が形成されている。本図に即して述べると、支線部分３１１～３１３は、それぞれ、ＰＣＢ３００の第１主面において、パワー電源ライン３１０の主幹部分からパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に向けて分岐されており、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）と電気的に導通される。
　また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１～３２５が形成されている。本図に即して述べると、支線部分３２１～３２３は、それぞれ、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分からパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に向けて分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）と電気的に導通される。
　また、支線部３２４は、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分からパワー電源ライン３１０の支線部３１１～３１３に向けて分岐されている。なお、パワー電源ライン３１０の分岐部分３１１～３１３とパワー接地ライン３２０の分岐部分３２４との間には、バイパスキャパシタＣが実装される。
　一方、支線部３２５は、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分から後出のスイッチ出力ライン３３３～３５３に向けて分岐されている。
　ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ１）に接続されるスイッチ出力ライン３３１～３３３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ３、ＬＥＤ６及びＬＥＤ９）に向けて敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２５との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。
　ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ２）に接続されるスイッチ出力ライン３４１～３４３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ１、ＬＥＤ４及びＬＥＤ７）に向けて敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２５との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。
　ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ３）に接続されるスイッチ出力ライン３５１～３５３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ２、ＬＥＤ５及びＬＥＤ８）に向けて敷設されている。なお、スイッチ出力ライン３５１とスイッチ出力ライン３５２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３５２とスイッチ出力ライン３５３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３５３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２３との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。
　なお、本図では明示していないが、ＰＣＢ３００の第２主面には、小信号系のディスクリート部品を実装するとよい。
　また、ＬＥＤドライバＩＣとこれに外付けされるディスクリート部品をプリント配線基板の同一面に実装する上で、ＬＥＤドライバＩＣのチャンネル数及びピン配置はいずれも不問である。すなわち、本図では、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）に限らず、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）、並びに、図１０Ａ及び図１０Ｂで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）のいずれでも、ディスクリート部品との同一面実装は可能である。
　図２６は、図２５のα－β断面を示す図である。先にも述べたように、図２５のＬＥＤランプモジュールＸにおいて、３つのＬＥＤドライバＩＣ１ｂとこれらに外付けされるディスクリート部品の少なくとも一部（インダクタＬ、センス抵抗Ｒ、出力キャパシタＣ）は、いずれもＰＣＢ３００の同一面（第１主面）に実装されている。
　従って、ＬＥＤドライバＩＣ１ｂに取り付けられるヒートシンク２００の形状を工夫することにより、ＰＣＢ３００の同一面に実装されたＬＥＤドライバＩＣ１ｂ及びディスクリート部品（インダクタＬなど）の双方に共通してヒートシンク２００を装着することが可能となる。
　例えば、本図で示したように、ヒートシンク２００の基台部２１０からインダクタＬの上部に向けて伸びる延出部２４０を設けて、そのボトム面に放熱グリス２５０を塗布し、インダクタＬのトップ面に貼り付けるとよい。このような構成であれば、ＬＥＤドライバＩＣ１ｂのみならず、ディスクリート部品の放熱性を高めることも可能となる。
　例えば、本図で示したように、同じ高さのディスクリート部品を一列に並べると、ヒートシンク２００（特に延出部２４０）の形状設計が容易となる。また、本図では、ＬＥＤドライバＩＣ１ｂとインダクタＬがヒートシンク２００に接合されているが、その他のディスクリート部品についても必要に応じてヒートシンク２００に接合することができる。
＜その他の変形例＞
　このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本明細書中に開示されている発明は、例えば、車載用のＬＥＤランプモジュールに搭載されるマルチチャンネルのＬＥＤドライバＩＣに利用することが可能である。
　　　１、１ａ、１ｂ　　ＬＥＤドライバＩＣ（半導体装置）
　　　２　　昇圧回路
　　　３　　ＭＣＵ
　　　１１Ｈ　　上側スイッチ（ＮＭＯＳＦＥＴ）
　　　１１Ｌ　　下側スイッチ（ＮＭＯＳＦＥＴ）
　　　１２Ｈ　　上側ドライバ
　　　１２Ｌ　　下側ドライバ
　　　１３　　コントローラ
　　　１４　　オン時間設定部
　　　１５　　スロープ電圧生成部
　　　１６　　センスアンプ
　　　１７　　エラーアンプ
　　　１８　　コンパレータ
　　　１００　　パッケージ
　　　１０１　　第１辺
　　　１０２　　第２辺
　　　１０３　　第３辺
　　　１０４　　第３辺
　　　１１０　　トップ面
　　　１１１　　放熱パッド
　　　１１２　　１ピンマーク
　　　１２０　　ボトム面
　　　１３０　　半導体チップ
　　　１４０　　アイランド
　　　１５１、１５２　　支持フレーム
　　　２００　　ヒートシンク
　　　２１０　　基台部
　　　２２０　　放熱フィン
　　　２３０　　放熱グリス
　　　２４０　　延出部
　　　２５０　　放熱グリス
　　　３００　　プリント回路基板
　　　３１０　　パワー電源ライン（主幹部分）
　　　３１１、３１２、３１３　　パワー電源ライン（支線部分）
　　　３２０　　パワー接地ライン（主幹部分）
　　　３２１、３２２、３２３、３２４、３２５　　パワー接地ライン（支線部分）
　　　３３０～３３３、３４０～３４３、３５１～３５３　　スイッチライン
　　　３６０　　電源ライン
　　　Ｃ１、Ｃ２、Ｃ１１～Ｃ１３、Ｃ２１～Ｃ２３、Ｃ３１～Ｃ３３　　キャパシタ
　　　Ｄ１、Ｄ１１、Ｄ２１　　ダイオード
　　　Ｌ１、Ｌ２、Ｌ３　　インダクタ
　　　ＬＥＤ１、ＬＥＤ２、ＬＥＤ３　　発光ダイオード
　　　Ｒ１、Ｒ２　　抵抗
　　　Ｒｓ１、Ｒｓ２、Ｒｓ３　　センス抵抗
　　　Ｗ１１～Ｗ１３、Ｗ２１～Ｗ２３、Ｗ３１～Ｗ３３　　ワイヤ
　　　Ｘ　　ＬＥＤランプモジュール

Claims (29)

  1. 　第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと；
    　前記第１辺、若しくは、前記第３辺または前記第４辺に設けられたパワー電源端子と；
    　前記第２辺、若しくは、前記第３辺または前記第４辺に設けられたパワー接地端子と；
    　前記第２辺に設けられたスイッチ出力端子と；
    　前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと；
    　前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと；
    　を有することを特徴とする半導体装置。
  2. 　前記上側スイッチ、前記下側スイッチ、及び、前記スイッチ出力端子は、それぞれ、複数のチャンネル毎に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記複数のチャンネル毎に設けられている前記スイッチ出力端子は、少なくとも２つのチャンネル相互間で対称に配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記パワー電源端子及び前記パワー接地端子は、それぞれ、前記複数のチャンネル毎に設けられていることを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 　前記複数のチャンネル毎に設けられている前記パワー電源端子は、少なくとも２つのチャンネル相互間で対称に配置されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記複数のチャンネル毎に設けられている前記パワー接地端子は、少なくとも２つのチャンネル相互間で対称に配置されていることを特徴とする請求項４または請求項５に記載の半導体装置。
  7. 　前記パワー電源端子及び前記パワー接地端子の少なくとも一方は、前記複数のチャンネルで共用されていることを特徴とする請求項２または請求項３に記載の半導体装置。
  8. 　前記パッケージのトップ面に露出した放熱パッドをさらに有することを特徴とする請求項１～請求項７のいずれか一項に記載の半導体装置。
  9. 　前記パッケージに封止された半導体チップから前記トップ面までの熱抵抗は、前記半導体チップから前記パッケージのボトム面までの熱抵抗よりも小さいことを特徴とする請求項１～請求項８のいずれか一項に記載の半導体装置。
  10. 　前記上側スイッチ及び前記下側スイッチは、平面視において、前記第２辺寄りに偏在配置されていることを特徴とする請求項１～請求項９のいずれか一項に記載の半導体装置。
  11. 　前記上側スイッチ及び前記下側スイッチは、平面視において、前記第１辺及び前記第２辺の延びる第１方向に直交する第２方向に沿って縦列に配置されていることを特徴とする請求項１～請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記下側スイッチは、前記上側スイッチよりも素子サイズが大きいことを特徴とする請求項１～請求項１１のいずれか一項に記載の半導体装置。
  13. 　前記パワー電源端子及び前記パワー電源端子は、いずれも前記第３辺または前記第４辺に設けられており、前記パワー接地端子は、前記パワー電源端子よりも前記第２辺側に配列されていることを特徴とする請求項１～請求項１２のいずれか一項に記載の半導体装置。
  14. 　前記スイッチ出力端子から負荷に供給される出力電流が所定の目標値と一致するように前記上側スイッチ及び前記下側スイッチを駆動する出力帰還制御部をさらに有することを特徴とする請求項１～請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記出力帰還制御部は、ボトム検出オン時間固定方式の出力帰還制御を行うことを特徴とする請求項１４に記載の半導体装置。
  16. 　プリント回路基板と、
    　請求項１～請求項１５のいずれか一項に記載の半導体装置と、
    　前記半導体装置から出力電流の供給を受ける負荷と、
    　を有することを特徴とするモジュール。
  17. 　前記半導体装置は、前記プリント回路基板の第１主面に実装されており、
    　前記パワー電源端子に接続されるパワー電源ライン、前記パワー接地ラインに接続されるパワー接地ライン、及び、前記スイッチ出力端子に接続されるスイッチ出力ラインは、前記プリント回路基板の第２主面に敷設されていることを特徴とする請求項１６に記載のモジュール。
  18. 　前記パワー電源ライン及び前記パワー接地ラインそれぞれの主幹部分は、平面視において、前記第１辺及び前記第２辺の延びる第１方向に沿って並列に敷設されていることを特徴とする請求項１７に記載のモジュール。
  19. 　前記第１主面には、前記第１方向に沿って前記半導体装置が複数実装されていることを特徴とする請求項１８に記載のモジュール。
  20. 　前記パワー電源ライン及び前記接地ラインの少なくとも一方は、平面視において、前記半導体装置と重なるように敷設されていることを特徴とする請求項１７～請求項１９のいずれか一項に記載のモジュール。
  21. 　前記第２主面には、前記パワー電源ラインと前記パワー接地ラインとの間にバイパスキャパシタが接続されていることを特徴とする請求項１７～請求項２０のいずれか一項に記載のモジュール。
  22. 　前記バイパスキャパシタは、平面視において、前記半導体装置と重なるように実装されていることを特徴とする請求項２１に記載のモジュール。
  23. 　前記バイパスキャパシタは、前記上側スイッチ及び前記下側スイッチと共に形成する閉ループが最小となる位置に実装されていることを特徴とする請求項２１または請求項２２に記載のモジュール。
  24. 　前記複数のチャンネル毎に設けられる前記パワー電源端子、前記スイッチ出力端子、前記パワー接地端子、及び、これらに外付けされるディスクリート部品は、少なくとも２つのチャンネル相互間で対称に配置されていることを特徴とする請求項１６～請求項２３のいずれか一項に記載のモジュール。
  25. 　前記半導体装置に装着されるヒートシンクをさらに有することを特徴とする請求項１６～請求項２４のいずれか一項に記載のモジュール。
  26. 　前記半導体装置とこれに外付けされるディスクリート部品の少なくとも一部は、いずれも前記プリント回路基板の同一面に実装されていることを特徴とする請求項１６に記載のモジュール。
  27. 　前記プリント回路基板の同一面に実装された前記半導体装置及び前記ディスクリート部品の双方に共通して装着されるヒートシンクをさらに有することを特徴とする請求項２６に記載のモジュール。
  28. 　バッテリ電圧から昇圧電圧を生成して前記パワー電源端子に供給する昇圧回路をさらに有することを特徴とする請求項１６～請求項２７のいずれか一項に記載のモジュール。
  29. 　前記負荷は、発光ダイオードであることを特徴とする請求項１６～請求項２８のいずれか一項に記載のモジュール。
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