JP2013149923A

JP2013149923A - 発光素子用エピタキシャルウェハ及びそれを用いた発光素子並びに発光素子用エピタキシャルウェハの製造方法

Info

Publication number: JP2013149923A
Application number: JP2012011374A
Authority: JP
Inventors: Takashi Takeuchi; 隆竹内
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2012-01-23
Filing date: 2012-01-23
Publication date: 2013-08-01

Abstract

【課題】１枚のウェハからより多くのチップを取得することができる高性能な発光素子用エピタキシャルウェハを提供する。
【解決手段】ｎ型基板１００上に少なくともｎ型クラッド層５、活性層７、第１ｐ型クラッド層９、第２ｐ型クラッド層１１及びコンタクト層１３からなるIII−Ｖ族半導体層２を積層形成した発光素子用エピタキシャルウェハ１において、前記ｎ型基板１００と前記III−Ｖ族半導体層２との界面に、不可避不純物として酸素が平均３．１×１０¹⁶ｃｍ^-3以下の濃度で混入している。
【選択図】図１

Description

本発明は、主にＬＤ、ＬＥＤなどの発光素子用のエピタキシャルウェハ、及びそれを用いた発光素子に関するものである。

化合物半導体結晶を用いた半導体レーザーダイオード（Laser Diode；ＬＤ）は、デジタルバーサタイルディスク（Digital Versatile Disk；ＤＶＤ）やコンパクトディスク（Compact Disk；ＣＤ）などの光ディスクシステムにおいて、読み取り用光源や書き込み用光源として広く用いられている。また発光ダイオード（Light Emitted Diode；ＬＥＤ）はディスプレイ、リモコン、センサー、車載用ランプ等、様々な用途に用いられている。

化合物半導体結晶を成長する方法の一つに有機金属気相成長法（Metal Organic Vapor Phase Epitaxy；以下ＭＯＶＰＥ法）がある。ＭＯＶＰＥ法は、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして成長炉内に導入し、成長炉内で加熱された基板付近で原料を熱分解させ、基板上に化合物半導体結晶をエピタキシャル成長させる方法である。

基板上に半導体結晶をエピタキシャル成長させたエピタキシャルウェハ、特に発光素子用のエピタキシャルウェハの基本構造としては以下のようなものがあげられる。

基板上に、少なくともｎ型クラッド層、活性層、ｐ型クラッド層、コンタクト層からなるIII−Ｖ族半導体層を積層するものであり、III−Ｖ族半導体層は通常ＭＯＶＰＥ法により形成される。

近年では２波長ＬＤの高性能化、書き込み速度の倍速化などに伴い、ＬＤ特性の規格が狭隘化し、その分エピタキシャルウェハに求められる特性も厳しくなっている。その一方でＬＤの価格下落が止まらず、１枚のエピタキシャルウェハから取得するチップ数量を増やすことが重要な課題となっている。プロセス側からみると、チップサイズを小さくすることが挙げられるが、エピタキシャルウェハとしては、エピタキシャルウェハの特性を向上させてチップ歩留を上げることが課題である。

エピタキシャルウェハの特性向上や、歩留まり向上に関連する従来技術としては、次のものがある。

特開平１０−２７０７９７号公報特開平７−９４７８０号公報

ＬＤ、ＬＥＤなどの発光素子に求められる特性の一つとして、規定の出力を得るための順電流Ｉ_opがある。例えばＬＤのＩ_opとは、規定のレーザー出力を得るための順電流である。従来、このＩ_opが基準よりも高めになってしまったり、長時間通電していると徐々に変化してしまうなどの不具合により、エピタキシャルウェハの歩留が低下してしまうことがあった。さらにこの現象は、特にエピタキシャルウェハの外側周辺部分に多く発生する傾向がある。

Ｉ_opの上昇や変化といった特性の悪化には、エピタキシャルウェハに混入する意図しない不純物が一つの要因であることが分かってきている。なお、ｐ型、ｎ型のドーパントは制御された上で意図的に添加しているものなので特性悪化には影響しない。

不純物に関連する技術として、Ｉｎ_1-y（Ｇａ_1-xＡｌ_x）_yＰのｎ型クラッド層、活性層及びｐ型クラッド層からなるダブルヘテロ構造部を有する半導体発光装置において、ｐ型クラッド層の酸素濃度を２×１０¹⁷ｃｍ^-3以下にすることにより、高Ａｌ組成ｘ（ｘ≧０．７５）のＩｎＧａＡｌＰ（ＩｎＡｌＰ）において、酸素濃度に対するｐ型ドーパントのＺｎの電気的活性化率を高めて、キャリア濃度を高くするという提案（特許文献２参照）がある。

エピタキシャルウェハに混入する意図しない不純物として、酸素は代表的なものであり、発光素子のＩ_op上昇等は、III−Ｖ族半導体層への酸素の混入が影響していると考えられ、III−Ｖ族半導体層成長時には酸素の混入を抑制するように製造条件を検討している。しかしながら、III−Ｖ族半導体層中の酸素濃度を低下させた発光素子においても、依然としてＩ_opの上昇や経時変化などが発生し、エピタキシャルウェハの歩留が低下していた。

その原因について検討したところ、エピタキシャルウェハ中のIII−Ｖ族半導体層と基板の界面に付着した酸素が、発光素子のＩ_op上昇等に強く影響していることを見出した。

III−Ｖ族半導体層と基板との界面は、成長基板表面へ大気成分等が付着しやすいため、特に酸素が残留しやすい部分となる。そのため、この部分の酸素濃度を低くすることで、発光素子のＩ_op上昇を抑制し、信頼性の高い発光素子用エピタキシャルウェハを得ることができる。

本発明の目的は、上記課題を解決し、１枚のエピタキシャルウェハからより多くのチップを取得することができる高性能な発光素子用エピタキシャルウェハ及びこれを用いた発光素子を提供することである。

上記目的を達成するために創案された本発明は、ｎ型基板上に少なくともｎ型クラッド層、活性層、ｐ型クラッド層及びコンタクト層からなるIII−Ｖ族半導体層を積層形成した発光素子用エピタキシャルウェハにおいて、前記ｎ型基板と前記III−Ｖ族半導体層との界面に、不可避不純物として酸素が平均３．１×１０¹⁶ｃｍ^-3以下の濃度で混入していることを特徴とする発光素子用エピタキシャルウェハである。

また本発明は、上記の発光素子用エピタキシャルウェハを用いた発光素子である。

また本発明は、加熱したｎ型基板上にIII族原料ガス及びＶ族原料ガスを供給し、前記ｎ型基板上に少なくともｎ型クラッド層、活性層、ｐ型クラッド層及びコンタクト層からなるIII−Ｖ族半導体層を積層する発光素子用エピタキシャルウェハの製造方法において、前記III−Ｖ族半導体層の第１層目の成長温度まで、基板温度を一定時間のインターバルをもちながら、１００℃毎に昇温し、前記ｎ型基板と前記III−Ｖ族半導体層との界面に、不可避不純物として混入する酸素を平均３．１×１０¹⁶ｃｍ^-3以下の濃度にすることを特徴とする発光素子用エピタキシャルウェハの製造方法である。

本発明によれば、１枚のウェハからより多くのチップを取得することができる高性能な発光素子用エピタキシャルウェハ及びこれを用いた発光素子を提供できる。

本発明の発光素子用エピタキシャルウェハの構造を示す断面模式図である。本発明の実施例を示す図であり、作製したＬＤチップの基板とIII−Ｖ族半導体層との界面の酸素濃度とＩ_opの相関を示すグラフ図である。

以下に、本発明の一実施の形態について添付図面に従い説明する。

本発明者が行った研究の結果、Ｉ_op上昇などの特性悪化にはｎ型基板と前記ｎ型基板上に成長するIII−Ｖ族半導体層との界面に、不可避不純物として混入する酸素が影響していることを発見した。ここで不可避不純物とは、エピタキシャル成長時に意図せずに（不可避的に)混入してしまう不純物のことをいう。具体的には、ｎ型基板とｎ型基板上のIII−Ｖ族半導体層との界面に、不可避不純物として酸素が平均３．１×１０¹⁶ｃｍ^-3を超える濃度で混入していると、エピタキシャルウェハの特性が悪化することを突き止めた。

上記の考察に基づいて、エピタキシャル成長時の基板温度が、ｎ型基板とIII−Ｖ族半導体層との界面に不可避的に混入する酸素濃度に及ぼす影響について検討した。その結果、ＭＯＶＰＥ成長装置での、III−Ｖ族半導体層のエピタキシャル成長時の昇温工程が界面の酸素濃度に影響していることがわかった。詳しくは、エピタキシャル成長時に、基板温度をIII−Ｖ族半導体層の第１層目の成長温度に適した温度まで、１００℃毎に一定時間のインターバルを取りながら昇温させ、このインターバルの時間を変更することで、基板とIII−Ｖ族半導体層との界面の酸素濃度を平均３．１×１０¹⁶ｃｍ^-3以下に抑えることができた。

図１は、本実施の形態に係る発光素子用エピタキシャルウェハの構造を示す断面模式図である。ここでは、発光素子用エピタキシャルウェハ１の一例として、ｎ型導電性ＧａＡｓ基板上に、III族元素をＧａ、Ａｌ、Ｉｎ、Ｖ族元素をＡｓ、ＰとしたIII−Ｖ族半導体層を、形成した発光素子用エピタキシャルウェハ１について説明する。

この発光素子用エピタキシャルウェハ１は、ｎ型導電性ＧａＡｓからなるｎ型基板１００上に、第１及び第２バッファ層３、４、ｎ型クラッド層５、第１ガイド層６、活性層７、第２ガイド層８、第１ｐ型クラッド層９、エッチングストップ層１０、第２ｐ型クラッド層１１、中間層１２、コンタクト層１３からなるIII−Ｖ族半導体層２を積層するものである。III−Ｖ族半導体層２の各層３〜１３は、ＧａＩｎＰなどのIII−Ｖ族化合物半導体結晶からなる。

第１及び第２バッファ層３、４は、その上に形成するｎ型クラッド層５とｎ型基板１００との格子不整を緩和するための層であり、第１バッファ層３はｎ型ＧａＡｓから、第２バッファ層４はｎ型Ｇａ_0.51Ｉｎ_0.49Ｐからなる。

ｎ型クラッド層５、第１及び第２ｐ型クラッド層９、１１は、活性層７のキャリア（電子・正孔）の密度を高めるための層であり、ｎ型クラッド層５はｎ型（Ａｌ_0.68Ｇａ_0.32）_0.51Ｉｎ_0.49Ｐから、第１及び第２ｐ型クラッド層９、１１はｐ型（Ａｌ_0.7Ｇａ_0.3）_0.51Ｉｎ_0.49Ｐからなる。

活性層７は注入されたキャリア（電子・正孔）が結合して発光する層であり、ここではＧａ_0.51Ｉｎ_0.49Ｐをウェル、（Ａｌ_0.5Ｇａ_0.5）_0.51Ｉｎ_0.49Ｐをバリアとしたカンタムウェル構造とした。第１及び第２ガイド層６、８は、活性層７で発光した光を活性層７に閉じ込めるための層であり、両層６、８とも（Ａｌ_0.68Ｇａ_0.32）_0.51Ｉｎ_0.49Ｐからなる。なお、第１ガイド層６、活性層７、第２ガイド層８は不純物を添加しない（アンドープ）III−Ｖ族半導体で形成する。

エッチングストップ層１０は、第２ｐ型クラッド層１１をエッチング加工する際に、第１ｐ型クラッド層９をエッチングから保護するための層であり、Ｇａ_0.55Ｉｎ_0.45Ｐからなる。

中間層１２は、その上に形成するコンタクト層１３と第２ｐ型クラッド層１１との格子不整を緩和するための層であり、ｐ型Ｇａ_0.51Ｉｎ_0.49Ｐからなる。

最上層のコンタクト層１３は、第１及び第２ｐ型クラッド層９、１１と電極とを電気的に接続するための層であり、ｐ型ＧａＡｓからなる。

この発光素子用エピタキシャルウェハ１は、ｎ型基板１００としてのｎ型導電性ＧａＡｓ基板上に、各層３〜１３をＭＯＶＰＥによりエピタキシャル成長させて形成される。

各層３〜１３の成長に用いるIII族有機金属原料ガスとしては、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、Ｉｎ原料としてＴＭＩ（トリメチルインジウム）を用いる。またＶ族原料ガスとしては、Ａｓ原料としてＡｓＨ₃（アルシン）、Ｐ原料としてＰＨ₃（ホスフィン）を用いる。さらに、ドーパント（意図した不純物）の添加に用いるドーパントガスとしては、ｎ型の不純物であるＳｉの原料としてＳｉ₂Ｈ₆（ジシラン）、ｐ型の不純物であるＺｎの原料としてＤＥＺ（ジエチル亜鉛）を用いることができる。なお、これらの原料ガスをｎ型基板１００に供給するためのキャリアガスとしては、高純度水素ガスを用いる。

これら原料ガスの実流量比を調節してキャリアガスと共に反応炉内に導入し、反応炉内で加熱されたｎ型基板１００付近で原料を熱分解させることで、所望の組成および特性を有するIII−Ｖ族半導体層２がエピタキシャル成長によりｎ型基板１００上に順次積層し、発光素子用エピタキシャルウェハ１が形成される。

さて、本実施の形態に係る発光素子用エピタキシャルウェハ１では、ｎ型基板１００とIII−Ｖ族半導体層２との界面に不可避不純物として混入する酸素濃度を平均３．１×１０¹⁶ｃｍ^-3以下にすべく、エピタキシャル成長時の基板温度からIII−Ｖ族半導体層の第１層目の成長温度までを１００℃毎に一定時間のインターバルをとりながら昇温させ、III−Ｖ族半導体層を成長させていく。

エピタキシャル成長時の成長条件を上記の範囲とすることにより、基板とIII−Ｖ族半導体層との界面に不可避不純物として混入する酸素濃度を平均３．１×１０¹⁶ｃｍ^-3以下にすることで、高性能な発光素子用エピタキシャルウェハとなり、１枚のエピタキシャルウェハからより多くの発光素子チップを得ることができる。

また、本実施の形態に係る発光素子用エピタキシャルウェハ１は、ＬＤやＬＥＤなどの発光素子を作製するのに好適であり、本実施の形態に係るウェハから作製された発光素子は、Ｉ_opの上昇や経時変化を抑制することができる。

発光素子特性の低下には、基板とIII−Ｖ族半導体層との界面の酸素混入が大きく寄与することから、基板上にIII−Ｖ族半導層の第１層目を成長するまでの昇温条件を上述のように制御することで、基板とIII−Ｖ族半導体層との界面の酸素濃度を低くすることができ、発光素子用エピタキシャルウェハの歩留を向上することができる。なお、III−Ｖ族半導体層の２層目以降は適宜成長温度等の変更が可能である。

以下に、本発明の実施例を説明する。ただし、本発明はここで取り上げた実施例に限定されることはない。

［実施例１］
III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料を熱分解させ、基板上にIII−Ｖ族半導体をエピタキシャル成長させる有機金属気相成長法により、次のようにして発光素子用エピタキシャルウェハを作製した。

まず、ｎ型基板１００としてのｎ型導電性ＧａＡｓ基板上に、第１バッファ層３として２００ｎｍのｎ型ＧａＡｓ（キャリア濃度１×１０¹⁸ｃｍ^-3）、さらに第２バッファ層４として２００ｎｍのｎ型Ｇａ_0.51Ｉｎ_0.49Ｐ（キャリア濃度１×１０¹⁸ｃｍ^-3）を成長させた。

その上にｎ型クラッド層５として２０００ｎｍのｎ型（Ａｌ_0.68Ｇａ_0.32）_0.51Ｉｎ_0.49Ｐ（キャリア濃度５．２×１０¹⁷ｃｍ^-3）、第１ガイド層６として１５ｎｍの不純物を添加しない（Ａｌ_0.68Ｇａ_0.32）_0.51Ｉｎ_0.49Ｐを成長した。

第１ガイド層６上に成長した活性層７は、Ｇａ_0.51Ｉｎ_0.49Ｐをウェル、（Ａｌ_0.5Ｇ
ａ_0.5）_0.51Ｉｎ_0.49Ｐをバリアとしたカンタムウェル構造とし、不純物は添加しなかった。また、活性層７上に、第１ガイド層６と同様の結晶７０ｎｍを第２ガイド層８として成長した。

そして第１ｐ型クラッド層９として２８０ｎｍの（Ａｌ_0.7Ｇａ_0.3）_0.51Ｉｎ_0.49Ｐ（キャリア濃度１×１０¹⁸ｃｍ^-3）、エッチングストップ層１０として第１ｐ型クラッド層９と同一ドーパント流量でＧａ_0.55Ｉｎ_0.45Ｐを１０ｎｍ成長し、そのエッチングストップ層１０の上に、第２ｐ型クラッド層１１として第１ｐ型クラッド層９と同一の結晶を１５００ｎｍ成長した。

さらにその上にはｐ型クラッド層９、１１とコンタクト層１３（キャップ層）の格子不整を緩和する中間層１２（ｐ型Ｇａ_0.51Ｉｎ_0.49Ｐ（キャリア濃度１．５×１０¹⁸ｃｍ^-3））を成長した。最上層にはコンタクト層として３００ｎｍのｐ型高濃度のＧａＡｓ（キャリア濃度５．０×１０¹⁸ｃｍ^-3）を成長した。

III−Ｖ族半導体層の第１層目成長時の昇温工程のインターバル時間を５通り変更して作製したエピタキシャルウェハ（１）〜（５）について、基板とIII−Ｖ族半導体層との界面の酸素濃度を、ＳＩＭＳ（Secondary Ion Mass Spectrometry；二次イオン質量分析）によって測定した。なお、(１)のエピタキシャルウェハはインターバルをとらず、従来どおりの成長条件で作製している。

ここでＳＩＭＳとは、Ｏ₂ ⁺やＣｓ⁺³のようなイオンを測定試料表面に照射し、スパッタされた原子の中でイオン化された二次イオンを質量分析することにより、物質の成分、不純物の分析を行う方法である。イオンによって試料表面がスパッタされるので、試料表面からの深さ方向の元素分布が得られる。

ＳＩＭＳにより基板とIII−Ｖ族半導体層との界面の酸素濃度を確認したところ、エピタキシャルウェハ（１）〜（５）の酸素濃度は、（１）６．６０×１０¹⁷ｃｍ^-3、（２）１．２３×１０¹⁷ｃｍ^-3、（３）７．２０×１０¹⁶ｃｍ^-3、（４）４．４６×１０¹⁶ｃｍ^-3、（５）３．１０×１０¹⁶ｃｍ^-3、であった。すなわち、III−Ｖ族半導体層の第１層目の成長温度を特にインターバルを設けずに成長温度まで昇温させ、形成したエピタキシャルウェハ（１）では、基板とIII−Ｖ族半導体層との界面の酸素濃度が本発明で規定する３．１×１０¹⁶ｃｍ^-3より大きくなっていることが確認できた。

これら酸素濃度を測定したそれぞれの箇所から、３０個ずつのＬＤチップを作製し、その特性を評価した。より具体的には、作製したＬＤチップの初期のＩ_op（規定の出力を得るための順電流）と、１０００時間通電後のＩ_opの変化とを測定した。ＬＤ特性の判断基準は、従来実験において、基板とIII−Ｖ族半導体層との界面の酸素濃度が３．０×１０¹⁶ｃｍ^-3以下であるウェハの場合、ウェハの平均Ｉ_op＝１４６ｍＡから作製されるＬＤチップはＩ_opが１２８ｍＡまで下がることが確認されているため、ウェハのＩ_opが１４６ｍＡを超えないウェハであれば、作製されるＬＤチップも低いＩ_opを達成できると判断できる。

図２より、基板とIII−Ｖ族半導体層との界面の酸素濃度が３．０×１０¹⁶ｃｍ^-3以下となったエピタキシャルウェハ（２）〜（５）のＩ_opは、１４６ｍＡ以下であることが確認できる。また、これらウェハから作製したＬＤチップにおいても、初期Ｉ_opの値がいずれも１２８ｍＡ以下と低く、良好な値となった。一方、酸素濃度が６．６０×１０¹⁷ｃｍ^-3となったエピタキシャルウェハ（１）はウェハのＩ_opが１６０ｍＡ以上と高く、このウェハから作製したＬＤチップにおいても初期Ｉ_opが高く、ＬＤチップのＩ_op上限とした１２８ｍＡを超える結果となった。

また、それぞれのＬＤチップの１０００時間通電後のＩ_op変化を測定すると、エピタキシャルウェハ（１）〜（４）から作製したＬＤチップのＩ_opは初期値に比べ１０４〜１１２％の変化があったが、エピタキシャルウェハ（５）から作製したＬＤチップでは、Ｉ_opは初期値に比べ１００．４％と、長時間通電後も特性がほぼ変わらず、特に良好であることが確認できた。つまり、前述したように良好な特性を有するエピタキシャルウェハ(２)〜(５)のうち、(５)が最も良好な特性を有していることが確認できた。また、これらのエピタキシャルウェハは従来に比べ、広範囲において安定した特性を示すため、１枚のエピタキシャルウェハから取得できるチップ数も、従来よりも多く取得できる。例えば、(５)のエピタキシャルウェハについては、１枚から取得したチップ数は(１)と比較して約８％多く取得できた。

以上より、エピタキシャル成長時において、基板温度からIII−Ｖ族半導体層の第１層目の成長温度までを１００℃毎に一定時間のインターバルを取ながら成長させることで、基板とIII−Ｖ族半導体層との界面に混入する酸素濃度を３．０×１０¹⁶ｃｍ^-3以下に抑制することが可能となり、これによってエピタキシャルウェハの性能が向上し、１枚のエピタキシャルウェハから従来よりも歩留良く発光素子用チップを取得することができるようになったことがわかる。

１発光素子用エピタキシャルウェハ
２ III−Ｖ族半導体層
３第１バッファ層
４第２バッファ層
５ｎ型クラッド層
６第１ガイド層
７活性層
８第２ガイド層
９第１ｐ型クラッド層
１０エッチングストップ層
１１第２ｐ型クラッド層
１２中間層
１３コンタクト層
１００ｎ型基板

Claims

ｎ型基板上に少なくともｎ型クラッド層、活性層、ｐ型クラッド層及びコンタクト層からなるIII−Ｖ族半導体層を積層形成した発光素子用エピタキシャルウェハにおいて、前記ｎ型基板と前記III−Ｖ族半導体層との界面に、不可避不純物として酸素が平均３．１×１０¹⁶ｃｍ^-3以下の濃度で混入していることを特徴とする発光素子用エピタキシャルウェハ。
請求項１に記載の発光素子用エピタキシャルウェハを用いた発光素子。
加熱したｎ型基板上にIII族原料ガス及びＶ族原料ガスを供給し、前記ｎ型基板上に少なくともｎ型クラッド層、活性層、ｐ型クラッド層及びコンタクト層からなるIII−Ｖ族半導体層を積層する発光素子用エピタキシャルウェハの製造方法において、前記III−Ｖ族半導体層の第１層目の成長温度まで、基板温度を一定時間のインターバルをもちながら、１００℃毎に昇温し、前記ｎ型基板と前記III−Ｖ族半導体層との界面に、不可避不純物として混入する酸素を平均３．１×１０¹⁶ｃｍ^-3以下の濃度にすることを特徴とする発光素子用エピタキシャルウェハの製造方法。