JP2013134779A - マザーボード制御回路 - Google Patents

Abstract

【課題】本発明は、マザーボードの予備コネクタがＬＰＣインターフェースと、ＪＰＡＧインターフェースに合う標準のデータを送信するマザーボード制御回路を提供する。
【解決手段】本発明のマザーボード制御回路は、スイッチユニットと、第一第二電子スイッチと、第二電子スイッチと、第一スイッチチップと、第二スイッチチップと、を備える。スイッチユニットが高レベル信号を第一電子スイッチに送信すると、第一電子スイッチ及び第一スイッチチップは開けられ、第二電子スイッチは閉じられ、第二スイッチチップは切断されて、マザーボードの予備コネクタと、該マザーボードのＰＣＨはデータを送信する。スイッチユニットが低レベル信号を第一電子スイッチに送信すると、第一電子スイッチ及び第一スイッチチップは閉じられ、第二電子スイッチ及び第二スイッチチップは開けられ、コネクタとマザーボードのＣＰＬＤとはデータを送信する。
【選択図】図１

Description

本発明は、マザーボード制御回路に関するものである。

従来、マザーボードのＣＰＬＤのプログラムを更新する際、マザーボードを始動する前にプログラムを作成する。また、マザーボードが起動したかどうかを検査測定するために、故障診断カードによって、マザーボードが起動する際の故障コード或いはマザーボードが起動する際のプロセスコードを表す。このマザーボードには、２×５ピンのコネクタが設置され、該コネクタは故障診断カードと接続されて、ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）インターフェースに合う標準のデータを送信する。しかし、このコネクタはプログラミングと接続することができないので、ＪＰＡＧインターフェースに合う標準のデータは送信できない。

以上の問題点に鑑みて、本発明は、マザーボードの予備コネクタがＬＰＣインターフェースと、ＪＰＡＧインターフェースに合う標準のデータを送信するマザーボード制御回路を提供することを目的とする。

本発明のマザーボード制御回路は、マザーボードに設置された予備コネクタを制御して、選択的にＬＰＣインターフェースプロトコル或いはＪＴＡＧインターフェースプロトコルに合う信号を送信し、前記コネクタは、第一から第十までのピンを備え、該ピンは、前記マザーボードの予備電源と接続し、前記第十ピンはアースし、スイッチユニットと、第一電子スイッチと、第二電子スイッチと、第一スイッチチップと、第二スイッチチップと、を備え、前記スイッチユニットは第一端と第二端とを備え、前記第一端は予備電源と接続し、前記第二端はアースし、前記第一端と前記第二端とが接続されると、前記スイッチユニットの第一端は、低レベル信号を送信し、前記第一端と前記第二端とが切断されると、スイッチユニットの第一端は高レベル信号を送信し；
前記第一電子スイッチは、第一端と、第二端と、及び第三端と、を備え、前記第一端は前記スイッチユニットの第一端と接続し、前記第一電子スイッチの第二端は第二抵抗によって予備電源と接続し、前記第一電子スイッチの第三端はアースし、前記第一電子スイッチの第一端が高レベル信号を受信すると、前記第一電子スイッチは開けられ、前記第一電子スイッチの第一端が低レベル信号を受信すると前記第一電子スイッチは閉じられ；
前記第二電子スイッチは、第一端と、第二端と、及び第三端と、を備え、前記第二電子スイッチの第一端は、前記第一電子スイッチの第一端と接続し、前記第二電子スイッチの第二端は前記第三抵抗によって予備電源と接続し、前記第二電子スイッチの第三端はアースし、前記第二電子スイッチの第一端が高レベル信号を受信すると、前記第二電子スイッチは開けられ、前記第二電子スイッチの第一端が低レベル信号を受信すると、前記第二電子スイッチは閉じられ；
前記第一スイッチチップは、第一組データピンと、第二組データピンと、第三組データピンと、第四組データピンと、イネーブル端子と、を備え、各組のデータピンは四つのデータピンを備え、前記第一スイッチチップの第一組データピンは、マザーボードのＰＣＨの第一ＬＰＣデータピンと、第二ＬＰＣデータピンと、第三ＬＰＣデータピンと、第四ＬＰＣデータピンと、にそれぞれ接続し；
前記第二組データピン中の三つのデータピンは、前記ＰＣＨのＬＰＣC制御ピンと、ＬＰＣリセットピンと、ＬＰＣフレームピンとそれぞれ接続し、前記第二組データピン中の別の一つのデータピンはアースし、前記第三組データピンは、前記コネクタの第一ピンと、第二ピンと、第三ピンと、第四ピンとそれぞれ接続し、前記第四組データピン中の三つのデータピンは、コネクタの第七ピンと、第八ピンと、第九ピンとそれぞれ接続し、前記第四組データピン中の別のデータピンはアースし、前記第一イネーブル端子と、前記第二イネーブル端子は、前記第一電子スイッチの第二端とそれぞれ接続し、前記第一イネーブル端子と、前記第二イネーブル端子とが低レベル信号を受信すると、前記第一スイッチチップの第一組データピンと、第三組データピンとの間に形成されたデータ通路及び第二組データピンと、第四組データピンとの間に形成された通路とが開けられ、前記第一イネーブル端子と、前記第二イネーブル端子とが高レベル信号を受信すると、前記第一スイッチチップの第一組データピンと、第三組データピンとの間に形成されたデータ通路及び第二組データピンと、第四組データピンのとの間に形成された通路は閉じられ；
前記第二スイッチチップは、第一組データピンと、第二組データピン及びイネーブル端子と、を備え、各組のデータピンは四つのデータピンを備え、前記第二スイッチチップの第一組データピンは、前記マザーボードのプログラマブルロジックデバイスの第一から第四までの信号ピンとそれぞれ接続し、前記第二スイッチチップの第二組データピン中の三つのピンは、前記コネクタの第一ピンと、第二ピンと、第三ピンとそれぞれ接続し、前記第二スイッチチップの第二組データピン中の別のピンは、前記コネクタの第五ピンと接続し、前記第二スイッチチップのイネーブル端子は、前記第二電子スイッチの第二端と接続し、前記第二スイッチチップのイネーブル端子が低レベル信号を受信すると、前記第二スイッチチップの第一データピンと、第二組データピンとの間に形成されたデータ通路は開けられ、前記第二スイッチチップのイネーブル端子が高レベル信号を受信すると、前記第二スイッチチップの第一データピンと、第二組データピンとの間に形成されたデータ通路が閉じられる。

マザーボード制御回路は、ジャンパーによって端子台の金属端子と、と接続する或いは金属端子と、との間に選択的に接続されたスイッチチップ或いはスイッチチップとを切断する。これにより、コネクタは、選択的にＣＰＬＤ或いはＰＣＨにデータを送信して、ＬＰＣインターフェースに合う標準のデータを送信する或いはＪＰＡＧインターフェースに合う標準のデータを送信することができる。

本発明に係るマザーボード制御回路の結構図である。

以下、図面に基づいて、本発明に係るマザーボード制御回路について詳細に説明する。

図１に示したように、本発明に係るマザーボード制御回路は、マザーボード（図表せず）に設置したコネクタ２０を制御して、選択的にＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）インターフェースプロトコル、或いはＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）インターフェースプロトコルに基づく信号を送信する。マザーボード制御回路１００は、ジャンパー５５と、端子台５０と、トランジスターＱ１、Ｑ２と、スイッチチップ４０、３０と、を備える。本発明の実施形態において、コネクタ２０はピン１〜１０を備え、この中で、ピン６はマザーボードの予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続し、ピン１０はアースする。

端子台５０は、金属端子１１〜１３を備え、該金属端子１１は抵抗Ｒ１によって予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続し、抵抗Ｒ２によって予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続し且つアースする。

トランジスターＱ１のベースは、抵抗Ｒ４によって金属端子１２と接続し、トランジスターＱ１のコレクターは抵抗５を介して予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続し、トランジスターＱ１のエミッターはアースし、トランジスターＱ２のベースはトランジスターＱ１のコレクターと接続し、トランジスターＱ２のコレクターは抵抗Ｒ６（図示せず）によって予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続、トランジスターＱ２のエミッターはアースする。

本発明の実施形態において、スイッチチップ４０は、第一組データピン１Ａ１〜１Ａ４と、第二組データピン２Ａ１〜２Ａ４と、第三組データピン１Ｙ１〜１Ｙ４と、第四組データピン２Ｙ１〜２Ｙ４と、イネーブル端子１ＯＥ、２ＯＥと、アースピンＧＮＤと、電源ピンＶＣＣと、を備える。第一組データピン１Ａ１〜１Ａ４は、マザーボードのＰＣＨ（Ｐｌａｔｆｏｒｍ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）８０のデータピンＬＰＣ＿ＬＡＤ０と、ＬＰＣ＿ＬＡＤ１と、ＬＰＣ＿ＬＡＤ２と、ＬＰＣ＿ＬＡＤ３とそれぞれ接続し、データピン２Ａ１〜２Ａ３は、ＰＣＨ８０の制御ピンＬＰＣ＿ＬＦＲＡＭＥと、リセットピンＬＰＣ＿ＲＳＴと、フレームピンＬＰＣ＿ＣＬＫとそれぞれ接続し、データピン２Ａ４はアースする。第三組データピン１Ｙ１〜１Ｙ４は、コネクタ２０のピン１〜４とそれぞれ接続し、データピン２Ｙ１〜２Ｙ３は、コネクタ２０のピン７〜９とそれぞれ接続し、データピン２Ｙ４はアースする。電源ピンＶＣＣは予備電源Ｐ３Ｖ３＿ＳＴＢＹと接続し、アースピンＧＮＤはアースし、イネーブル端子１ＯＥ、２ＯＥは、トランジスターＱ１のコレクターと接続する。本発明の実施形態において、イネーブル端子１ＯＥ、２ＯＥが受信した信号が低レベル信号である際、第一組データピン１Ａ１〜１Ａ４と、第三組データピン１Ｙ１〜１Ｙ４との間に形成されたデータ通路及びデータピン２Ａ１〜２Ａ３と、２Ｙ１〜２Ｙ３との間に形成されたデータ通路とは開けられる。イネーブル端子１ＯＥ、２ＯＥが、受信した信号が高レベル信号である際、第一組データピン１Ａ１〜１Ａ４と、第三組データピン１Ｙ１〜１Ｙ４との間に形成されたデータ通路及びデータピン２Ａ１〜２Ａ３と、２Ｙ１〜２Ｙ３との間に形成されたデータ通路とは閉じられる。

コネクタ２０を介してプログラムをＣＰＬＤ７０に入力する場合、コネクタ２０はジャンパー５５によって、端子台５０の金属端子１２、１３と接続され、トランジスターＱ１のベースは、端子台５０の金属端子１２、１３によってバイアスされた後アースして、トランジスターＱ１を切断し、スイッチチップ４０のイネーブル端子１ＯＥ、２ＯＥ及びトランジスターＱ２のベースはプルアップされて、予備電源Ｐ３Ｖ３＿ＳＴＢＹが送信した高レベル信号を受信する。この場合、スイッチチップ４０の全てのデータ通路は閉められて、コネクタ２０と、ＰＣＨ８０とはデータを受信することができない。同時に、トランジスターＱ２が開かれて、スイッチチップ３０のイネーブル端子ＯＥは、トランジスターＱ２によってバイアスされた後アースして、スイッチチップ３０の第一組データピン１Ａ〜４Ａと、第二組データピン１Ｙ〜４Ｙとの間に形成されたデータ通路は開かれて、作成されたプログラムは、コネクタ２０と、スイッチチップ３０によって、ＣＰＬＤ７０を編成する。

故障診断カードがコネクタ２０によって、マザーボードのブートプロセスのＢＩＯＳＰＯＳＴのコードを読み取ると、ジャンパー５５を端子台５０の金属端子１２、１３から取り外す。この場合、トランジスターＱ１のベースは、予備電源Ｐ３Ｖ３＿ＳＴＢＹが送信した高レベル信号を受信して、トランジスターＱ１を開け、スイッチチップ４０のイネーブル端子１ＯＥ、２ＯＥ及びトランジスターＱ２のベースは、トランジスターＱ１によってバイアスされた後アースし、トランジスターＱ２を切断する。同時に、スイッチチップ３０のイネーブル端子はプルアップされて、予備電源Ｐ３Ｖ３＿ＳＴＢＹが送信した高レベル信号を受信する。この場合、スイッチチップ３０のデータ通路を閉じられ、ＣＰＬＤ７０とコネクタ２０とはデータの送信はできない。スイッチチップ４０の第一組データピン１Ａ１〜１Ａ４と、第三組データピン１Ｙ１〜１Ｙ４との間に形成されたデータ通路及び第二組データピン２Ａ１〜２Ａ４と、第四組データピン２Ｙ１〜２Ｙ４との間に形成されたデータ通路は開けられ、故障診断カードは、コネクタ２と、スイッチチップ４０と、ＰＣＨ８０によってデータを送信してＢＩＯＳＰＯＳＴコードを読み取る。

端子台５０とジャンパー５５とは、選択的にトランジスターＱ１のベースをアースさせるかどうかを決めるので、回路におけるスイッチの作用を有する。従って、他の実施形態において、別のスイッチユニット（例えば、ボタンスイッチ）に代替することができる。また、トランジスターＱ１、Ｑ２も回路におけるスイッチの作用を有する。従って、他の実施形態において、トランジスターＱ１、Ｑ２は、別の種類のトランジスター、例えばMOSFET或いは電子スイッチ機能を持つモジュールに代替することができる。

マザーボード制御回路１００は、ジャンパー５５によって端子台５０の金属端子１２と、１３と接続する或いは金属端子１２と、１３との間に選択的に接続されたスイッチチップ３０或いはスイッチチップ４０とを切断する。これにより、コネクタ２０は、選択的にＣＰＬＤ７０或いはＰＣＨ８０にデータを送信して、ＬＰＣインターフェースに合う標準のデータを送信する或いはＪＰＡＧインターフェースに合う標準のデータを送信することができる。

１００ マザーボード制御回路
Ｐ３Ｖ３＿ＳＴＢＹ 予備電源
２０ コネクタ
４０、３０ スイッチチップ
５０ 端子台
５５ ジャンパー
Ｒ１〜Ｒ６ 抵抗
Ｑ１、Ｑ２ トランジスター
７０ ＣＰＬＤ
８０ ＰＣＨ

Claims (1)

1. マザーボード制御回路において、マザーボードに設置された予備コネクタを制御して、選択的にＬＰＣインターフェースプロトコル或いはＪＴＡＧインターフェースプロトコルに合う信号を送信し、前記コネクタは、第一から第十までのピンを備え、該ピンは、前記マザーボードの予備電源と接続し、前記第十ピンはアースし、スイッチユニットと、第一電子スイッチと、第二電子スイッチと、第一スイッチチップと、第二スイッチチップと、を備え、前記スイッチユニットは第一端と第二端とを備え、前記第一端は予備電源と接続し、前記第二端はアースし、前記第一端と前記第二端とが接続されると、前記スイッチユニットの第一端は、低レベル信号を送信し、前記第一端と前記第二端とが切断されると、スイッチユニットの第一端は高レベル信号を送信し；
   前記第一電子スイッチは、第一端と、第二端と、及び第三端と、を備え、前記第一端は前記スイッチユニットの第一端と接続し、前記第一電子スイッチの第二端は第二抵抗によって予備電源と接続し、前記第一電子スイッチの第三端はアースし、前記第一電子スイッチの第一端が高レベル信号を受信すると、前記第一電子スイッチは開けられ、前記第一電子スイッチの第一端が低レベル信号を受信すると前記第一電子スイッチは閉じられ；
   前記第二電子スイッチは、第一端と、第二端と、及び第三端と、を備え、前記第二電子スイッチの第一端は、前記第一電子スイッチの第一端と接続し、前記第二電子スイッチの第二端は前記第三抵抗によって予備電源と接続し、前記第二電子スイッチの第三端はアースし、前記第二電子スイッチの第一端が高レベル信号を受信すると、前記第二電子スイッチは開けられ、前記第二電子スイッチの第一端が低レベル信号を受信すると、前記第二電子スイッチは閉じられ；
   前記第一スイッチチップは、第一組データピンと、第二組データピンと、第三組データピンと、第四組データピンと、イネーブル端子と、を備え、各組のデータピンは四つのデータピンを備え、前記第一スイッチチップの第一組データピンは、マザーボードのＰＣＨの第一ＬＰＣデータピンと、第二ＬＰＣデータピンと、第三ＬＰＣデータピンと、第四ＬＰＣデータピンと、にそれぞれ接続し；
   前記第二組データピン中の三つのデータピンは、前記ＰＣＨのＬＰＣC制御ピンと、ＬＰＣリセットピンと、ＬＰＣフレームピンとそれぞれ接続し、前記第二組データピン中の別の一つのデータピンはアースし、前記第三組データピンは、前記コネクタの第一ピンと、第二ピンと、第三ピンと、第四ピンとそれぞれ接続し、前記第四組データピン中の三つのデータピンは、コネクタの第七ピンと、第八ピンと、第九ピンとそれぞれ接続し、前記第四組データピン中の別のデータピンはアースし、前記第一イネーブル端子と、前記第二イネーブル端子は、前記第一電子スイッチの第二端とそれぞれ接続し、前記第一イネーブル端子と、前記第二イネーブル端子とが低レベル信号を受信すると、前記第一スイッチチップの第一組データピンと、第三組データピンとの間に形成されたデータ通路及び第二組データピンと、第四組データピンとの間に形成された通路とが開けられ、前記第一イネーブル端子と、前記第二イネーブル端子とが高レベル信号を受信すると、前記第一スイッチチップの第一組データピンと、第三組データピンとの間に形成されたデータ通路及び第二組データピンと、第四組データピンのとの間に形成された通路は閉じられ；
   前記第二スイッチチップは、第一組データピンと、第二組データピン及びイネーブル端子と、を備え、各組のデータピンは四つのデータピンを備え、前記第二スイッチチップの第一組データピンは、前記マザーボードのプログラマブルロジックデバイスの第一から第四までの信号ピンとそれぞれ接続し、前記第二スイッチチップの第二組データピン中の三つのピンは、前記コネクタの第一ピンと、第二ピンと、第三ピンとそれぞれ接続し、前記第二スイッチチップの第二組データピン中の別のピンは、前記コネクタの第五ピンと接続し、前記第二スイッチチップのイネーブル端子は、前記第二電子スイッチの第二端と接続し、前記第二スイッチチップのイネーブル端子が低レベル信号を受信すると、前記第二スイッチチップの第一データピンと、第二組データピンとの間に形成されたデータ通路は開けられ、前記第二スイッチチップのイネーブル端子が高レベル信号を受信すると、前記第二スイッチチップの第一データピンと、第二組データピンとの間に形成されたデータ通路が閉じられることを特徴とするマザーボード制御回路。

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