JP2013132100A - スイッチングレギュレータ - Google Patents
スイッチングレギュレータ Download PDFInfo
- Publication number
- JP2013132100A JP2013132100A JP2011278416A JP2011278416A JP2013132100A JP 2013132100 A JP2013132100 A JP 2013132100A JP 2011278416 A JP2011278416 A JP 2011278416A JP 2011278416 A JP2011278416 A JP 2011278416A JP 2013132100 A JP2013132100 A JP 2013132100A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- slope
- switching element
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Abstract
【解決手段】スイッチングレギュレータ1は、入力電圧INから出力電圧OUTを生成する際にオン/オフされるスイッチング素子M1及びM2と;帰還電圧FBから誤差信号VAを生成する誤差信号生成回路34と;誤差信号VAから反転誤差信号VBを生成する信号反転回路(35、38a、38b)と;矩形波信号CLKを生成する発振回路31と;矩形波信号CLKからスロープ信号SLOPEを生成するスロープ信号生成回路32と;誤差信号VAとスロープ信号SLOPEを比較して比較信号CMP1を生成する比較回路36と;反転誤差信号VBとスロープ信号SLOPEを比較して比較信号CMP2を生成する比較回路37と;比較信号CMP1及びCMP2と矩形波信号CLKに基づいてスイッチング素子M1及びM2のオン/オフ制御を行う制御回路51と;を有する。
【選択図】図1
Description
ton1={OUT/(IN+OUT)}×T … (1)
IL=(T/toff2)×Io … (2)
IL={1+(OUT/IN)}×Io …(3)
図1は、スイッチングレギュレータの全体構成を示すブロック図である。本構成例で示される昇降圧型のスイッチングレギュレータ1は、半導体装置10と、これに外部接続される種々のディスクリート部品(例えば、スイッチング素子M1及びM2、コイル(インダクタ)L1、ダイオードD1及びD2、コンデンサC1〜C5、並びに、抵抗R1及びR2)を有する。
次に、スイッチングレギュレータ1の基本動作について説明する。スイッチングレギュレータ1の動作形態は、基本的に、出力電圧OUTが目標電圧より小さいときには昇圧動作が行われる昇圧モードとなり、逆に、目標電圧より大きい場合には降圧動作が行われる降圧モードとなる。
図3は、スイッチングレギュレータ1の動作モード(降圧モード、昇降圧モード、及び昇圧モード)を示すテーブルである。本テーブルには、入力電圧IN及び出力電圧OUTの大小関係と、これに対応するスイッチングレギュレータ1の動作モード、並びに、スイッチング素子M1及びM2のオン/オフ状態(スイッチ電圧SW1及びSW2の波形)が描写されている。
OUT=(Ton1/T)×IN … (A)
OUT=(Ton1/Toff2)×IN … (B)
OUT=(T/Toff2)×IN … (C)
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10 半導体装置
21 内部電源電圧生成回路
22 バンドギャップ電圧生成回路
23 低電圧誤動作防止回路
24 サーマルシャットダウン回路
31 発振回路
32 スロープ生成回路
33 ソフトスタート回路
34 誤差増幅器
35 オペアンプ
36、37 比較器
38a、38b 抵抗
41 ショート回路保護用比較器
42 過電圧保護用比較器
51 制御回路
52 過電流検出回路
53 ドライバ
54 VL電圧生成回路
55 ドライバ
C1〜C5 コンデンサ
D1、D2 ダイオード
L1 コイル(インダクタ)
M1 スイッチング素子(Pチャネル型MOS電界効果トランジスタ)
M2 スイッチング素子(Nチャネル型MOS電界効果トランジスタ)
R1、R2 抵抗
T1〜T14 端子
Claims (12)
- 入力電圧を昇圧または降圧して出力電圧を生成するためにオン/オフされる第1スイッチング素子及び第2スイッチング素子と;
前記出力電圧に応じた帰還電圧と所定の基準電圧との差に応じた誤差信号を生成する誤差信号生成回路と;
前記誤差信号を所定の反転基準電圧を基準として反転させた反転誤差信号を生成する信号反転回路と;
所定周波数の矩形波信号を生成する発振回路と;
前記矩形波信号からスロープ信号を生成するスロープ信号生成回路と;
前記誤差信号と前記スロープ信号を比較して第1比較信号を生成する第1比較回路と;
前記反転誤差信号と前記スロープ信号を比較して第2比較信号を生成する第2比較回路と;
前記第1比較信号、前記第2比較信号、及び、前記矩形波信号に基づいて、前記第1スイッチング素子及び前記第2スイッチング素子のオン/オフ制御を行う制御回路と;
を有することを特徴とするスイッチングレギュレータ。 - 前記制御回路は、前記矩形波電圧に基づいて前記第1スイッチング素子のオン遷移と前記第2スイッチング素子のオフ遷移を同時に行う一方、前記第1比較信号及び前記第2比較信号に基づいて前記第1スイッチング素子のオフ遷移と前記第2スイッチング素子のオン遷移を互いに独立して行うように、前記第1制御信号及び前記第2制御信号を生成することを特徴とする請求項1に記載のスイッチングレギュレータ。
- 前記反転誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第1スイッチング素子を前記第1比較信号に応じたデューティでオン/オフし、前記第2スイッチング素子を定常的にオフする降圧モードとなり、
前記誤差信号と前記反転誤差信号がいずれも前記スロープ信号の最大値よりも小さいときには、前記第1スイッチング素子を前記第1比較信号に応じたデューティでオン/オフし、前記第2スイッチング素子を前記第2比較信号に応じたデューティでオン/オフする昇降圧モードとなり、
前記誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第1スイッチング素子を定常的にオンし、前記第2スイッチング素子を前記第2比較信号に応じたデューティでオン/オフする昇圧モードとなる、
ことを特徴とする請求項2に記載のスイッチングレギュレータ。 - 前記スロープ信号生成回路は、前記矩形波信号の第1パルスエッジをトリガとして前記スロープ信号をリセットし、前記矩形波信号の第2パルスエッジをトリガとして前記スロープ信号の傾斜生成を開始することを特徴とする請求項3に記載のスイッチングレギュレータ。
- 前記スロープ信号生成回路は、前記矩形波信号のパルスエッジをトリガとして前記スロープ信号をリセットし、その後に所定の遅延時間が経過した時点で前記スロープ信号の傾斜生成を開始することを特徴とする請求項3に記載のスイッチングレギュレータ。
- 前記スロープ信号は、最大値が前記反転基準電圧よりも大きく、かつ、最小値が前記反転基準電圧よりも小さく設定されていることを特徴とする請求項4または請求項5に記載のスイッチングレギュレータ。
- 前記入力電圧の印加端と前記出力電圧の印加端との間に接続されたコイルを有することを特徴とする請求項1〜請求項6のいずれか一項に記載のスイッチングレギュレータ。
- 前記第1スイッチング素子は、前記入力電圧の印加端と前記コイルの第1端との間に接続されており、前記第2スイッチング素子は、前記コイルの第2端と接地端との間に接続されていることを特徴とする請求項7に記載のスイッチングレギュレータ。
- 前記第1スイッチング素子及び前記第2スイッチング素子は、トランジスタであることを特徴とする請求項8に記載のスイッチングレギュレータ。
- 前記コイルの第1端と接地端との間に接続された第1整流素子と、
前記コイルの第2端と前記出力電圧の印加端との間に接続された第2整流素子と、
を有することを特徴とする請求項9に記載のスイッチングレギュレータ。 - 前記第1整流素子及び前記第2整流素子は、ダイオードであることを特徴とする請求項10に記載のスイッチングレギュレータ。
- 前記出力電圧の印加端と接地端との間に接続されたコンデンサを有することを特徴とする請求項11に記載のスイッチングレギュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011278416A JP5956748B2 (ja) | 2011-12-20 | 2011-12-20 | スイッチングレギュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011278416A JP5956748B2 (ja) | 2011-12-20 | 2011-12-20 | スイッチングレギュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013132100A true JP2013132100A (ja) | 2013-07-04 |
JP5956748B2 JP5956748B2 (ja) | 2016-07-27 |
Family
ID=48909274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011278416A Active JP5956748B2 (ja) | 2011-12-20 | 2011-12-20 | スイッチングレギュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5956748B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011229214A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Semiconductor Ltd | 制御回路及びスイッチング電源の制御方法 |
-
2011
- 2011-12-20 JP JP2011278416A patent/JP5956748B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011229214A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Semiconductor Ltd | 制御回路及びスイッチング電源の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5956748B2 (ja) | 2016-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7876073B2 (en) | Switching regulator with slope compensation and control method therefor | |
US9054596B2 (en) | Device for synchronous DC-DC conversion and synchronous DC-DC converter | |
JP5668291B2 (ja) | 電源用コントローラ、電源用集積回路コントローラ、および電源 | |
US9093899B2 (en) | Timer based PFM exit control method for a boost regulator | |
JP5424442B2 (ja) | ダイオード導通デューティ・サイクルを調節する装置 | |
JP6161339B2 (ja) | 昇圧型スイッチングレギュレータおよび半導体装置 | |
US11563378B2 (en) | Seamless DCM-PFM transition for single pulse operation in DC-DC converters | |
US20130033248A1 (en) | Methods to Reduce Output Voltage Ripple in Constant On-Time DC-DC Converters | |
JP6002465B2 (ja) | スイッチングレギュレータ | |
WO2009139249A1 (en) | Current-mode control switching regulator and operations control method thereof | |
TW201946351A (zh) | 電源控制用半導體裝置以及開關電源裝置及其設計方法 | |
US20120306466A1 (en) | Step-up dc-dc converter | |
JP2012100376A (ja) | スイッチング電源装置 | |
TWI796869B (zh) | 準恆定導通時間控制電路及其開關變換器和方法 | |
JP2010154706A (ja) | スイッチングレギュレータの制御回路、方法、およびそれらを用いたスイッチングレギュレータ | |
JP5642349B2 (ja) | パルス幅変調回路、パルス幅変調方法及びレギュレータ | |
JP2018133916A (ja) | ブートストラップ回路 | |
JP5721403B2 (ja) | 昇降圧回路及び昇降圧回路制御方法 | |
JP2011182482A (ja) | スイッチング昇圧型dc−dcコンバータおよび半導体集積回路装置 | |
JP5956748B2 (ja) | スイッチングレギュレータ | |
JP2014112996A (ja) | 軽負荷検出回路、スイッチングレギュレータとその制御方法 | |
JP6810150B2 (ja) | スイッチング電源装置および半導体装置 | |
JP5926927B2 (ja) | スイッチングレギュレータ | |
JP2000069752A (ja) | 電源装置 | |
CN115694180A (zh) | 开关变换器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151020 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151021 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151214 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20151214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160524 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160617 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5956748 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |