JP2013131617A - シリコンエピタキシャルウェーハの製造方法 - Google Patents

シリコンエピタキシャルウェーハの製造方法 Download PDF

Info

Publication number
JP2013131617A
JP2013131617A JP2011279880A JP2011279880A JP2013131617A JP 2013131617 A JP2013131617 A JP 2013131617A JP 2011279880 A JP2011279880 A JP 2011279880A JP 2011279880 A JP2011279880 A JP 2011279880A JP 2013131617 A JP2013131617 A JP 2013131617A
Authority
JP
Japan
Prior art keywords
load lock
lock chamber
silicon
silicon substrate
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011279880A
Other languages
English (en)
Inventor
Hiroaki Kataue
博了 片上
Shinichiro Yagi
真一郎 八木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2011279880A priority Critical patent/JP2013131617A/ja
Publication of JP2013131617A publication Critical patent/JP2013131617A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Chemical Vapour Deposition (AREA)

Abstract

【課題】エピタキシャル層への金属不純物による汚染を十分に低減できるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。
【解決手段】シリコン基板を搬入して収納するためのロードロック室と、該ロードロック室から前記シリコン基板を搬入して、気相成長させるためのチャンバーとを備えた気相成長装置を用いて、前記シリコン基板上にエピタキシャル層を気相成長させてシリコンエピタキシャルウェーハを製造する方法であって、前記ロードロック室に前記シリコン基板を搬入した後、前記ロードロック室を真空引きして不活性ガスで置換する工程を複数回行い、その後、前記ロードロック室から前記シリコン基板を前記チャンバー内に搬入して、前記シリコン基板上にエピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法。
【選択図】図1

Description

本発明は、シリコン基板上にエピタキシャル層を気相成長させてシリコンエピタキシャルウェーハを製造する方法に関する。
CCDやCISなどの撮像素子用基板として使用されるシリコンエピタキシャルウェーハは、シリコン単結晶基板上に単結晶薄膜(エピタキシャル層)を形成したものである。このシリコンエピタキシャルウェーハは、抵抗率や導電型の異なる層を積み重ねて形成することが可能であり、様々な層構造を基板表層に作り込むことができる。
このような撮像素子用シリコンエピタキシャルウェーハでは、ウェーハ中の重金属不純物レベルを低くすることが非常に重要である。というのも、ウェーハ中に存在する金属不純物は深い準位をつくって再結合中心になると一般的に考えられている。特に金属不純物がウェーハ表面近傍に存在すると、デバイス特性に影響を及ぼすと考えられる。
例えばデバイス活性層に金属不純物が存在すると、電荷生成中心からの電荷のわき出しが起こり、その結果暗電流が発生してしまう。この暗電流レベルが悪くなると、白傷と呼ばれる撮像素子特有のデバイス特性不良が発生してしまう。
一般に、シリコンエピタキシャルウェーハを製造するためには、高温でエピタキシャル層を気相成長させる。そのため、エピタキシャル層を堆積する時、気相成長装置内に金属不純物が存在すると、エピタキシャル層が金属不純物による汚染を受けてしまう。これらの金属の汚染源としては、基材となるシリコン単結晶基板やプロセスガスの他に、反応炉に使用される部材に用いられるステンレス成分等が考えられる(特許文献1参照)。
気相成長装置には、基板を仕込んだ後、大気を不活性ガスに置換するためのロードロック機構が具備されている。大気にはパーティクルや水分など様々な不純物源が含まれる。ロードロック室内の雰囲気置換方法として、不活性ガスにより押し出し置換する方法と、ロードロック室内を真空引きした後不活性ガスにより置換する方法がある。ロードロック室の真空引き後、不活性ガス置換を行う方法がパーティクルなどの不純物の持ち込みは少ない。
特開2009−49047号公報
上記のような、用いるシリコン単結晶基板やプロセスガスからの金属不純物に対しては高純度化等の対策が行われているが、これらの対策を実施しても改善効果は十分でなく、更なる改善が必要とされる。
ロードロック室からの不純物持ち込みの対策として、従来は、1回のロードロック室の真空引きと不活性ガス置換を行っていた。しかし、上記した白傷と呼ばれる撮像素子特有のデバイス特性不良が生じることがあり、特に気相成長装置を用いた気相成長における金属不純物の低減が十分ではなかった。
本発明は、上記問題点に鑑みてなされたものであって、エピタキシャル層への金属不純物による汚染を十分に低減できるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、シリコン基板を搬入して収納するためのロードロック室と、該ロードロック室から前記シリコン基板を搬入して、気相成長させるためのチャンバーとを備えた気相成長装置を用いて、前記シリコン基板上にエピタキシャル層を気相成長させてシリコンエピタキシャルウェーハを製造する方法であって、前記ロードロック室に前記シリコン基板を搬入した後、前記ロードロック室を真空引きして不活性ガスで置換する工程を複数回行い、その後、前記ロードロック室から前記シリコン基板を前記チャンバー内に搬入して、前記シリコン基板上にエピタキシャル層を気相成長させることを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。
このようにロードロック室を真空引きして不活性ガスで置換する工程を複数回行うことで、ロードロック室にシリコン基板を搬入する際に大気とともに持ち込まれた金属不純物を十分に排出することができ、その後チャンバー内に金属不純物が持ち込まれることを防止できる。従って、エピタキシャル層の金属不純物濃度を十分に低減でき、白傷等のデバイス特性不良がほとんど生じないシリコンエピタキシャルウェーハを製造することができる。
このとき、前記ロードロック室を真空引きして不活性ガスで置換する工程を、2回又は3回行うことが好ましい。
このように上記工程を2,3回行うことで、金属不純物を効果的に低減しながら、シリコンエピタキシャルウェーハの生産性の低下を抑制できる。
以上のように、本発明によれば、金属不純物濃度が十分に低減され、白傷等のデバイス特性不良がほとんど生じないシリコンエピタキシャルウェーハを効率的に製造することができる。
本発明のシリコンエピタキシャルウェーハの製造方法に用いることができる気相成長装置の一例を示す概略図である。 実施例1−3、比較例において調べた、ロードロック室を真空引き、不活性ガスで置換する工程の回数とシリコンエピタキシャルウェーハの金属不純物濃度との関係を示すグラフである。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
本発明の製造方法では、気相成長装置を用いてシリコン基板上にエピタキシャル層を気相成長させる。この際、図1に示すような例えば枚葉式の気相成長装置を用いることができる。
図1の気相成長装置1は、搬送ロボット6が配置された搬送室7の周りに、サセプタ4,5が配置された気相成長のためのチャンバー2,3と、ウェーハ12,13を収納可能なカセット8,9が配置されたロードロック室10,11と、ウェーハを冷却するためのクーリングチャンバー14とが接続されている。また、搬送室7とロードロック室10,11、チャンバー2,3との間には開閉するゲートバルブ15,16が設けられている。
このような気相成長装置1を用いてシリコンエピタキシャルウェーハを製造するには、先ず、ロードロック室10,11内のカセット8,9に、気相成長用のシリコン基板12,13を搬入して収納する。そして、ゲートバルブ16を閉じた状態で、ロードロック室10,11を密閉して、真空ポンプ等で真空引き(真空排気)することで減圧する。その後、窒素等の不活性ガスをロードロック室10,11内に導入することで不活性ガスで置換する。
そして、本発明では、上記のように真空引き、不活性ガスで置換した後、さらに、真空引き、不活性ガス置換を一回以上行う。
このようなロードロック室を真空引きして不活性ガスで置換する工程を行うことにより、基板搬入の際にロードロック室内に入った大気やパーティクル等の不純物を排出することができる。そして、真空引きして不活性ガスで置換する工程を複数回行うことで、気相成長を行うチャンバー内に持ち込まれる金属不純物を十分に低減することができる。このため、気相成長させるエピタキシャル層への汚染を効果的に防止することができる。
このようなロードロック室10,11の真空引き、不活性ガス置換の工程は、2回又は3回行うことが好ましい。
上記工程を2,3回実施することで十分に金属不純物の排出が可能であり、また3回を超える回数で実施してもこれ以上の改善効果は小さいため、生産性、コストの観点から2,3回実施することが好ましい。
次に、ゲートバルブ16を開けて、ロードロック室10,11からシリコン基板11,12を搬送ロボット6で搬出して、投入温度(例えば650℃)に調整したチャンバー2,3に搬入し、サセプタ4,5上にシリコン基板11,12を載置する。
そして、ゲートバルブ15を閉じて、水素熱処理温度(例えば1050〜1200℃)まで加熱する。その後、シリコン基板11,12を所望の成長温度(例えば950〜1180℃)にして、シリコン基板11,12の表面上に、原料ガス(例えばトリクロロシラン:SiHCl)及びキャリアガス(例えば水素)をそれぞれ略水平に供給することによって、シリコン基板11,12の表面上にエピタキシャル層を気相成長させてシリコンエピタキシャルウェーハを製造する。
その後、シリコンエピタキシャルウェーハを、搬送ロボット6でチャンバー2,3から搬出し、クーリングチャンバー14内で冷却した後、装置外へ搬出される。
このような本発明であれば、例えば撮像素子に用いても白傷が発生せず、デバイス歩留まりを向上できるシリコンエピタキシャルウェーハを製造することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1−3、比較例)
図1に示す気相成長装置を用いて、以下のように気相成長を行った。
まず、シリコン単結晶ウェーハをロードロック室内に搬入し、ロードロック室を真空引きした後不活性ガスで置換する工程を1−4回実施した。次に、ロードロック室からチャンバー内にウェーハを搬送し、1100℃まで加熱し、原料ガスとしてSiHCl、ドーパントガスとしてPHを用い、厚さ10μm、N型、抵抗率10Ωcmのエピタキシャル層を気相成長させ、シリコンエピタキシャルウェーハを製造した。
上記のように製造したシリコンエピタキシャルウェーハからウェーハ片を切り出し、HF/HNOにて全て溶解し、蒸発乾固させた後、再度HNOに溶解させ、ICP−MS分析装置にて元素毎の定量分析を行った。
実施した条件を表1に、分析結果を図2に示す。
Figure 2013131617
図2に示すように、実施例1−3(置換回数2〜4回)では、比較例(置換回数1回)に比べ、Fe,Ni,Moの3元素で検出量が小さかった。ロードロック室の真空引き、不活性ガス置換工程の3回実施(実施例2)と4回実施(実施例3)では、金属不純物濃度に大きな差は見られなかった。従って、上記工程は生産性の観点から2又は3回実施することが好ましいことがわかる。また、実施例1−3で得られたシリコンエピタキシャルウェーハでは、撮像素子として用いた場合、白傷の発生が抑制され、歩留まりが向上した。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
1…気相成長装置、 2、3…チャンバー、 4、5…サセプタ、
6…搬送ロボット、 7…搬送室、 8、9…カセット、
10、11…ロードロック室、 12、13…ウェーハ、
14…クーリングチャンバー、 15、16…ゲートバルブ。

Claims (2)

  1. シリコン基板を搬入して収納するためのロードロック室と、該ロードロック室から前記シリコン基板を搬入して、気相成長させるためのチャンバーとを備えた気相成長装置を用いて、前記シリコン基板上にエピタキシャル層を気相成長させてシリコンエピタキシャルウェーハを製造する方法であって、
    前記ロードロック室に前記シリコン基板を搬入した後、前記ロードロック室を真空引きして不活性ガスで置換する工程を複数回行い、その後、前記ロードロック室から前記シリコン基板を前記チャンバー内に搬入して、前記シリコン基板上にエピタキシャル層を気相成長させることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 前記ロードロック室を真空引きして不活性ガスで置換する工程を、2回又は3回行うことを特徴とする請求項1に記載のシリコンエピタキシャルウェーハの製造方法。
JP2011279880A 2011-12-21 2011-12-21 シリコンエピタキシャルウェーハの製造方法 Pending JP2013131617A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011279880A JP2013131617A (ja) 2011-12-21 2011-12-21 シリコンエピタキシャルウェーハの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011279880A JP2013131617A (ja) 2011-12-21 2011-12-21 シリコンエピタキシャルウェーハの製造方法

Publications (1)

Publication Number Publication Date
JP2013131617A true JP2013131617A (ja) 2013-07-04

Family

ID=48908953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011279880A Pending JP2013131617A (ja) 2011-12-21 2011-12-21 シリコンエピタキシャルウェーハの製造方法

Country Status (1)

Country Link
JP (1) JP2013131617A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035460A (ja) * 2013-08-08 2015-02-19 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2015211064A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 エピタキシャル成長装置の汚染評価方法及びエピタキシャルウェーハの製造方法
KR20160072314A (ko) * 2014-12-12 2016-06-23 주식회사 원익아이피에스 기판 처리 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259098A (ja) * 1992-03-11 1993-10-08 Tokyo Electron Ltd 真空排気方法
JPH06135550A (ja) * 1992-10-23 1994-05-17 Toshiba Corp 半導体基板の搬送方法
JPH11204616A (ja) * 1998-01-07 1999-07-30 Kokusai Electric Co Ltd 基板処理装置および基板処理方法
US20020081827A1 (en) * 1999-02-26 2002-06-27 Nobuaki Hamanaka Process for fabricating semiconductor device having silicide layer with low resistance and uniform profile and sputtering system used therein
JP2006074032A (ja) * 2004-08-18 2006-03-16 Cree Inc 高性能/高スループット複数チャンバmocvd成長装置
JP2008277777A (ja) * 2007-04-02 2008-11-13 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259098A (ja) * 1992-03-11 1993-10-08 Tokyo Electron Ltd 真空排気方法
JPH06135550A (ja) * 1992-10-23 1994-05-17 Toshiba Corp 半導体基板の搬送方法
JPH11204616A (ja) * 1998-01-07 1999-07-30 Kokusai Electric Co Ltd 基板処理装置および基板処理方法
US20020081827A1 (en) * 1999-02-26 2002-06-27 Nobuaki Hamanaka Process for fabricating semiconductor device having silicide layer with low resistance and uniform profile and sputtering system used therein
JP2006074032A (ja) * 2004-08-18 2006-03-16 Cree Inc 高性能/高スループット複数チャンバmocvd成長装置
JP2008277777A (ja) * 2007-04-02 2008-11-13 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035460A (ja) * 2013-08-08 2015-02-19 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2015211064A (ja) * 2014-04-24 2015-11-24 信越半導体株式会社 エピタキシャル成長装置の汚染評価方法及びエピタキシャルウェーハの製造方法
KR20160072314A (ko) * 2014-12-12 2016-06-23 주식회사 원익아이피에스 기판 처리 방법
KR102046162B1 (ko) * 2014-12-12 2019-11-19 주식회사 원익아이피에스 기판 처리 방법

Similar Documents

Publication Publication Date Title
US20160208414A1 (en) METHOD FOR PRODUCING SiC EPITAXIAL WAFER
JP2012174782A (ja) 基板処理装置及び半導体装置の製造方法
US20170350038A1 (en) Vacuum platform with process chambers for removing carbon contaminants and surface oxide from semiconductor substrates
TWI587369B (zh) 用於磊晶成長的裝置與半導體加工工具
TW201517201A (zh) 化合物半導體膜成膜用基板之移載裝置及移載方法和化合物半導體膜之成膜系統及成膜方法
JP2013131617A (ja) シリコンエピタキシャルウェーハの製造方法
JPWO2007004550A1 (ja) 半導体ウェーハの製造方法および製造装置
US20160020086A1 (en) Doping control methods and related systems
CN110383425B (zh) 外延硅晶片的制造方法
JP6327094B2 (ja) 気相成長装置の汚染管理方法、エピタキシャルシリコンウェーハの製造方法
JP5459257B2 (ja) シリコンエピタキシャルウェーハの製造方法
US20100055330A1 (en) Epitaxy Processing System and Its Processing Method
JP6770720B2 (ja) エピタキシャルウェーハの製造方法
JP6489198B1 (ja) エピタキシャルウェーハの汚染評価方法および該方法を用いたエピタキシャルウェーハの製造方法
KR100931192B1 (ko) 에피택셜 웨이퍼의 제조방법 및 클러스터 시스템
JP2015035460A (ja) エピタキシャルウェーハの製造方法
JP2012138530A (ja) 基板の製造方法、半導体デイバスの製造方法及び基板処理装置
JP6361482B2 (ja) 気相成長装置の汚染管理方法、エピタキシャルシリコンウェーハの製造方法
KR102196746B1 (ko) 반도체 기판들에서 탄소 오염물질들 및 표면 산화물을 제거하기 위한 프로세스 챔버들을 갖는 진공 플랫폼
JP7181321B2 (ja) 窒化物半導体積層物
US20230245885A1 (en) Semiconductor laminate and method for manufacturing semiconductor laminate
JP3063116B2 (ja) 化学的気相成長方法
WO2012077680A1 (ja) 基板の製造方法、半導体デバイスの製造方法及び基板処理装置
TW202405899A (zh) 磊晶晶圓的製造方法
US9745667B2 (en) Method of fabricating wafer

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140812

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150106