JP2013119270A - 信号出力回路 - Google Patents

Abstract

【課題】回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供する。
【解決手段】信号出力回路は、ＣＰＵ３、スイッチング回路１００、および出力端子Ｔを備えている。スイッチング回路１００は、第１スイッチング素子１１および第２スイッチング素子１２を有する第１スイッチングユニットＵ１と、第３スイッチング素子１３および第４スイッチング素子１４を有する第２スイッチングユニットＵ２とからなる。スイッチング素子１１、１２の各ドレインｄは共に電源Ｖｂに接続され、各ソースｓは共にスイッチング素子１３、１４のドレインｄに接続され、各ゲートｇは共にＣＰＵ３の出力ポート６に接続される。スイッチング素子１３、１４の各ソースｓは共に出力端子Ｔに接続され、各ゲートｇは共にＣＰＵ３の出力ポート７に接続される。
【選択図】図１

Description

本発明は、入力される信号に応じて所定の信号を出力する信号出力回路に関する。

この種の信号出力回路は、様々な用途に用いられている。例えば、自動車の場合、信号出力回路は、エンジンの始動、ブレーキの補助、ヘッドランプの点灯などのため、それぞれの負荷を駆動させる信号を出力する。これらの負荷を駆動させる駆動装置には、安全性や信頼性が求められている。もし、回路の誤動作により負荷の駆動が停止してしまうと、自動車が走行できなくなるおそれがある。

特許文献１には、スイッチオン信号に基づいて負荷を切り換えるために、２つの直列に接続されたＭＯＳＦＥＴ出力段を備えた回路装置の例が記載されている。これらのＭＯＳＦＥＴは、それぞれ、論理回路を介して制御される。そして、ＭＯＳＦＥＴの短絡を相互監視するために、論理回路同士は、接続経路を介して接続される。

また、特許文献２には、負荷として自動車におけるエンジン、ブレーキ、ヘッドランプ、パワーウィンドウを駆動する駆動回路の例が記載されている。

さらに、特許文献３〜５には、負荷として自動車のスタータモータを駆動する駆動回路の例が記載されている。

特許文献３のスタータモータ駆動回路は、バッテリとスタータモータとの間に介装されたスタータスイッチに並列接続された第１リレーと、第１リレーに直列接続された第２リレーと、第１リレーと第２リレーとの間に接続されて各リレーへの作動制御信号および通電状態を検出する通電状態検出手段と、この通電状態検出手段からの情報に基づいて、第１リレーおよび第２リレーの故障を判定する故障判定手段とを備えている。これにより、第１リレーと第２リレーの一方が故障しても、他方のリレーを制御することで確実にスタータモータの作動・停止を制御できるようにしている。

特許文献４のスタータモータ駆動回路は、スタータモータと電源との間に設けられた、リレー回路とＦＥＴとの直列接続回路と、イグニッションスイッチがＯＮされた際に、リレー回路をＯＮとした後、ＦＥＴをＯＮとし、イグニッションスイッチがＯＦＦされた際には、ＦＥＴをＯＦＦとした後に、リレー回路をＯＦＦとするように制御するＣＰＵとを備えている。これにより、リレー回路をＯＮ・ＯＦＦする際に、直列接続回路に電流が流れないようにして、アークの発生およびリレー接点の溶着を防止している。

特許文献５のスタータモータ駆動回路は、スタータモータを駆動すべくリレーコイルの通電指令を出した時のスタータモータ用端子の電位に基づいて、リレーコイルの通電系統の良否を判定する第１の異常検出手段と、リレーコイルの通電指令を出していない時における、車載機器駆動用電気負荷の通電時のスタータモータ用端子の電位に基づいて、接地ラインの良否を判定する第２の異常検出手段とを備えている。これにより、リレーコイルの通電系統の異常検出系を用いて、接地ラインの断線や接触不良を検出できるようにするとともに、スタータモータの誤動作を防止している。

特表２００１−５１６１６１号公報 特開２００９−１９５０２４号公報 特開２００１−１７３５４５号公報 特開２００４−１９０６０６号公報 特開２００５−１８０３８６号公報

本発明は、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力できる信号出力回路を提供することを課題としている。

本発明に係る信号出力回路は、第１スイッチングユニットおよび第２スイッチングユニットを有するスイッチング回路と、このスイッチング回路の各スイッチングユニットを制御する制御部と、スイッチング回路の動作に基づいて所定の信号を出力する出力端子とを備える。第１スイッチングユニットは、第１スイッチング素子と、第２スイッチング素子とを有する。第２スイッチングユニットは、第３スイッチング素子と、第４スイッチング素子とを有する。第１スイッチング素子および第２スイッチング素子の各第１電極は、共に電源に接続される。第１スイッチング素子および第２スイッチング素子の各第２電極は、共に第３スイッチング素子および第４スイッチング素子の各第１電極に接続される。第１スイッチング素子および第２スイッチング素子の各第３電極は、共に制御部の第１出力ポートに接続される。第３スイッチング素子および第４スイッチング素子の各第２電極は、共に出力端子に接続される。第３スイッチング素子および第４スイッチング素子の各第３電極は、共に制御部の第２出力ポートに接続される。

このような構成によれば、電源と出力端子との間に、第１スイッチングユニットおよび第２スイッチングユニットが直列に接続されることになる。このため、第１スイッチングユニットがショート状態となった場合でも、第２スイッチングユニットが正常であれば、出力端子には、第２スイッチングユニットのＯＮ・ＯＦＦ状態に応じた正常な信号が出力される。同様に、第２スイッチングユニットがショート状態となった場合でも、第１スイッチングユニットが正常であれば、出力端子には、第１スイッチングユニットのＯＮ・ＯＦＦ状態に応じた正常な信号が出力される。さらに、各スイッチングユニットは、一対のスイッチング素子により２重化されているため、一方のスイッチング素子が故障により常時オープン状態となった場合でも、他方のスイッチング素子が正常であれば、スイッチングユニットから正常な信号が出力される。以上により、負荷を駆動する場合の安全性および信頼性を向上させることができる。

本発明において、制御部は、第１スイッチの信号が入力される第１入力ポートと、上位装置からの外部信号が入力される第２入力ポートとを有し、第１入力ポートに入力される第１スイッチの信号と、第２入力ポートに入力される外部信号とに基づいて、第１出力ポートおよび第２出力ポートへ所定の信号を出力するようにしてもよい。

この場合、第１入力ポートに入力される第１スイッチの信号が、第１スイッチング素子および第２スイッチング素子の各第３電極と、第３スイッチング素子および第４スイッチング素子の各第３電極にも、同時に入力されるように構成してもよい。

本発明において、出力端子は、第２スイッチの一端に接続され、第２スイッチの他端は、リレーのコイルに接続されるように構成してもよい。

本発明において、第１スイッチは、例えば車両のスタータスイッチであり、第２スイッチは、例えば車両のシフトポジションスイッチであり、リレーは、例えば車両のスタータリレーである。

本発明において、各スイッチング素子にＦＥＴを用いてもよい。この場合、ＦＥＴのドレインは第１電極を構成し、ソースは第２電極を構成し、ゲートは第３電極を構成する。

本発明によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号の出力が可能な信号出力回路を提供することができる。

本発明の実施形態に係る信号出力回路の回路図である。 非動作時の回路状態と信号波形を示した図である。 正常動作時の回路状態と信号波形を示した図である。 正常動作時の他の回路状態と信号波形を示した図である。 第１スイッチングユニット故障時の回路状態と信号波形を示した図である。 第１スイッチングユニット故障時の他の回路状態と信号波形を示した図である。 第１スイッチングユニット故障時における非動作時の回路状態と信号波形を示した図である。 第２スイッチングユニット故障時の回路状態と信号波形を示した図である。 第２スイッチングユニット故障時の他の回路状態と信号波形を示した図である。 第２スイッチングユニット故障時における非動作時の回路状態と信号波形を示した図である。 本発明の他の実施形態に係る信号出力回路の回路図である。

以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一の部分または対応する部分には、同一符号を付してある。

図１において、ＣＰＵ３、スイッチング回路１００、および出力端子Ｔにより、本実施形態に係る信号出力回路が構成される。スイッチング回路１００は、第１スイッチング素子１１および第２スイッチング素子１２を有する第１スイッチングユニットＵ１と、第３スイッチング素子１３および第４スイッチング素子１４を有する第２スイッチングユニットＵ２とからなる。スイッチング素子１１〜１４は、それぞれＦＥＴからなる。

ＣＰＵ３は、２つの入力ポート４、５と、２つの出力ポート６、７を備えている。入力ポート４には、操作スイッチ２（ＳＷ１）を介して、直流電源であるバッテリ１が接続される。操作スイッチ２の一端は、バッテリ１の正極に接続され、操作スイッチ２の他端は、ＣＰＵ３の入力ポート４に接続されている。バッテリ１の負極はグランドに接地されている。

ＣＰＵ３の入力ポート４には、操作スイッチ２の信号が入力される。この信号は、Ｐ１、Ｐ２、Ｐ３の各点に同時に現われる。図１では、便宜上、Ｐ１〜Ｐ３に現われる操作スイッチ２の信号を「ＳＷ１」で表示してある。Ｐ１〜Ｐ３の各点は、実際には、基板上で配線パターンにより電気的に接続されている。したがって、入力ポート４に入力される操作スイッチ２の信号は、第１〜第４スイッチング素子１１〜１４の各ゲートｇにも同時に入力される。

ＣＰＵ３の入力ポート５には、図示しない上位装置からの外部信号が入力される。出力ポート６は、第１および第２スイッチング素子１１、１２の各ゲートｇへ信号（出力Ａ）を出力する。出力ポート７は、第３および第４スイッチング素子１３、１４の各ゲートｇへ信号（出力Ｂ）を出力する。

第１スイッチング素子１１のドレインｄと、第２スイッチング素子１２のドレインｄは、共に電源Ｖｂに接続されている。第１スイッチング素子１１のソースｓと、第２スイッチング素子１２のソースｓは、共に第３スイッチング素子１３のドレインｄと、第４スイッチング素子１４のドレインｄに接続されている。第１スイッチング素子１１のゲートｇと、第２スイッチング素子１２のゲートｇは、共にＣＰＵ３の出力ポート６に接続されている。第３スイッチング素子１３のソースｓと、第４スイッチング素子１４のソースｓは、共に出力端子Ｔに接続されている。第３スイッチング素子１３のゲートｇと、第４スイッチング素子１４のゲートｇは、共にＣＰＵ３の出力ポート７に接続されている。この結果、電源Ｖｂと出力端子Ｔとの間に、第１スイッチングユニットＵ１と第２スイッチングユニットＵ２とが直列に接続されることになる。

後述するように、ＣＰＵ３は、入力ポート４に入力される操作スイッチ２の信号と、入力ポート５に入力される外部信号とに基づいて、出力ポート６、７へ所定の信号を出力し、スイッチング素子１１〜１４をＯＮ、ＯＦＦさせる。

出力端子Ｔは、操作スイッチ９（ＳＷ２）の一端に接続され、操作スイッチ９の他端には、リレー１０のコイル１０ａの一端が接続されている。コイル１０ａの他端は、グランドに接地されている。リレー１０の接点１０ｂの一端は電源Ｖｂに接続され、他端は負荷２０に接続されている。リレー１０のコイル１０ａに通電されて、接点１０ｂが閉じると、電源Ｖｂから負荷２０に給電が行われて、負荷２０が駆動される。

以上の構成において、ＣＰＵ３は、本発明における「制御部」に相当する。ＣＰＵ３の入力ポート４、５は、それぞれ本発明における「第１入力ポート」、「第２入力ポート」に相当する。ＣＰＵ３の出力ポート６、７は、それぞれ本発明における「第１出力ポート」、「第２出力ポート」に相当する。各スイッチング素子１１〜１４のドレインｄ、ソースｓ、ゲートｇは、それぞれ本発明における「第１電極」、「第２電極」、「第３電極」に相当する。操作スイッチ２は、本発明における「第１スイッチ」に相当し、操作スイッチ９は、本発明における「第２スイッチ」に相当する。

次に、図１の回路の動作について説明する。

最初に、スイッチングユニットＵ１、Ｕ２に故障が発生していない正常時の動作について説明する。図２は、非動作時における回路状態と、各部の信号波形を示している。信号波形図において、「ＳＷ１」は操作スイッチ２の信号、「ＳＷ２」は操作スイッチ９の信号、「出力Ａ」、「出力Ｂ」は、それぞれ図１の出力ポート６、７からの出力を表している。「Ｕ１」、「Ｕ２」は、スイッチングユニットＵ１、Ｕ２のＯＮ・ＯＦＦ状態、「出力Ｘ」は出力端子Ｔからの出力を表している。「リレー」は、リレー１０の接点１０ｂのＯＮ・ＯＦＦ状態を表している。図３〜図１０の信号波形図においても同様である。

図２の非動作時においては、ＳＷ１、ＳＷ２はともにＯＦＦとなっている。また、ＣＰＵ３に外部信号が入力されていないので、出力Ａと出力Ｂは、いずれもＬ（ローレベル）となっている。このため、スイッチングユニットＵ１、Ｕ２はいずれもＯＦＦの状態にあり、出力ＸはＯＦＦの状態にある。したがって、リレー１０のコイル１０ａに通電がされず、接点１０ｂはＯＦＦであるので、負荷２０は駆動されない。

図３は、正常動作時における回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。

図３の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａと出力ＢはいずれもＬとなる。その一方、ＳＷ１のＯＮによって、第１および第２スイッチング素子１１、１２のゲートと、第３および第４スイッチング素子１３、１４のゲートがＨ（ハイレベル）となるので、各スイッチング素子１１〜１４がＯＮして、スイッチングユニットＵ１、Ｕ２はＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

図４は、正常動作時における他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。

図４の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、出力ポート６、７から信号が出力されて、出力Ａと出力ＢがＨとなる。このため、各スイッチング素子１１〜１４は、それぞれのゲートがＨとなるのでＯＮし、スイッチングユニットＵ１、Ｕ２がＯＮ状態となる。この結果、図３の場合と同様に、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

次に、スイッチング素子のドレイン・ソース間が常時ショート状態となる故障（ＯＮ故障）が発生した場合の動作について説明する。

図５は、第１スイッチングユニットＵ１がショートした場合、すなわち、スイッチング素子１１、１２の一方または両方がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。

図５の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａと出力ＢはいずれもＬとなる。その一方、ＳＷ１のＯＮによって、第３および第４スイッチング素子１３、１４のゲートがＨとなるので、スイッチング素子１３、１４がＯＮして、第２スイッチングユニットＵ２がＯＮ状態となる。また、ＳＷ１のＯＮによって、第１および第２スイッチング素子１１、１２のゲートもＨとなる。ところが、スイッチング素子１１、１２の一方または両方がショートしているので、第１スイッチングユニットＵ１は、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第２スイッチングユニットＵ２は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、出力端子Ｔの出力Ｘは、ＳＷ１のＯＮによってＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

図６は、第１スイッチングユニットＵ１がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。

図６の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、出力ポート６、７から信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＢがＨとなることで、第３および第４スイッチング素子１３、１４がＯＮして、第２スイッチングユニットＵ２がＯＮ状態となる。一方、スイッチング素子１１、１２の一方または両方がショートしているので、第１スイッチングユニットＵ１は、出力ＡのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第２スイッチングユニットＵ２は正常状態にあって、出力Ｂに同期してＯＮ・ＯＦＦするので、出力端子Ｔの出力Ｘは、出力ＢがＨになることで、ＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

図７は、第１スイッチングユニットＵ１がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ、出力ＢはいずれもＬとなっている。

図７の状態では、ショートしている第１スイッチングユニットＵ１は、常にＯＮ状態にあるが、正常状態にある第２スイッチングユニットＵ２はＯＦＦしている。このため、第１スイッチングユニットＵ１から、第２スイッチングユニットＵ２を介して、出力端子Ｔへ至る電流経路は形成されない。すなわち、出力端子Ｔの出力Ｘは、ＯＦＦ状態を維持する。また、操作スイッチ９もＯＦＦであるから、リレー１０のコイル１０ａに通電はされない。

図８は、第２スイッチングユニットＵ２がショートした場合、すなわち、スイッチング素子１３、１４の一方または両方がショートした場合の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、操作スイッチ２が閉じてＳＷ１がＯＮになった場合を例示している。ＣＰＵ３には、外部信号が入力されていないものとする。

図８の状態では、ＣＰＵ３へ操作スイッチ２の信号が入力されるが、外部信号の入力がないので、出力Ａと出力ＢはいずれもＬとなる。その一方、ＳＷ１のＯＮによって、第１および第２スイッチング素子１１、１２のゲートがＨとなるので、スイッチング素子１１、１２がＯＮして、第１スイッチングユニットＵ１がＯＮ状態となる。また、ＳＷ１のＯＮによって、第３および第４スイッチング素子１３、１４のゲートもＨとなる。ところが、スイッチング素子１３、１４の一方または両方がショートしているので、第２スイッチングユニットＵ２は、ＳＷ１のＯＮ・ＯＦＦにかかわらず常にＯＮ状態にある。しかるに、第１スイッチングユニットＵ１は正常状態にあって、ＳＷ１に同期してＯＮ・ＯＦＦするので、出力端子Ｔの出力Ｘは、ＳＷ１のＯＮによってＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

図９は、第２スイッチングユニットＵ２がショートした場合の他の回路状態と、各部の信号波形を示している。ここでは、操作スイッチ９が閉じてＳＷ２がＯＮとなっている状態で、ＣＰＵ３に外部信号が入力された場合を例示している。操作スイッチ２は開いていて、ＳＷ１はＯＦＦになっているものとする。

図９の状態では、ＣＰＵ３に操作スイッチ２の信号は入力されないが、外部信号が入力されることで、出力ポート６、７から信号が出力されて、出力Ａおよび出力ＢがＨとなっている。出力ＡがＨとなることで、第１および第２スイッチング素子１１、１２がＯＮして、第１スイッチングユニットＵ１がＯＮ状態となる。一方、スイッチング素子１３、１４の一方または両方がショートしているので、第２スイッチングユニットＵ２は、出力ＢのＨ、Ｌにかかわらず、常にＯＮ状態にある。しかるに、第１スイッチングユニットＵ１は正常状態にあって、出力Ａに同期してＯＮ・ＯＦＦするので、出力端子Ｔの出力Ｘは、出力ＡがＨになることで、ＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、および操作スイッチ９を介して、リレー１０のコイル１０ａに通電される。これによって、リレー１０の接点１０ｂはＯＮし、電源Ｖｂから負荷２０へ給電が行われる結果、負荷２０が駆動される。

図１０は、第２スイッチングユニットＵ２がショートした場合の非動作時の回路状態と、各部の信号波形を示している。操作スイッチ２と操作スイッチ９は共に開いていて、ＳＷ１、ＳＷ２は、いずれもＯＦＦである。また、ＣＰＵ３に外部信号の入力はなく、出力Ａ、出力ＢはいずれもＬとなっている。

図１０の状態では、ショートしている第２スイッチングユニットＵ２は、常にＯＮ状態にあるが、正常状態にある第１スイッチングユニットＵ１はＯＦＦしている。このため、第１スイッチングユニットＵ１から、第２スイッチングユニットＵ２を介して、出力端子Ｔへ至る電流経路は形成されない。すなわち、出力端子Ｔの出力Ｘは、ＯＦＦ状態を維持する。また、操作スイッチ９もＯＦＦであるから、リレー１０のコイル１０ａに通電はされない。

以上のように、上記実施形態においては、第１スイッチングユニットＵ１がショート状態となった場合でも、第２スイッチングユニットＵ２が正常であれば、リレー１０の動作は正常に行われる。また、第２スイッチングユニットＵ２がショート状態となった場合でも、第１スイッチングユニットＵ１が正常であれば、リレー１０の動作は正常に行われる。

さらに、上記実施形態においては、各スイッチングユニットＵ１、Ｕ２は、一対のスイッチング素子により２重化されている。このため、第１スイッチングユニットＵ１におけるスイッチング素子１１、１２の一方が、故障により常時オープン状態となった場合（ＯＦＦ故障）でも、他方のスイッチング素子が正常であれば、第１スイッチングユニットＵ１から正常な信号が出力される。同様に、第２スイッチングユニットＵ２におけるスイッチング素子１３、１４の一方が、故障により常時オープン状態となった場合（ＯＦＦ故障）でも、他方のスイッチング素子が正常であれば、第２スイッチングユニットＵ２から正常な信号が出力される。

このようにして、上記実施形態によれば、回路の一部が故障した場合でも、入力される信号に応じた正常な信号を出力することが可能となる。これにより、負荷２０を駆動する場合の安全性および信頼性を向上させることができる。

以上の説明では、汎用的な信号出力回路を例に挙げたが、本発明の信号出力回路は、冒頭で述べたような自動車のスタータモータ駆動回路に用いることができる。図１１は、この場合の実施形態を示している。

図１１においては、図１の構成に、上位装置としてのコントローラ（ＥＣＵ；Electronic Control Unit）３０が付加されている。また、図１の操作スイッチ２がスタータスイッチ２’に、操作スイッチ９がシフトポジションスイッチ９’に、リレー１０がスタータリレー１０’に、負荷２０がスタータモータ２０’に、それぞれ置き換わっている。なお、スタータリレー１０’のコイルおよび接点も、それぞれ符号１０ａ’および１０ｂ’で表してある。ＣＰＵ３、スイッチング回路１００、スタータスイッチ２’、シフトポジションスイッチ９’、およびスタータリレー１０’によって、スタータモータ駆動回路が構成される。

スタータスイッチ２’は、スタータモータ２０’を始動するために操作されるスイッチである。スタータモータ２０’は、自動車のエンジンを始動するためのモータである。シフトポジションスイッチ９’は、運転席に備わる図示しないシフトレバーの位置（パーキング、ニュートラル、ドライブなど）に応じてＯＮ・ＯＦＦするスイッチである。例えば、シフトレバーがパーキング位置（Ｐ）やニュートラル位置（Ｎ）にあるときは、シフトポジションスイッチ９’はＯＮとなり、シフトレバーがドライブ位置（Ｄ）にあるときは、シフトポジションスイッチ９’はＯＦＦとなる。

コントローラ３０は、ＣＡＮ（Controller Area Network）通信ケーブル３１により、ＣＰＵ３の入力ポート５と接続されている。コントローラ３０には、エンジン制御ユニットや車載部品制御ユニットをはじめ、各種の制御ユニットが含まれる。

次に、図１１のスタータモータ駆動回路の動作について、例を挙げながら説明する。

例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、ユーザの操作により、スタータスイッチ２’をＯＮにして、エンジンを始動させる場合の動作は、以下のようになる。

シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、スタータスイッチ２’をＯＮにすると、図３で説明した動作と同様の動作が実行される。

すなわち、この場合はＣＰＵ３への外部信号がないので、出力Ａ、出力ＢはいずれもＬとなる。その一方、スタータスイッチ２’（ＳＷ１）のＯＮによって、各スイッチング素子１１〜１４のゲートがＨとなるので、スイッチング素子１１〜１４がＯＮして、スイッチングユニットＵ１、Ｕ２がＯＮ状態となる。このため、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。

また、例えば、シフトレバーがパーキング位置にあって、車両が停止している状態から、シフトレバーを切り替えるためにブレーキペダルを踏み込んだ場合の動作は、以下のようになる。

シフトレバーがパーキング位置にあるときは、前記の通りシフトポジションスイッチ９’がＯＮとなっている。この状態で、ブレーキペダルを踏み込むと、ブレーキＯＮ信号が、コントローラ３０からＣＰＵ３に入力される。この結果、図４で説明した動作と同様の動作が実行される。

すなわち、コントローラ３０からＣＡＮ通信ケーブル３１を介して、ＣＰＵ３にブレーキＯＮ信号が外部信号として入力されると、ＣＰＵ３は出力ポート６、７にＨ信号を出力する。このため、各スイッチング素子１１〜１４がＯＮして、スイッチングユニットＵ１、Ｕ２がＯＮ状態となる。この結果、電源Ｖｂから、スイッチングユニットＵ１、Ｕ２、出力端子Ｔ、およびシフトポジションスイッチ９’を介して、スタータリレー１０’のコイル１０ａ’
に通電される。これによって、スタータリレー１０’の接点１０ｂ’はＯＮし、電源Ｖｂからスタータモータ２０’へ給電が行われる結果、スタータモータ２０’が駆動されて、エンジンが始動する。

以上は、正常時の動作についての説明であるが、スイッチングユニットＵ１、Ｕ２のショート時における図１１の回路の動作については、図５〜図１０の場合と同様である。したがって、ここでは説明を省略する。

本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記実施形態では、スイッチング回路１００におけるスイッチング素子１１〜１４としてＦＥＴを用いた例を挙げたが、ＦＥＴの代わりに通常のトランジスタを用いてもよい。この場合は、トランジスタのコレクタが第１電極に、エミッタが第２電極に、ベースが第３電極に、それぞれ相当する。

また、前記実施形態では、負荷２０（スタータモータ２０’）への給電および断電を制御する開閉素子として、リレー１０（スタータリレー１０’）を用いた例を挙げたが、リレーの代わりにＩＧＢＴなどの大容量半導体スイッチング素子を用いてもよい。

また、前記実施形態では、第１スイッチおよび第２スイッチを、機械的スイッチである操作スイッチ２（スタータスイッチ２’）および操作スイッチ９（シフトポジションスイッチ９’）で構成した例を挙げたが、第１スイッチおよび第２スイッチは、電子スイッチにより構成してもよい。

さらに、図１１では、自動車に搭載されるスタータモータ駆動回路を例に挙げたが、本発明に係る信号出力回路は、スタータモータ駆動回路以外の用途にも適用することができる。

１ バッテリ
２ 操作スイッチ
２’ スタータスイッチ
３ ＣＰＵ
４、５ 入力ポート
６、７ 出力ポート
９ 操作スイッチ
９’ シフトポジションスイッチ
１０ リレー
１０ａ リレーのコイル
１０’ スタータリレー
１０ａ’ スタータリレーのコイル
１１ 第１スイッチング素子
１２ 第２スイッチング素子
１３ 第３スイッチング素子
１４ 第４スイッチング素子
２０ 負荷
２０’ スタータモータ
１００ スイッチング回路
Ｔ 出力端子
Ｕ１ 第１スイッチングユニット
Ｕ２ 第２スイッチングユニット
ｄ ドレイン
ｓ ソース
ｇ ゲート
Ｖｂ 電源

Claims (6)

1. 第１スイッチングユニットおよび第２スイッチングユニットを有するスイッチング回路と、
   前記スイッチング回路の各スイッチングユニットを制御する制御部と、
   前記スイッチング回路の動作に基づいて所定の信号を出力する出力端子と、を備え、
   前記第１スイッチングユニットは、第１スイッチング素子と、第２スイッチング素子とを有し、
   前記第２スイッチングユニットは、第３スイッチング素子と、第４スイッチング素子とを有し、
   前記第１スイッチング素子および前記第２スイッチング素子の各第１電極は、共に電源に接続され、
   前記第１スイッチング素子および前記第２スイッチング素子の各第２電極は、共に前記第３スイッチング素子および前記第４スイッチング素子の各第１電極に接続され、
   前記第１スイッチング素子および前記第２スイッチング素子の各第３電極は、共に前記制御部の第１出力ポートに接続され、
   前記第３スイッチング素子および前記第４スイッチング素子の各第２電極は、共に前記出力端子に接続され、
   前記第３スイッチング素子および前記第４スイッチング素子の各第３電極は、共に前記制御部の第２出力ポートに接続されることを特徴とする信号出力回路。
2. 請求項１に記載の信号出力回路において、
   前記制御部は、
   第１スイッチの信号が入力される第１入力ポートと、
   上位装置からの外部信号が入力される第２入力ポートと、
   を有し、
   前記第１入力ポートに入力される前記第１スイッチの信号と、前記第２入力ポートに入力される前記外部信号とに基づいて、前記第１出力ポートおよび前記第２出力ポートへ所定の信号を出力することを特徴とする信号出力回路。
3. 請求項２に記載の信号出力回路において、
   前記第１入力ポートに入力される前記第１スイッチの信号が、前記第１スイッチング素子および前記第２スイッチング素子の各第３電極と、前記第３スイッチング素子および前記第４スイッチング素子の各第３電極にも、同時に入力されることを特徴とする信号出力回路。
4. 請求項２または請求項３に記載の信号出力回路において、
   前記出力端子は、第２スイッチの一端に接続され、
   前記第２スイッチの他端は、リレーのコイルに接続されることを特徴とする信号出力回路。
5. 請求項４に記載の信号出力回路において、
   前記第１スイッチは、車両のスタータスイッチであり、
   前記第２スイッチは、車両のシフトポジションスイッチであり、
   前記リレーは、車両のスタータリレーであることを特徴とする信号出力回路。
6. 請求項１ないし請求項５のいずれかに記載の信号出力回路において、
   前記各スイッチング素子は、ＦＥＴからなり、
   前記ＦＥＴのドレインは、前記第１電極を構成し、
   前記ＦＥＴのソースは、前記第２電極を構成し、
   前記ＦＥＴのゲートは、前記第３電極を構成することを特徴とする信号出力回路。

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