JP2013118206A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013118206A
JP2013118206A JP2010069788A JP2010069788A JP2013118206A JP 2013118206 A JP2013118206 A JP 2013118206A JP 2010069788 A JP2010069788 A JP 2010069788A JP 2010069788 A JP2010069788 A JP 2010069788A JP 2013118206 A JP2013118206 A JP 2013118206A
Authority
JP
Japan
Prior art keywords
adhesive layer
semiconductor element
adhesive
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010069788A
Other languages
English (en)
Inventor
Daisuke Inoue
大輔 井上
Kyoko Fujii
恭子 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2010069788A priority Critical patent/JP2013118206A/ja
Priority to PCT/JP2011/000625 priority patent/WO2011118116A1/ja
Publication of JP2013118206A publication Critical patent/JP2013118206A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14618Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】画像特性に優れ、高信頼性で、低コストで製造可能な半導体装置およびその製造方法を実現する。
【解決手段】半導体装置では、透光板17が半導体素子11の主面11Aに貼り付けられている。具体的には、受光部12は第1接着層15で覆われている。また、半導体素子11の主面11Aのうち第1接着層15で覆われた部分以外の少なくとも一部分は第2接着層16で覆われている。透光板17は第1接着層15及び第2接着層16を介して半導体素子11の主面11Aに貼り付けられている。
【選択図】図1

Description

本発明は、光を検知する半導体装置及びその製造方法に関するものである。
近年、電子機器の小型化、薄型化、軽量化及び高機能化の進展に伴い、半導体装置では、従来のパッケージ構造からベアチップ構造あるいはCSP(チップ・サイズ・パッケージ,chip size package)構造が主流になってきている。この中でも、ウェハレベルCSP技術が注目されており、固体撮像素子をはじめとする光学デバイスにおいてもこの技術が採用されている(例えば特許文献1)。ここで、ウェハレベルCSP技術とは、ウェハ状態での組立工程において貫通電極及び再配線を形成することにより受発光領域と外部電極とを電気的に接続する技術である。
図9は、従来のウェハレベルCSP構造を有する固体撮像素子の断面図である。
従来の固体撮像装置900Aは、固体撮像素子900を備えている。この固体撮像素子900は、半導体素子901と、半導体素子901の主面に形成された撮像領域902と、撮像領域902上に設けられたマイクロレンズ903と、撮像領域902よりも周縁に形成された周辺回路領域904Aと、周辺回路領域904Aに電気的に接続された電極配線904Bとを含んでいる。
また、半導体素子901の主面上には、接着層905を介して透光板906(例えば光学ガラス製)が設けられている。半導体素子901の内部には、半導体素子901を厚み方向に貫通する貫通電極907が設けられている。
加えて、半導体素子901の裏面上には金属配線908が形成されており、この金属配線908は貫通電極907と電気的に接続されている。半導体素子901の裏面及び金属配線908は絶縁層909で被覆されており、絶縁層909には開口909aが形成されている。各開口909aからは金属配線908の一部分が露出しており、各開口909a内では半田等からなる外部電極910が金属配線908に接続されている。
以上のように、従来の固体撮像装置900Aでは、撮像領域902と外部電極910とは、周辺回路領域904Aと電極配線904Bと貫通電極907と金属配線908とを介して電気的に接続されている。これにより、受光信号をフリップチップ用基板(不図示)等に取り出すことができる。
特開2004−207461号公報
しかし、上述の固体撮像装置のように半導体素子の主面全面に亘って接着層を設ける場合、その接着層を構成する接着剤としてエポキシ樹脂又はシリコーン樹脂を主成分とする接着剤を用いると、パワー密度の高い光線(例えば0.4μW/μm)を受光したときにその接着層が収縮及び変色する場合がある。これにより、固体撮像装置の信頼性の低下を引き起こす。この不具合を解決するためには、接着剤として高耐光性のゴムを用いれば良い。ところが、高耐光性のゴムは低弾性率である場合が多い。そのため、透光板、接着層及び半導体ウェハの一括ダイシング工程において、スループットの低下(本明細書では、単位時間当たりにダイシング可能なウェハの枚数が減少すること)、半導体素子のチッピング及びダイシングブレードの破損等の問題を引き起こす。これにより、固体撮像装置の歩留まり低下を招来する。
また、受光部上にキャビティーを形成するように接着層を受光部上に選択的に設ける場合、その接着層を構成する接着剤としてエポキシ樹脂又はシリコーン樹脂を主成分とする接着剤を用いると、その後の製造工程の熱履歴及び実装後の駆動回路の発熱により、接着層からアウトガスが発生してキャビティー内に充満する。この状態でパワー密度の高い光線(0.4μW/μm)を受光すると、光ピンセット効果によりアウトガス粒子が透光板の裏面上に析出して画像特性の劣化を引き起こすといった問題が生じる。これを解決するためには、接着剤として低アウトガス排出のゴムを用いれば良い。ところが、接着剤として低アウトガス排出のゴムを用いると、接着剤として高耐光性のゴムを用いた場合と同じく、一括ダイシング工程において、スループットの低下、半導体素子のチッピング及びダイシングブレードの破損等の問題を引き起こす。これにより、固体撮像装置の歩留まりの低下を招来する。
本発明では、上記従来の問題点を解決するもので、画像特性に優れ、高信頼性で、低コストで製造可能な半導体装置およびその製作方法を提供することである。
本発明に係る半導体装置は、半導体素子と、受光部と、第1接着層と、第2接着層と、透光板とを備えている。受光部は、半導体素子の主面に設けられている。第1接着層は、受光部を覆っている。第2接着層は、第1接着層よりも硬く、半導体素子の主面における受光部以外の部分の少なくとも一部分を覆っている。透光板は、第1接着層及び第2接着層を介して半導体素子に接着されている。
半導体ウェハをダイシングしてこの半導体装置を製造するとき、ダイシング工程では、第1接着層ではなく第2接着層を切断する。ここで、第2接着層は、第1接着層に比べて硬い。よって、ダイシング工程をスムーズに行うことができるので、ダイシング工程におけるスループットの低下、半導体素子のチッピング及びダイシングブレードの破損等の不具合を防止できる。
後述の好ましい実施形態では、第2接着層の硬度は、ショアD硬度で65以上90以下である。
本発明に係る半導体装置では、透光板は互いに反対側に位置する第1面と第2面とを有していれば良く、透光板の第1面及び第2面のうちの少なくとも一方の面の上には反射防止膜が設けられていることが好ましい。これにより、透光板の第1面又は第2面における光の反射を防止することができる。
本発明に係る半導体装置では、第2接着層は黒色であることが好ましい。これにより、第2接着層は、入射された光を吸収することができる。
本発明に係る半導体装置では、半導体素子と透光板との間には、第1接着層と第2接着層とが積層された領域が存在していることが好ましい。これにより、この領域においても透光板を半導体素子に強固に接着させることができる。
本発明に係る半導体装置では、第1接着層と第2接着層とは半導体素子の主面上において互いに間隔を開けて配置されていても良く、半導体素子の主面上における第1接着層と第2接着層との間にはスペーサが設けられていても良い。これにより、第1接着層の厚みのバラツキを最小限に抑えることができる。
本発明に係る半導体装置がスペーサを備えている場合には、半導体素子と透光板との間には、第1接着層とスペーサとが積層された領域が存在していることが好ましい。これにより、この領域においても透光板を半導体素子に強固に接着させることができる。
後述の好ましい実施形態では、半導体装置は、電極と、貫通孔部と、貫通電極と、充填層と、絶縁層と、開口部と、外部電極とを備えている。電極は、半導体素子の主面における受光部の外側に設けられており、貫通孔部は、電極に達するように半導体素子の厚み方向に貫通しており、貫通電極は、電極に接しており、貫通孔部の内側面上から半導体素子の裏面上にまで延びている。充填層は、貫通電極を介して貫通孔部内に設けられている。絶縁層は、半導体素子の裏面上と半導体素子の裏面上における貫通電極の上とに設けられており、開口部は、絶縁層に形成され、半導体素子の裏面上における貫通電極を露出しており、外部電極は、開口部内に設けられており且つ貫通電極に接続されている。
本発明に係る半導体装置の第1の製造方法は、受光部が主面に形成された半導体素子を準備する工程(a)と、第1接着剤で受光部を覆う工程(b)と、第1接着剤よりも硬い第2接着剤で半導体素子の主面における受光部以外の部分の少なくとも一部分を覆う工程(c)と、第1接着剤からなる第1接着層及び第2接着剤からなる第2接着層を介して透光板を半導体素子に接着する工程(d)とを備えている。
ダイシング工程では、相対的に硬い第2接着層を切断する。よって、ダイシング工程をスムーズに行うことができるので、ダイシング工程におけるスループットの低下、半導体素子のチッピング及びダイシングブレードの破損等の不具合を防止できる。
本発明に係る半導体装置の第1の製造方法では、工程(d)では、半導体素子の主面に対向する第1面及び第1面とは反対側に位置する第2面のうちの少なくとも一方の面の上に反射防止膜が設けられた透光板を半導体素子に接着すれば良い。これにより、反射防止膜の第1面又は第2面における光の反射を防止することができる。
本発明に係る半導体装置の第1の製造方法では、第2接着剤を黒色化させる工程(e)を備えていれば良い。これにより、第2接着層に入射された光が受光部に到達することを防止できる。
本発明に係る半導体装置の第1の製造方法では、半導体素子の主面上における第1接着層と第2接着層との間にスペーサを設ける工程(f)を備えていることが好ましい。これにより、厚み方向における第1接着層のバラツキを最小限に抑えることができる。
本発明に係る半導体装置の第1の製造方法が工程(f)を備えている場合、工程(b)及び工程(c)を行う前に工程(f)を行うことが好ましい。
本発明に係る半導体装置の第1の製造方法では、工程(b)の後であって工程(c)の前に透光板を第1接着剤の上に配置する工程(g)を備えていることが好ましく、工程(g)では、第1接着剤の一部が透光板の下面をつたって透光板の下面の周縁へ向かって流動する又は半導体素子の主面をつたって半導体素子の主面の周縁へ向かって流動すれば良い。これにより、半導体素子と透光板との間に、第1接着層と第2接着層とが互いに積層された領域を形成することができる。
後述の好ましい実施形態では、工程(a)で準備する半導体素子の主面における受光部の外側には、電極が設けられている。また、後述の好ましい実施形態では、本発明に係る半導体装置は、電極に達するように半導体素子の厚み方向に貫通孔部を貫設させる工程と、電極に接するとともに貫通孔部の内側面上から半導体素子の裏面上にまで延びる貫通電極を形成する工程と、貫通孔部内に貫通電極を挟んで充填層を設ける工程と、半導体素子の裏面上と半導体素子の裏面上における貫通電極の上とに絶縁層を設ける工程と、半導体素子の裏面上における貫通電極が露出するように絶縁層に開口部を形成する工程と、外部電極を開口部内に設けて貫通電極に接続する工程とを備えている。
本発明に係る半導体装置の第2の製造方法は、主面がダイシングラインにより複数の領域に区画されており、受光部が領域のそれぞれに形成された半導体ウェハを準備する工程と、受光部のそれぞれを第1接着剤で覆う工程と、第1接着剤よりも硬い第2接着剤で半導体素子の主面における受光部以外の部分の少なくとも一部分を覆う工程と、第1接着剤からなる第1接着層及び第2接着剤からなる第2接着層を介して透光板を半導体ウェハに接着する工程と、ダイシングラインに沿って半導体ウェハをダイシングする工程とを備えている。
ダイシング工程では、相対的に硬い第2接着層を切断する。よって、ダイシング工程をスムーズに行うことができるので、ダイシング工程におけるスループットの低下、半導体素子のチッピング及びダイシングブレードの破損等の不具合を防止できる。
本発明では、画像特性に優れ、高信頼性で、低コストで製造可能な半導体装置を提供することができる。
本発明の第一の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第一の実施形態の第1の変形例に係る半導体装置の構造を示す拡大断面図である。 本発明の第一の実施形態の第2の変形例に係る半導体装置の構造を示す断面図である。 本発明の第一の実施形態の第3の変形例に係る半導体装置の構造を示す拡大断面図である。 本発明の第二の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第二の実施形態の変形例に係る半導体装置の構造を示す拡大断面図である。 (a)〜(d)は本発明の第一の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 (a)〜(c)は本発明の第二の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 従来の固体撮像装置の構造を示す断面図である。
以下、図面を参照しながら本発明の実施形態を詳細に説明する。なお、本発明は、以下に示す実施形態に限定されない。また、以下では、同一の部材及び同一の機能を有する部材に対して同一の符号を付す場合がある。
(第一の実施形態)
以下、本発明の第一の実施形態に係る半導体装置を説明する。図1は本実施形態に係る半導体装置10の構造を示す断面図である。
本実施形態に係る半導体装置10は、半導体素子11と、半導体素子11の主面11Aに設けられた受光部12と、半導体素子11の主面11Aにおける受光部12の外側に設けられた周辺回路領域13と、半導体素子11の主面11Aにおける受光部12の外側の上に設けられた電極14と、第1接着層15及び第2接着層16を介して半導体素子11に接着された透光板17とを備えている。
半導体素子11は、例えば100μm〜300μmの厚みを有していれば良い。
受光部12は、半導体素子11の主面11Aの中央に形成されていることが好ましく、周辺回路領域13は、受光部12を囲むように半導体素子11の主面11Aにおける受光部12の外側に形成されている。受光部12と周辺回路領域13とは、互いに電気的に接続されており、図1に示すように互いに接触していることが好ましい。受光部12は、本実施形態に係る半導体装置10に入射された光(信号光)を検知して電気信号に変換してから周辺回路領域13へ送信し、周辺回路領域13は、受光部12からの電気信号を処理する。
電極14は、周辺回路領域13に電気的に接続されており、図1に示すように周辺回路領域13の上面に接触していることが好ましい。また、電極14は、半導体素子11の主面11A上では互いに間隔を開けて配置されていることが好ましい。このような電極14は、一部分がAl又はCu等の金属薄膜で形成されていれば良い。
透光板17は、信号光(例えば可視光)を透過できれば良く、例えば光学ガラスからなれば良い。
では、第1接着層15及び第2接着層16について説明する。
第1接着層15は、受光部12を覆っている。一方、第2接着層16は、半導体素子11の主面11Aにおける受光部12以外の部分を覆っており、半導体素子11の主面11A上において第1接着層15の外側に設けられているとともに第1接着層15に接している。そのため、半導体ウェハをダイシングして本実施形態に係る半導体装置を製造する場合には、第1接着層15ではなく第2接着層16が切断されることとなる。
第1接着層15は、受光部12を覆っているため、信号光を透過可能な材料からなれば良い。それだけでなく、第1接着層15は、高耐光性で且つ熱硬化型のゴム接着剤からなることが好ましい。これにより、信号光がパワー密度の高い光線(例えば1W/cm以上)であっても、第1接着層15が変色及び収縮することを防止でき、また、光(波長が例えば400nm)の透過率が85%以上好ましくは90%となるように第1接着層15(厚みが例えば2mm)の材料を選択することが好ましい。このようなゴム接着剤としては、例えば、シリコーンゴム,ジメチルシリコーンゴム又はフェニルシリコーンゴム等を用いることが好ましい。
第2接着層16は、例えば、室温環境下(約27℃)にてショアD硬度で65以上90以下の硬度を有していれば良く、別の言い方をすると、500MPa以上3000MPa以下の弾性率を有していれば良い。第1接着層15の硬度は室温環境下にてショアD硬度で5以上65以下であるので、第2接着層16は第1接着層15よりも硬い。これにより、半導体ウェハに対するダイシングをスムーズに行うことができる。
第2接着層16は、第1接着層15とは異なる主成分を含んでいても良いし、第1接着層15とは同一の主成分を含んでいても良い。しかし、第2接着層16は、第1接着層15とは同一の主成分を含んでいることが好ましい。これにより、第1接着層15に対する第2接着層16の親和性を高めることができ、第2接着層16に対する第1接着層15の親和性を高めることができる。よって、第1接着層15と第2接着層16との界面において第1接着層15と第2接着層16とを互いに良好に接着させることができる。具体的には、第2接着層16は、第1接着層15の主成分に無機物質(例えばシリカ等)を混入することによりその硬度(又はその弾性率)が調整されたものであれば良い。
第2接着層16が第1接着層15とは異なる主成分を含んでいる場合、例えば、第1接着層15の主成分がシリコーンであるときには、第2接着層16の主成分は、第1接着層15の硬化を阻害しない成分であれば良く、好ましくはポリイミドである。
第2接着層16は、可視光(λ=300nm〜800nm)領域において黒色であってもよい。第2接着層16を黒色化するためには、第2接着層16にカーボンを混入すればよい。混入するカーボンとしては、例えば、カーボンブラック、チャンネルブラック、ファーネスブラック、アセチレンブラック、サーマルブラック又はランブブラック等が挙げられる。カーボンブラックを選択した場合には、カーボンブラックの平均粒子径は、細かい方が好ましく、例えば1nm〜900nmであることが好ましく、1nm〜100nm程度であればさらに好ましい。これにより、第2接着層16は、入射された光を吸収することができる。よって、透光板17の側面で反射して第2接着層16に入射された光(迷光)が受光部12に到達することを防止できる。
このような半導体装置は、さらに、貫通電極18と、充填層19と、絶縁層20と、外部電極21とを備えていることが好ましい。この場合には、半導体素子11には、裏面11Bから主面11Aへ貫通して電極14に達する貫通孔(貫通孔部)11aが形成されていれば良い。
貫通電極18は、貫通孔11aのそれぞれの内側面上に設けられており、貫通孔11aのそれぞれの内部では電極14に接している。これにより、貫通電極18は、電極14を介して周辺回路領域13に電気的に接続される。また、貫通電極18は、貫通孔11aのそれぞれの内側面上から半導体素子11の裏面11B上へ向かって延びている。このような貫通電極18は、例えばTi又はCu等の金属からなる。
充填層19は、各貫通電極18を介して貫通孔11a内に設けられており、樹脂(例えば、ポリイミド樹脂,シリコーン樹脂又はエポキシ樹脂)からなっても良いし、金属からなっても良い。充填層19が貫通電極18を構成する金属と同一の金属からなる場合には、貫通孔11aのそれぞれは貫通電極18で満たされることとなる。
絶縁層20は、半導体素子11の裏面11B上における貫通電極18の上と半導体素子11の裏面11B上とに設けられており、感光性樹脂(例えば、ポリイミド樹脂,シリコーン樹脂又はエポキシ樹脂)からなることが好ましい。また、充填層19と絶縁層20とが同一の材料からなっても良い。この絶縁層20には開口(開口部)20aが形成されており、これにより、半導体素子11の裏面11B上における貫通電極18が露出する。
外部電極21は、各開口20a内に設けられており、各開口20a内において貫通電極18に接続されている。これにより、外部電極21は貫通電極18を介して電極14に接続されている。よって、受光部12で変換された電気信号を取り出すことができる。このような外部電極21は、例えば、Sn−Ag−Cu組成の鉛フリー半田材料からなれば良い。
以上説明したように、本実施形態に係る半導体装置10では、受光部12が第1接着層15で覆われている。よって、受光部12がパワー密度の高い光線(例えば1W/cm以上)を受光した場合であっても、第1接着層15が収縮及び変色することを防止できる。従って、本実施形態では、信頼性且つ性能(例えば画像特性)に優れた半導体装置10を実現できる。
また、本実施形態に係る半導体装置10は、第2接着層16においてダイシングが行われた結果、個片化されたものである。第2接着層16は相対的に硬いため、ダイシングをスムーズに行うことができる。従って、ダイシング工程におけるスループットの低下、半導体素子のチッピング及びダイシングブレードの破損等を防止できる。これにより、本実施形態では、歩留まり良く且つ低コストで製造可能な半導体装置10を実現できる。
さらに、本実施形態に係る半導体装置10では、透光板17が受光部12に直接貼り合わせられている。よって、本実施形態では、小型且つ低背な半導体装置を実現できる。
以上のことから、本実施形態では、信頼性且つ性能に優れ、小型且つ低背な半導体装置を歩留まり良く且つ低コストで製造することができる。
本実施形態に係る半導体装置は、第1〜第3の変形例に示す構成を有していても良い。
(第1の変形例)
図2は、本実施形態の第1の変形例に係る半導体装置30の拡大断面図である。
第2接着層16が無機物質(例えばシリカ)を含んでいると、第2接着層16と半導体素子11及び透光板17との界面での接着強度が小さくなる場合があり、その結果、透光板17を半導体素子11に強固に接着できない場合がある。そこで、本変形例における半導体素子11と透光板17との間には、第1接着層35と第2接着層36とが互いに積層された領域A3が存在している。これにより、本変形例では、領域A3においても透光板17は第1接着層35を介して半導体素子11に接着される。よって、第一の実施形態に比べて、透光板17を半導体素子11に強固に接着することができる。
具体的には、半導体素子11と透光板17との間には、第1接着層35からなる領域A1と、第2接着層36からなる領域Bと、第1接着層35と第2接着層36とが互いに積層された領域A3とが存在している。領域A1は受光部12の上に位置しており、領域A2は半導体素子11の主面11Aの周縁の上に位置しており、領域A3は半導体素子11の主面11A上において領域A1と領域A2とで挟まれている。
領域A1を構成する第1接着層35は、第一の実施形態における第1接着層15に相当する。そのため、本変形例における第1接着層35は、第一の実施形態における第1接着層15に、領域A3における第1接着層35が接続されたものである。
領域A3では、半導体素子11から透光板17へ向かう方向において、第2接着層36及び第1接着層35の順に積層されていても良く、第1接着層35及び第2接着層36の順に積層されていても良く、第1接着層35、第2接着層36及び第1接着層35の順に積層されていても良い。なお、半導体装置の製造のし易さを考慮すると、領域A3では、半導体素子11から透光板17へ向かう方向において第2接着層36及び第1接着層35の順に積層されていることが好ましい。
(第2の変形例)
図3は、本実施形態の第2の変形例に係る半導体装置40の断面図である。
本変形例では、透光板17の主面(第2面)17A及び裏面(第1面)17Bには反射防止膜41が形成されている。これにより、透光板17の主面17A及び裏面17Bにおける光の反射を防止することができる。よって、信号光は、透光板17の主面17A及び裏面17Bにおいて反射されることなく受光部12へ入射されるため、強度低下を伴うことなく受光部12へ入射される。従って、性能に優れた半導体装置を実現できる。
また、迷光が第2接着層16と透光板17との界面において反射して受光部12へ到達することを防止できる。よって、画像特性の劣化が防止された半導体装置を実現できる。
反射防止膜41は、例えば、Al,Nb,SiO,Ta,TiO,Y及びZrO等を用いて屈折率が互いに異なる複数の膜が交互に積層された構造とすることが好ましい。
透光板17の主面17A及び裏面17Bにおける光の反射を防止するという効果を有効に得るためには、反射防止膜41は透光板17の主面17A及び裏面17Bに形成されていることが好ましい。しかし、反射防止膜41が透光板17の主面17A及び裏面17Bのどちらか一方の面の上に形成されていれば、反射防止膜41が透光板17の主面17A及び裏面17Bの両面上に形成されていない場合(第一の実施形態)に比べて、透光板17の主面17A及び裏面17Bにおける光の反射を防止できる。
(第3の変形例)
図4は、本実施形態の第3の変形例に係る半導体装置50の拡大断面図である。
本変形例は、第1の変形例と第2の変形例とが組み合わさったものである。具体的には、反射防止膜41が透光板17の主面17A及び裏面17B上に形成されており、半導体素子11と透光板17との間には領域A3(領域A3では第1接着層15と第2接着層16とが互いに積層されている)が存在している。これにより、本変形例では、第1の変形例で得られる効果と第2の変形例で得られる効果との両方を得ることができる。
(第二の実施形態)
以下、本発明の第二の実施形態に係る半導体装置を説明する。図5は、本実施形態に係る半導体装置60の構造を示す断面図である。本実施形態に係る半導体装置60は、上記第一の実施形態に係る半導体装置10にスペーサ61が設けられたものである。以下では、上記第一の実施形態との相違点を中心に説明する。
本実施形態では、第1接着層15と第2接着層16とは、半導体素子11の主面11A上において互いに間隔を開けて配置されている。スペーサ61は、半導体素子11の主面11Aにおける第1接着層15と第2接着層16との間に設けられている。
スペーサ61は、例えば、30μm〜300μmの幅を有していれば良く、ポリイミド樹脂又はエポキシ樹脂からなることが好ましい。
このように本実施形態に係る半導体装置60はスペーサ61を備えているので、本実施形態では上記第一の実施形態において得られた効果に加えて次に示す効果を得ることができる。
透光板17はスペーサ61に支持される。そのため、第1接着層15と第2接着層16とを介して透光板17を半導体素子11に接着する際に、高さ方向(厚さ方向)における透光板17と半導体素子11とのアライメントを容易に行うことができる。
また、第1接着層15の厚みのバラツキを最小限に抑えることができるので、第1接着層15に入射した光の光路長差を最小限に抑えることができる。よって、各画素における結像のバラツキを防止することができる。
なお、本実施形態は、次に示す構成を有していても良い。
スペーサ61は、反射防止機能を有する材料をコーティング(例えばポーラスシリコン又はAl,Nb,SiO,Ta,TiO,Y及びZrO等を用いて屈折率が複数の異なる膜を積層)しても良い。これにより、透光板17の側面で反射した光(迷光)がスペーサ61の上面で反射することを防止できる。よって、この迷光が透光板17の裏面17Bで反射してから受光部12に到達することを防止できる。
本実施形態に係る半導体装置は、以下の変形例に示す構成を有していても良い。
(変形例)
図6は、上記第二の実施形態の変形例に係る半導体装置70の拡大断面図である。
上記第二の実施形態では、スペーサ61が第1接着層15及び第2接着層16に比べて接着能に劣るため、スペーサ61が設けられた部分における半導体素子11と透光板17との接続強度を確保することは難しい。そこで、本変形例では、半導体素子11と透光板17との間には、第1接着層35とスペーサ61とが互いに積層された領域A4が存在している。これにより、本変形例では、領域A4においても透光板17は第1接着層35を介して半導体素子11に接着される。よって、第二の実施形態に比べて、透光板17を半導体素子11に強固に接着することができる。
領域A4では、半導体素子11から透光板17へ向かう方向において、スペーサ61及び第1接着層35の順に積層されていても良く、第1接着層35及びスペーサ61の順に積層されていても良く、第1接着層35、スペーサ61及び第1接着層35の順に積層されていても良い。なお、半導体装置の製造のし易さを考慮すると、領域A4では、半導体素子11から透光板17へ向かう方向においてスペーサ61及び第1接着層35の順に積層されていることが好ましい。
(第三の実施形態)
本発明の第三の実施形態では、上記第一の実施形態に係る半導体装置10の製造方法を説明する。図7(a)〜(d)は、上記第一の実施形態に係る半導体装置10の製造方法を工程順に説明する断面図である。
まず、主面111AがスクライブラインLにより複数の領域(図7(a)では2つの領域)110に区画された半導体ウェハ111を準備する。各領域110には受光部12と周辺回路領域13とが形成されており、各領域110の上には電極14が設けられている。
次に、例えばディスペンス法、スピンコート法又は印刷充填法等により、好ましくはディスペンス法により、第1接着剤115で各領域110内の受光部12を覆う。
ディスペンス法で第1接着剤115を塗布するときには、次に示す方法に従って第1接着剤115を塗布すれば良い。
まず、例えばドライフィルム貼り付け法又はスピンコート法を用いて、感光性の液状レジスト(不図示)を主面111A全体に塗布する。なお、レジストの厚さは、第1接着層15の厚さに応じて決めれば良く、10μm〜35μm程度であれば良い。
次に、フォトリソグラフィ技術による露光及び現像により、受光部12のみが露出するようにそのレジストをパターンニングする。これにより、図7(a)に示すように、レジスト81には、受光部12のそれぞれを露出する開口81aが形成される。
続いて、ディスペンス法を用いて、第1接着剤115をレジスト81の開口81a内に充填する。第1接着剤115の充填量は、レジスト81の開口81aの容積に応じて適宜決定すれば良い。このとき、第1接着剤115がレジスト81の開口81aの側壁により支持されるので、硬化前の第1接着剤115の形状を保持することができる。
なお、レジスト81を形成することなくディスペンス法により第1接着剤115を塗布しても良いが、硬化前の第1接着剤115の形状を保持することは難しい。そのため、レジスト81の開口81a内に第1接着剤115を充填させる方が好ましい。
スピンコート法で第1接着剤115を塗布するときには、次に示す方法に従って第1接着剤115を塗布すれば良い。
まず、ディスペンス法と同様に、レジスト81を半導体ウェハ111の主面111A上に形成する。
次に、スピンコート法を用いて、半導体ウェハ111の主面111A上及びレジスト81上に第1接着剤115を塗布する。このとき、レジスト81上に堆積された第1接着剤115はスピンコートの遠心力で除去される。スピンコートの回転数及び時間は、レジスト81の開口81aへの第1接着剤115の充填度と、レジスト81上に堆積された第1接着剤115の除去性とで、適宜変更すればよい。
このようにして第1接着剤115で各受光部12を被覆したら、透光板117を準備する。図7(b)に示すように、第1接着剤115を介して半導体ウェハ111と透光板117とを貼り合わせる。その後、熱処理を行って第1接着剤115を硬化させる。これにより、受光部12のそれぞれの上に第1接着層15が形成されるとともに、透光板117が半導体ウェハ111に接着される。
このとき、透光板として主面及び裏面の少なくとも一方の面に反射防止膜が形成された透光板を準備すれば、図3に示す半導体装置が作製される。
また、加圧した状態で半導体ウェハ111と透光板117とを貼り合わせれば、第1接着剤115の一部分がレジスト81の開口81a内から透光板117の裏面117Bをつたって開口81aの外へ染み出し、よって、図2に示す半導体装置が作製される。
続いて、レジスト81を剥離剤で除去してから、半導体素子11と透光板117との空洞部(レジスト81が設けられていた部分)内に第2接着剤を充填させる。毛細血管現象を利用して第2接着剤を上記空洞部内に充填させるので、第2接着剤は低粘度であることが望ましい。また、上記空洞部への第2接着剤の浸透率を向上させるために、真空状態(10−1Pa〜10Pa)で第2接着剤を上記空洞部に充填させても良い。上記空洞部への充填が終了したら、熱処理を行う。これにより、第2接着剤が硬化して、第2接着層16が各領域110内における第1接着層15の外側に形成される。
続いて、厚さが所望の値(一般に、100μm〜300μm程度)となるように半導体ウェハ111をバックグラインドする。更に、半導体ウェハ111の裏面111Bに対して、CMP(chemical mechanical polishing )等の鏡面処理を施しておくことが望ましい。
続いて、半導体ウェハ111に貫通孔11aを形成する。具体的には、レジスト、SiO膜又は金属膜等のマスク(不図示)を半導体ウェハ111の裏面111Bの上に形成する。このとき、このマスクのうち電極14と対向する部分には、開口(不図示)が形成されている。その後、ドライエッチング又はウエットエッチング等を行う。すると、貫通孔11aが、半導体ウェハ111の裏面111Bから電極14の下面に達するように形成される。
続いて、CVD(chemical vapor deposition)法又は絶縁ペーストの印刷充填法等を用いて、半導体ウェハ111の裏面111B全体、半導体ウェハ111の表面のうち受光部12と周辺回路領域13の一部とを除く部分及び各貫通孔11aの内部にSiO等の絶縁膜(不図示。なお、この絶縁膜は図1にも不図示)を形成する。その後、ドライエッチング又はウェットエッチングを行って、電極14の下面上に形成された絶縁膜を除去する。
続いて、半導体ウェハ111に貫通電極18を形成する。具体的には、まず、スパッタ法等を用いて、半導体ウェハ111の表面全体に金属薄膜(不図示)を形成する。金属薄膜としては、例えば、Ti膜、TiW膜、Cr膜又はCu膜等を用いれば良い。次に、ドライフィルム貼り付け又はスピンコートにより感光性の液状レジストを金属薄膜に塗布した後、フォトリソグラフィ技術による露光及び現像によりそのレジストをパターニングする。尚、レジストの厚さは、最終的に形成したい貫通電極18の厚さに応じて決定すれば良く、一般には、5μm〜30μm程度とすれば良い。そして、電解めっきを行うと、金属薄膜のうちレジストで被覆されていない部分にCu等の金属が析出する。これにより、貫通電極18が形成される。
続いて、貫通孔11a内に充填層19を形成する。充填材料として樹脂を用いる場合には、スピンコートにより液状の光硬化型樹脂又は液状の熱硬化型の樹脂を貫通孔11a内に充填しても良いし、印刷充填法又はディッピング等により樹脂ペーストを貫通孔11a内に充填しても良い。
充填材料として金属を用いる場合には、電解めっき法を用いて金属を貫通孔11a内に充填しても良いし、印刷充填法又はディッピング法等を用いて主に金属ペーストを貫通孔11a内に充填しても良い。
電解めっき法により金属を貫通孔11a内に充填する場合には、貫通電極18と充填層19とを同時に形成しても良いし、貫通電極18を形成してから充填層19を形成しても良い。前者の場合には、金属で貫通孔11aを完全に埋め込めば良い。後者の場合には、貫通電極18を形成してから、貫通孔11aのみを露出するマスクを半導体ウェハ111の裏面111B上に形成し、電解めっき法により金属で貫通孔11aを充填すれば良い。
続いて、絶縁層20を半導体ウェハ111の裏面111B上に形成する。例えば、スピンコート又はドライフィルム貼り付けにより、感光性樹脂を半導体ウェハ111の裏面111B上に形成すれば良い。その後、フォトリソグラフィ技術を用いて、絶縁層20を選択的に除去する。これにより、絶縁層20には開口20aが形成され、各開口20aからは貫通電極18の一部分が露出する。
続いて、フラックスを用いた半田ボール搭載法、半田ペースト印刷法又は電気めっき法により、開口20a内に外部電極21を形成する。外部電極21の材料としては、例えば、Sn−Ag−Cu組成の鉛フリー半田材料を用いることができる。
それから、例えばダイシングソー等の切削用部材85を用いて、半導体ウェハ111をスクライブラインLに沿って切削し、複数の半導体装置10に個片化させる。このとき、スクライブラインL上には第2接着層16が存在する。そのため、スクライブライン上に相対的に軟らかい接着層(例えば第1接着層15)が存在する場合に比べて、ダイシングを行いやすく、その結果、スループットの向上を図ることができる。また、個片化された各半導体装置の端面を平坦な面とすることができる。
なお、本実施形態に係る半導体装置の製造方法は以下に示す工程を有していても良い。
第2接着層16を形成してから、第1接着層15を形成し、その後、透光板117の接着工程を行っても良い。つまり、半導体ウェハ111の主面のうち受光部12よりも外側の部分の上に第2接着剤を塗布し、その後、ディスペンス法、印刷法又はスピンコート法等により第1接着剤115を塗布し、それから、第1接着剤115及び第2接着剤を介して透光板117を半導体ウェハ111に貼り付けても良い。
第1接着剤115及び第2接着剤を透光板117の裏面117B上に塗布しても良い。このとき、透光板117を半導体ウェハ111の主面111A上に配置して加圧すると、第1接着剤は半導体ウェハ111の主面111A上をつたって受光部12の外側に染み出す。これにより、上記第一の実施形態における第1変形例で説明した半導体装置を製造することができる。
第2接着剤は、カーボン(例えば、例えば、カーボンブラック、チャンネルブラック、ファーネスブラック、アセチレンブラック、サーマルブラック、ランブブラック等)を含んでいても良い。これにより、第2接着層16は可視光領域において黒色となる。
(第四の実施形態)
本発明の第四の実施形態では、上記第二の実施形態に係る半導体装置60の製造方法を説明する。図8(a)〜(c)は、上記第二の実施形態に係る半導体装置60の製造方法を工程順に説明する断面図である。なお、以下では、上記第三の実施形態において説明した半導体装置の製造方法との相違点を主に説明する。
まず、受光部12、周辺回路領域13及び電極14が形成された半導体ウェハ111を準備する。
次に、図8(a)に示すように、半導体ウェハ111の主面111A上にスペーサ61を形成する。例えば、受光部12を囲むように、スピンコート法、印刷法又はディスペンス法等によりポリイミド樹脂又はエポキシ樹脂を半導体ウェハ111の主面111A上に塗布する。このとき、半導体ウェハ111の主面111A上におけるポリイミド樹脂又はエポキシ樹脂の幅を例えば30μm〜300μmとすれば良い。この後、第1接着剤115及び第2接着剤116を介して透光板117を半導体ウェハ111の主面111Aに接着させる。このとき、上記第三の実施形態で説明したように第1接着剤115の塗布、透光板117の接着及び第2接着剤116の塗布の順に行っても良いし、次に示す順で行っても良い。
図8(b)に示すように、例えばディスペンス法を用いて第1接着剤115と第2接着剤116とを塗布する。具体的には、第1接着剤115をスペーサ61で囲まれた部分に塗布し、第2接着剤116をスペーサ61を挟んで第1接着剤115とは反対側に塗布する。
続いて、図8(c)に示すように、第1接着剤115及び第2接着剤116を介して透光板117を半導体ウェハ111の主面111Aに接着させた後、第1接着剤115及び第2接着剤116を硬化させる。
その後、上記第三の実施形態で説明した方法に従って、貫通電極18、充填層19、絶縁層20及び外部電極21を形成し、切削用部材を用いてスクライブラインLに沿って半導体ウェハ111を切断する。これにより、上記第二の実施形態に係る半導体装置が得られる。
本実施形態では、上記第三の実施形態において得られる効果だけでなく次に示す効果を得ることもできる。スペーサ61の形成により、半導体ウェハ111の主面111Aに透光板117を貼り合わせる前に、感光性を持たない液状の第1接着剤115及び第2接着剤116を半導体ウェハ111の主面111A上に塗布することができる。よって、本実施形態では、第1接着剤及び第2接着剤の材料の選択性を広くすることができるので、低コストで半導体装置を製造できる。
以上、図面を参照して本発明の実施形態を説明したが、本発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
例えば、半導体装置は、受光部12の代わりに発光部を備えていても良い。別の言い方をすると、上記第一〜第四の実施形態は、発光装置にも適用することができる。
本発明の半導体装置は、固体撮像素子をはじめ、フォトダイオード若しくはレーザーモジュール等の各種半導体装置又は各種モジュールに特に好適である。
10 半導体装置
11 半導体素子
11A 主面
11B 裏面
11a 貫通孔(貫通孔部)
12 受光部
13 周辺回路領域
14 電極
15 第1接着層
16 第2接着層
17 透光板
17A 主面(第2面)
17B 裏面(第1面)
18 貫通電極
19 充填層
20 絶縁層
20a 開口(開口部)
21 外部電極
30 半導体装置
35 第1接着層
36 第2接着層
40 半導体装置
41 反射防止膜
50 半導体装置
60 半導体装置
61 スペーサ
70 半導体装置
111 半導体ウェハ
111A 主面
111B 裏面
115 第1接着剤
116 第2接着剤
117 透光板
117B 裏面

Claims (20)

  1. 半導体素子と、
    前記半導体素子の主面に設けられた受光部と、
    前記受光部を覆う第1接着層と、
    前記半導体素子の前記主面における前記受光部以外の部分の少なくとも一部分を覆い、前記第1接着層よりも硬い第2接着層と、
    前記第1接着層及び前記第2接着層を介して前記半導体素子に接着された透光板とを備えている半導体装置。
  2. 前記第2接着層の硬度は、ショアD硬度で65以上90以下である請求項1に記載の半導体装置。
  3. 前記透光板は、前記第1接着層及び前記第2接着層に接着された第1面と、前記第1面とは反対側に位置する第2面とを有し、
    前記透光板の前記第1面及び前記第2面のうちの少なくとも一方の面の上には、反射防止膜が設けられている請求項1又は2に記載の半導体装置。
  4. 前記第2接着層は黒色である請求項1から3の何れか一つに記載の半導体装置。
  5. 前記半導体素子と前記透光板との間には、前記第1接着層と前記第2接着層とが積層された領域が存在している請求項1から4の何れか一つに記載の半導体装置。
  6. 前記第1接着層と前記第2接着層とは、前記半導体素子の前記主面上において互いに間隔を開けて配置されており、
    前記半導体素子の前記主面上における前記第1接着層と前記第2接着層との間には、スペーサが設けられている請求項1から4の何れか一つに記載の半導体装置。
  7. 前記半導体素子と前記透光板との間には、前記第1接着層と前記スペーサとが積層された領域が存在している請求項6に記載の半導体装置。
  8. 前記半導体素子の前記主面における前記受光部の外側に設けられた電極と、
    前記電極に達するように前記半導体素子の厚み方向に貫通する貫通孔部と、
    前記電極に接しており、前記貫通孔部の内側面上から前記半導体素子の裏面上にまで延びる貫通電極とを備えている請求項1から7の何れか一つに記載の半導体装置。
  9. 前記貫通孔部内には、前記貫通電極を介して充填層が設けられている請求項8に記載の半導体装置。
  10. 前記半導体素子の前記裏面上と前記半導体素子の前記裏面上における前記貫通電極の上とに設けられた絶縁層と、
    前記絶縁層に形成され、前記半導体素子の前記裏面上における前記貫通電極を露出する開口部と、
    前記開口部内に設けられ、前記貫通電極に接続された外部電極とを備えている請求項8に記載の半導体装置。
  11. 受光部が主面に形成された半導体素子を準備する工程(a)と、
    第1接着剤で前記受光部を覆う工程(b)と、
    前記第1接着剤よりも硬い第2接着剤で、前記半導体素子の前記主面における前記受光部以外の部分の少なくとも一部分を覆う工程(c)と、
    前記第1接着剤からなる第1接着層及び前記第2接着剤からなる第2接着層を介して透光板を前記半導体素子に接着する工程(d)とを備えている半導体装置の製造方法。
  12. 前記工程(d)では、前記半導体素子の前記主面に対向する第1面及び前記第1面とは反対側に位置する第2面のうちの少なくとも一方の面の上に反射防止膜が設けられた透光板を前記半導体素子に接着する請求項11に記載の半導体装置の製造方法。
  13. 前記第2接着剤を黒色化させる工程(e)を備えている請求項11又は12に記載の半導体装置の製造方法。
  14. 前記半導体素子の前記主面上における前記第1接着層と前記第2接着層との間にスペーサを設ける工程(f)を備えている請求項11から13の何れか一つに記載の半導体装置の製造方法。
  15. 前記工程(b)及び前記工程(c)を行う前に、前記工程(f)を行う請求項14に記載の半導体装置の製造方法。
  16. 前記工程(b)の後であって前記工程(c)の前に、前記透光板を前記第1接着剤の上に配置する工程(g)を備え、
    前記工程(g)では、前記第1接着剤の一部が前記透光板の下面をつたって前記透光板の前記下面の周縁へ向かって流動する又は前記半導体素子の前記主面をつたって前記半導体素子の前記主面の周縁へ向かって流動する請求項11から15の何れか一つに記載の半導体装置の製造方法。
  17. 前記工程(a)で準備する前記半導体素子の前記主面における前記受光部の外側には、電極が設けられており、
    前記電極に達するように、前記半導体素子の厚み方向に貫通孔部を貫設させる工程と、
    前記電極に接するとともに前記貫通孔部の内側面上から前記半導体素子の裏面上にまで延びる貫通電極を形成する工程とを備えている請求項11から16の何れか一つに記載の半導体装置の製造方法。
  18. 前記貫通孔部内に前記貫通電極を挟んで充填層を設ける工程を備えている請求項17に記載の半導体装置の製造方法。
  19. 前記半導体素子の前記裏面上と前記半導体素子の前記裏面上における前記貫通電極の上とに絶縁層を設ける工程と、
    前記半導体素子の前記裏面上における前記貫通電極が露出するように前記絶縁層に開口部を形成する工程と、
    外部電極を前記開口部内に設けて前記貫通電極に接続する工程とを備えている請求項17に記載の半導体装置の製造方法。
  20. 主面がダイシングラインにより複数の領域に区画されており、受光部が領域のそれぞれに形成された半導体ウェハを準備する工程と、
    前記受光部のそれぞれを第1接着剤で覆う工程と、
    前記第1接着剤よりも硬い第2接着剤で、前記半導体素子の前記主面における前記受光部以外の部分の少なくとも一部分を覆う工程と、
    前記第1接着剤からなる第1接着層及び前記第2接着剤からなる第2接着層を介して透光板を前記半導体ウェハに接着する工程と、
    前記ダイシングラインに沿って前記半導体ウェハをダイシングする工程と
    を備えている半導体装置の製造方法。
JP2010069788A 2010-03-25 2010-03-25 半導体装置及びその製造方法 Pending JP2013118206A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010069788A JP2013118206A (ja) 2010-03-25 2010-03-25 半導体装置及びその製造方法
PCT/JP2011/000625 WO2011118116A1 (ja) 2010-03-25 2011-02-03 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010069788A JP2013118206A (ja) 2010-03-25 2010-03-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2013118206A true JP2013118206A (ja) 2013-06-13

Family

ID=44672698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010069788A Pending JP2013118206A (ja) 2010-03-25 2010-03-25 半導体装置及びその製造方法

Country Status (2)

Country Link
JP (1) JP2013118206A (ja)
WO (1) WO2011118116A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016143192A1 (ja) * 2015-03-12 2016-09-15 リンテック株式会社 保護膜形成用フィルム
JP2017533462A (ja) * 2014-10-08 2017-11-09 ジーイー・ライティング・ソルーションズ,エルエルシー 照明装置のカラーフィルター用材料および光学部品
KR20180043339A (ko) * 2015-09-02 2018-04-27 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
US10681256B2 (en) 2015-08-10 2020-06-09 Dai Nippon Printing Co., Ltd. Image sensor module including a light-transmissive interposer substrate having a through-hole
US10750060B2 (en) 2016-03-31 2020-08-18 Sony Corporation Camera module, method of manufacturing camera module, imaging apparatus, and electronic apparatus
WO2020241068A1 (ja) * 2019-05-30 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、および、半導体パッケージの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847137B2 (en) 2012-02-29 2014-09-30 Blackberry Limited Single package imaging and inertial navigation sensors, and methods of manufacturing the same
EP2634802A1 (en) * 2012-02-29 2013-09-04 BlackBerry Limited Single package imaging and inertial navigation sensors, and methods of manufacturing the same
JP6612979B2 (ja) * 2015-10-28 2019-11-27 チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド イメージセンシングチップのパッケージ構造とパッケージング方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962810A (en) * 1997-09-09 1999-10-05 Amkor Technology, Inc. Integrated circuit package employing a transparent encapsulant
JP5044878B2 (ja) * 2001-09-19 2012-10-10 ソニー株式会社 固体撮像装置
JP2008219854A (ja) * 2007-02-05 2008-09-18 Matsushita Electric Ind Co Ltd 光学デバイス,光学デバイスウエハおよびそれらの製造方法、ならびに光学デバイスを搭載したカメラモジュールおよび内視鏡モジュール
JP2008277593A (ja) * 2007-05-01 2008-11-13 Matsushita Electric Ind Co Ltd 回路基板、それを用いた光学デバイス、カメラモジュール、およびその製造方法
JP2009064839A (ja) * 2007-09-04 2009-03-26 Panasonic Corp 光学デバイス及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017533462A (ja) * 2014-10-08 2017-11-09 ジーイー・ライティング・ソルーションズ,エルエルシー 照明装置のカラーフィルター用材料および光学部品
WO2016143192A1 (ja) * 2015-03-12 2016-09-15 リンテック株式会社 保護膜形成用フィルム
KR20170129115A (ko) * 2015-03-12 2017-11-24 린텍 가부시키가이샤 보호막 형성용 필름
JPWO2016143192A1 (ja) * 2015-03-12 2017-12-21 リンテック株式会社 保護膜形成用フィルム
KR102390521B1 (ko) * 2015-03-12 2022-04-25 린텍 가부시키가이샤 보호막 형성용 필름
US10681256B2 (en) 2015-08-10 2020-06-09 Dai Nippon Printing Co., Ltd. Image sensor module including a light-transmissive interposer substrate having a through-hole
US11153471B2 (en) 2015-08-10 2021-10-19 Dai Nippon Printing Co., Ltd. Through-hole electrode substrate
KR20180043339A (ko) * 2015-09-02 2018-04-27 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
KR102069657B1 (ko) * 2015-09-02 2020-01-28 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
US10750060B2 (en) 2016-03-31 2020-08-18 Sony Corporation Camera module, method of manufacturing camera module, imaging apparatus, and electronic apparatus
US11595551B2 (en) 2016-03-31 2023-02-28 Sony Corporation Camera module, method of manufacturing camera module, imaging apparatus, and electronic apparatus
WO2020241068A1 (ja) * 2019-05-30 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、および、半導体パッケージの製造方法

Also Published As

Publication number Publication date
WO2011118116A1 (ja) 2011-09-29

Similar Documents

Publication Publication Date Title
WO2011118116A1 (ja) 半導体装置及びその製造方法
US8552547B2 (en) Electronic device package and method for forming the same
TWI685130B (zh) 半導體裝置及其製造方法
JP4951989B2 (ja) 半導体装置
US8633558B2 (en) Package structure for a chip and method for fabricating the same
JP4722702B2 (ja) 半導体パッケージおよびその製造方法
TWI834012B (zh) 封裝核心組件及製造方法
TWI458071B (zh) 晶片封裝體及其製造方法
US20090059055A1 (en) Optical device and method for fabricating the same
JP2010040672A (ja) 半導体装置およびその製造方法
WO2012121344A1 (ja) 半導体装置の製造方法
WO2011125935A1 (ja) 半導体装置及びその製造方法
JP4486005B2 (ja) 半導体撮像装置およびその製造方法
JP6041731B2 (ja) インターポーザ、及び電子部品パッケージ
TW202133258A (zh) 半導體元件以及其製造方法
WO2010082464A1 (ja) 半導体装置及びその製造方法
JP2003007909A (ja) 半導体装置の製造方法とそれによる半導体装置およびこれを用いた電子機器
JP2010245121A (ja) 半導体装置
TWI501359B (zh) 電子元件封裝體及其形成方法
JP2011159882A (ja) 半導体装置及びその製造方法
US8159575B2 (en) Solid-state image pickup apparatus and method for manufacturing the same
WO2010061551A1 (ja) 半導体装置および電子機器
WO2011141976A1 (ja) 半導体装置及びその製造方法
CN217405421U (zh) 封装结构
JP5671606B2 (ja) 半導体装置の製造方法