JP2013102067A - 不揮発性メモリ - Google Patents
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Abstract
【解決手段】2つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの2つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記2つのメモリセルを2つのビット線に接続した抵抗変化型メモリであって、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させる。
【選択図】図6
Description
つのメモリセルを2つのビット線に接続した抵抗変化型メモリであって、
前記ソース線を第1のメタル層に配線し、
前記ビット線を第2のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させたことを特徴とする不揮発性メモリである。
を出力し、書き込み電圧発生回路が書込制御回路から複数ビットのデータ入力信号と書き込み制御信号を受信し、前記複数ビットのデータ入力信号の値に応じた値を出力する複数の第1のデータ線とソース線専用のデータ線を有し、前記第1のデータ線の各々にセンスアンプが接続され、列デコーダが列選択信号を出力し、該列選択信号が、メモリセルアレイの一部分のメモリセル群の前記カラムゲートの開閉を切り替えて前記複数ビットのデータ入力信号を同時に前記メモリセル群に書き込むことを特徴とする不揮発性メモリである。
図1は、第1の実施形態の不揮発性メモリの構成を示す回路図である。すなわち、メモリセルM00〜Mmnの配列であるメモリセルアレイ100と、そのメモリセルアレイ100の1つのメモリセルを選択して駆動するためのデコーダ系回路とその他の制御回路から成る。デコーダ系回路は、行デコーダ200と列デコーダ300と列ゲート部400から成る。行デコーダ200は、ワード線WL0〜WLmを選択する。
線WLkを接続する。ワード線WLkは、第k行のメモリセルMkj(k=0〜m)のNチャネルのメモリセル選択用トランジスタTNに接続するワード線WLに行選択電圧を供給する配線である。
示す。
以下では、メモリセルアレイ100の構成と動作を、図3に破線で示した2つのメモリセルM22とM23から成る基本ユニットの回路で代表して、メモリセルの構成と動作を説明する。メモリセルM22は抵抗変化型素子R1とメモリセル選択用トランジスタTN1が直列接続されて構成される。メモリセルM23の構成はM22と同一であり、抵抗変化型素子R2とメモリセル選択用トランジスタTN2が直列接続されて構成される。
図8には、2つのメモリセルM22とM23から成る1つの基本ユニットにおいてメモリセルM22が選択される場合における、メモリセルM22の抵抗変化型素子R1に対するデータ書き込みと読出しの動作条件を示す。
(0の書き込み)
まず、メモリセルM22の抵抗変化型素子R1に対するデータ書き込みについて説明する。抵抗変化型素子R1に“0”を書き込む場合、ビット線BL2を1V、ソース線SL23を0V、ビット線BL3を0Vとし、メモリセルM22の行を選択するワード線WL2の行選択電圧を1Vにする。
メモリセルM22の抵抗変化型素子R1に“0”を書き込む場合、ビット線BL2を0V、ソース線SL23を1V、ビット線BL3を1Vとし、メモリセルM22の行を選択するワード線WL2の行選択電圧を1Vにする。
次に、メモリセルM22の抵抗変化型素子R1からのデータ読み出しについて説明する。データ読み出しでは、誤書き込みを防ぐためにビット線BL2の電圧を0.2V程度に下げてビット線BL2のデータを読み出す。それ以外の回路ノードについては、ビット線BL3の電圧を0V、ソース線SL23を0V、ワード線WL2に供給する行選択電圧を1Vにする。
以下では、図9の表と図1の回路図を参照して、メモリセルにデータを読み書きする際に、デコーダ系回路、すなわち、行デコーダ200と列デコーダ300が、メモリセルM22又はM23を選択してデータを読み書きする動作を例にして、メモリセルアレイ100からデータを読み書きする特定のメモリセルを選択する動作を説明する。
リセルMkjを選択しない場合は、列選択信号COLjに0Vの電圧を送信する。
図1の書込制御回路800は、書き込みデータ入力信号Dinを受信して書き込み電圧発生回路500に引き渡す回路である。すなわち、書き込み制御信号WEとともに書き込みデータ入力信号Dinが与えられたとき、その書き込みデータ入力信号Dinを書き込み電圧発生回路500に引き渡す回路である。
データ書き込み時、書き込み電圧発生回路500は、データ線DLおよび反転データ線DLBを駆動する2個の3ステートバッファを出力イネーブル状態とする。そして、書き込み電圧発生回路500は、書き込みデータ入力信号Dinが“0”である場合、データ線DLに1Vを、反転データ線DLBに0Vを出力する。
データ読み出し時における行選択および列選択の動作はデータ書き込み時と同様である。すなわち、アクセス対象であるメモリセルMkjの行アドレスが行デコーダ200に与えられ、列アドレスが列デコーダ300に与えられ、行アドレスにより指定されたk行および列アドレスにより指定されたj列に属する1個のメモリセルMkjが選ばれる。詳しくは、メモリセルMkjの接続するビット線がデータ線DLに接続され、そのメモリセルMkjと同じ基本ユニットに属するもう1つのメモリセルの接続するビット線と、その基本ユニットの2つのメモリセルが共有するソース線とが反転データ線DLBに接続される。
図6の平面図と図7の断面図に示すように、本実施形態では、メモリセルMkjへ読み書きするデータを伝送するための信号線であるビット線BLjとソース線SLj(j+1)(は互いに平行に配置され、そのソース線SLj(j+1)とビット線BLjとの両方と直交する方向にワード線WLが配置されている。
を太く設定できる効果がある。このように、配線の総層数を変えないで、高さ方向の層数を最小の数になるように、高さ方向の領域の使用率を最適化した不揮発性メモリデバイスが得られる効果がある。
変形例1として、図10に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。破線で示したメモリセルM23を例にすると、そのメモリセルM23に隣接するメモリセルの行方向(横方向)のピッチは、ほぼ最小加工限界寸法の2倍の2Fにまで小さくすることができる。列方向(縦方向)のメモリセルのピッチは、約3.5Fまで小さくでき、この場合のメモリセルの面積は2F×3.5F=7F2まで小さくすることができる。こうすることで、DRAMのメモリセルの面積8F2よりも小さな面積のメモリセルが形成できる効果がある。
変形例2として、図11に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。ワード線WL1とWL2の間の素子の分離箇所に、ワード線と平行なゲート線を通して、そのゲート線の電圧をGNDに固定して素子分離を行う。
図12は、第2の実施形態を示す。第2の実施形態では、図12のように、列ゲート部400の回路は、メモリセルM00とM01との1組のメモリセルから成る基本ユニットに接続する回路の例では、第1の実施形態の回路からカラムゲートCG10とCG02を除去し、回路にCG03とCG04を追加した回路にする。そして、カラムゲートCG03は、ゲート端子を列選択信号COL0に接続して、ソース端子とドレイン端子をソース線SL01とビット線BL1に接続する。また、カラムゲートCG04は、ゲート端子を列選択信号COL1に接続して、ソース端子とドレイン端子をソース線SL01とビット線BL0に接続する。それにより、これらのカラムゲートと、書き込み電圧発生回路500のデータ線DL及び反転データ線DLBとを4本の配線で接続する。
反転データ線DLBの電位が接続される。ここで、メモリセルM20を選択しない場合は0Vの電圧を列選択信号COL0に送信する。
図13は、第3の実施形態を示す。第3の実施形態では、書き込み電圧発生回路510が、書込制御回路800から書き込みデータ入力信号Dinと書き込み制御信号WEを受信するとともに、基本ユニットの2つのメモリセルのうち一方を選択するカラムアドレス信号AY0を書込制御回路800から受信する。
以下では、この回路のうち、メモリセルM20とM21から成る基本ユニットのメモリセルへのデータの書込み動作を説明する。この基本ユニットを動作させるため、列デコー
ダ300から1Vの電圧を列選択信号COL0に送信する。そうすると、その列選択信号COL0がカラムゲートCG00、CG01、CG02のゲートに接続しているので、0Vのデータ線D1がカラムゲートCG00によりビット線BL0に接続され、1Vのデータ線D2がカラムゲートCG01によりソース線SL01に接続され、1Vのデータ線D3がカラムゲートCG03によりビット線BL1に接続される。
メモリセルからの読み出し時は、カラムアドレス信号AY0の電位が0Vの場合は、ソース線SL01との間に電位差があるビット線BL0、BL2、BLnのデータがデータ線D1に出力される。そのため、データ線D1の選択トランジスタTR1がカラムアドレス信号AY0により選択されて、センスアンプSA,出力回路OUTを通して出力信号Doutとして出力される。
図17と図18は、第4の実施形態を示す。第4の実施形態では、図17のように、隣接したメモリセルに同時にデータを読み書きする回路を構成する。図17には、16個のメモリセルに同時に書き込みを行う、16I/O(×16)を持つ例を示す。そして、図18のように、メモリセルアレイ100の回路を、同時にデータ読み書きする隣接したメモリセル群毎にメモリブロック100−0から100−nに分割する。
圧のみを、共通ソース線COMSLに加える電圧とデータ入力信号Din0〜Din15との差の電圧にするだけで、メモリセルへデータを書き込める効果がある。
図20は、図17のメモリブロック100−0の一部の回路を抜粋した図である。この図20の回路を参照して、本実施例の動作を説明する。本実施形態では、同一のソース線SL23に接続しているメモリセルM12、M13に独立して、独立なビット線BL2、BL3の伝送されたデータを書き込む。図21にこの回路動作のバイアス条件を示す。
図22にケース1の場合の、メモリセルM00〜M03の動作の状態を示す。ケース1は、メモリセルM12とM13の両方に"0"データを書き込む例である。ビット線BL2に、MTJ素子の最低動作電圧0.6Vの2倍の1.2Vを印加し、ソース線SL23に、MTJ素子の最低動作電圧0.6Vを印加し、ビット線BL3に、MTJ素子の最低動作電圧の2倍の1.2Vを印加する。
図23にケース2の場合の、M00〜M03のセル動作の状態を示す。ケース2では、ビット線BL2に、MTJ素子の最低動作電圧0.6Vの2倍の1.2Vを印加し、ソース線SL23にMTJ素子の最低動作電圧0.6Vを印加し、ビット線BL3に0Vの電圧を印加する。この状態では、メモリセルM12の抵抗変化型素子には、ビット線BL2の電圧とソース線SL23の差の0.6Vの正電圧が印加され、メモリセルM13の抵抗変化型素子には、ビット線BL3の電圧とソース線SL23の差の−0.6Vの負電圧が印加される。そのため、メモリセルM12の抵抗変化型素子は低抵抗に変化し、メモリセルM13の抵抗変化型素子は高抵抗に変化する。すなわち、メモリセルM12には"0"が書き込まれ、メモリセルM13には"1"が書き込まれる。
同様にして、ケース3では、メモリセルM12が高抵抗となり"1"データが書き込まれ、メモリセルM13が低抵抗となり、"0"データが書き込まれる。
(ケース4)
ケース4では、メモリセルM12、M13共に"1"が書き込まれる。
で、ソース線を共有する隣接したメモリセルM12、M13に、独立した任意のデータを書き込むことが出来る効果がある。
データ読み出し時は、書き込み電圧発生回路510は、データ線DL0〜DL15を駆動する3ステートバッファを出力ディセーブル状態(フローティング状態)とし、共通ソース線COMSLに0Vを供給する。そして、各センスアンプ600は、0.2Vの電圧をデータ線DL0〜DL15に印加し、各センスアンプ600からデータ線DL0〜DL15に流れ込む電流を検知して増幅する。こうして、書き込まれたデータ(抵抗値)により、"0"データ(Low)あるいは"1"データ(High)が読み出される。
100−0、100−1、100−n・・・メモリブロック
200・・・行デコーダ
300・・・列デコーダ
400・・・列ゲート部
400−0〜400−n・・・列ゲートブロック
500、510、WD・・・書き込み電圧発生回路
600、SA・・・センスアンプ
700、OUT・・・出力回路
800・・・書込制御回路
AY0・・・カラムアドレス信号
AY0B・・・反転カラムアドレス信号
BL,BL0〜BLn・・・ビット線
CG、CG00〜CG(14)2・・・カラムゲート
COL、COL0、COL1、COL2、COL3、COLn−1,COLn・・・列選択信号
COLB・・・反転列選択信号
CS・・・スルーホール
Din、Din0〜Din15・・・データ入力信号
DL、D1、D2、D3、DL0〜DL15・・・データ線
DLB・・・反転データ線
INV1〜INV5・・・インバータ
Mkj、M00、M01、M03〜Mm(n+1)・・・メモリセル
Mt1・・・第1メタル層
Mt2・・・第2メタル層
n・・・nチャンネル拡散層
p・・・p型領域
R、R1、R2、MTJ・・・抵抗変化型素子
SL,SL01〜SLn(n+1)・・・ソース線
SUB・・・半導体基板
TN、TN1、TN2、TN3・・・メモリセル選択用トランジスタ
TR1・・・データ線D1の選択トランジスタ
TR3・・・データ線D3の選択トランジスタ
V1・・・スルーホール
WE・・・書き込み制御信号
WL、WLk、WL0〜WLm・・・ワード線
XOR・・・排他的論理和回路
Claims (7)
- 1つのメモリセル選択用トランジスタと1つの抵抗変化型素子を直列に接続した回路をメモリセルとして、2つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの2つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記2つのメモリセルを2つのビット線に接続した抵抗変化型メモリであって、
前記ソース線を第1のメタル層に配線し、
前記ビット線を第2のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させたことを特徴とする不揮発性メモリ。 - 請求項1記載の不揮発性メモリであって、行デコーダが前記メモリセルアレイに接続するワード線に1つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路がメモリセルへ書き込むデータの値に応じて出力電圧を切り替える複数のデータ線を有し、前記ビット線及び前記ソース線が、列ゲート部における複数のカラムゲートのトランジスタを介して、前記複数のデータ線と接続が切り替えられ、前記データ線のうちの一部にセンスアンプが接続され、列デコーダから出力する列選択信号が前記カラムゲートを開閉して前記データ線を切り替えて前記ビット線及び前記ソース線に接続することで1つのメモリセルの列を選択して、メモリセルにデータを読み書きすることを特徴とする不揮発性メモリ。
- 請求項2記載の不揮発性メモリであって、前記カラムゲートがCMOS回路で構成されていることを特徴とする不揮発性メモリ。
- 請求項2又は3に記載の不揮発性メモリであって、前記基本ユニットの2つのメモリセルの2つのビット線が前記列ゲート部における2つのカラムゲートに接続され、該2つのカラムゲートが2つの前記データ線に接続され、前記ソース線がソース線用のカラムゲートを介してソース線用の前記データ線に接続され、前記2つのカラムゲートのトランジスタの開閉が列デコーダの2つの列選択信号で制御されていることを特徴とする不揮発性メモリ。
- 請求項2乃至4の何れか一項に記載の不揮発性メモリであって、前記書き込み電圧発生回路が、書込制御回路からデータ入力信号と書き込み制御信号とカラムアドレス信号を受信し、前記カラムアドレス信号の値に応じて、前記基本ユニットの2つのメモリセルのうちの一方を選択してデータを読み書きする信号を前記データ線に出力することを特徴とする不揮発性メモリ。
- 請求項1記載の不揮発性メモリであって、前記カラムゲートがCMOS回路で構成され、前記メモリセル選択用トランジスタがCMOS回路で構成され、行デコーダが前記メモリセルアレイに接続するワード線に1つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路が書込制御回路から複数ビットのデータ入力信号と書き込み制御信号を受信し、前記複数ビットのデータ入力信号の値に応じた値を出力する複数の第1のデータ線とソース線専用のデータ線を有し、前記第1のデータ線の各々にセンスアンプが接続され、列デコーダが列選択信号を出力し、該列選択信号が、メモリセルアレイの一部分のメモリセル群の前記カラムゲートの開閉を切り替えて前記複数ビットのデータ入力信号を同時に前記メモリセル群に書き込むことを特徴とする不揮発性メモリ。
- 請求項6記載の不揮発性メモリであって、前記メモリセルにデータを書き込む際に、前
記ソース線専用のデータ線に、前記抵抗変化型素子の最低動作電圧を印加し、前記第1のデータ線に接地電圧か、又は、前記最低動作電圧の2倍の電圧を印加することで、前記抵抗変化型素子に前記第1のデータ線の電位と前記ソース線専用の電位の差の、最低動作電圧の逆符号の電圧か、又は、最低動作電圧を加えて前記抵抗変化型素子にデータを書き込むことを特徴とする不揮発性メモリ。
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