JP2013098541A - 強化された銅−銅接合を有する三次元（３ｄ）集積回路およびその形成方法 - Google Patents

強化された銅−銅接合を有する三次元（３ｄ）集積回路およびその形成方法 Download PDF

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29649—Manganese [Mn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/29663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29676—Ruthenium [Ru] as principal constituent
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    • H01L2224/29663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8182—Diffusion bonding
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Abstract

【課題】改良されたＣｕ−Ｃｕ接合を実現した三次元（３Ｄ）集積回路を提供する。
【解決手段】第一デバイス・ウエハの少なくともＣｕ表面上に少なくとも一つの金属接着層が形成される。別のＣｕ表面を有する第二デバイス・ウエハが、第一デバイス・ウエハのＣｕ表面の上で且つ少なくとも一つの金属接着層上に位置付けられる。次いで、第一および第二デバイス・ウエハが共に接合される。この接合ステップは、外部から加える圧力の使用の有無にかかわらず、これらデバイス・ウエハを４００℃未満の温度に加熱するステップを含む。加熱の過程で、２つのＣｕ表面は共に接合され、該少なくとも一つの金属接着層が２つのＣｕ表面から酸素原子を得て、これらＣｕ表面の間に少なくとも一つの金属酸化物接合層を形成する。
【選択図】図６

Description

本開示は、半導体構造体およびそれを形成する方法に関する。さらに具体的には、本開示は、改良されたＣｕ−Ｃｕ接合が実現された三次元（３Ｄ）集積回路に関する。
現今の電子デバイスに対するスケーリング条件に対処するため、チップ設計者らおよび製造者らは、利用可能なチップ・スペースを最良に最大化する回路設計を工夫するよう常に努めている。その結果得られた設計は、多くの場合いくつかの異なるレベルに展開される。例えば、かかる三次元（３Ｄ）回路設計の一つには、積み重ね構造に位置付けされたいくつかの異なるデバイス層を含むものがある。別の事例では、３Ｄ設計が、層間の垂直ビアによって共に接続された、複数のデバイス層と相互接続層とから成る垂直スタックを含んでいることがある。
典型的な３Ｄ集積回路において、２つの能動デバイス・ウエハが、背合わせに積み重ねられる。これら２つの能動デバイス・ウエハは、次いで、熱圧着を用い、Ｃｕ−Ｃｕ接合を行って共に接合される。この接合処理には、妥当な高温および圧力両方の印加が必要である。かかる直接的Ｃｕ−Ｃｕ合では、共に接合されるＣｕ表面にＣｕＯが形成される。Ｃｕ表面におけるＣｕＯの存在は、接合構造体の抵抗を増加させ、特に接着性など、接合構造体の信頼性を低下させる。
このため、接合されたＣｕ−Ｃｕ表面におけるＣｕＯの形成を排除した、改良されたＣｕ表面の共接合の方法が必要とされている。
第一デバイス・ウエハの少なくともＣｕ表面、通常はＣｕ接合パッド、上に少なくとも一つの金属接着層が形成される。別のＣｕ表面、通常は別のＣｕ接合パッド、を有する第二デバイス・ウエハが、第一デバイス・ウエハのＣｕ表面の上で且つ少なくとも一つの金属接着層上に位置付けられる。次いで、第一および第二デバイス・ウエハが共に接合される。この接合ステップは、外部から加える圧力の使用の有無にかかわらず、これらデバイス・ウエハを４００℃未満の温度に加熱するステップを含む。加熱の過程で、２つのＣｕ表面は共に接合され、該少なくとも一つの金属接着層が２つのＣｕ表面から酸素原子を得て、これらＣｕ表面の間に少なくとも一つ金属酸化物接合層を形成する。
本開示の一つの態様において、三次元（３Ｄ）集積回路を形成する方法が提供される。本開示の方法は、少なくともＣｕ表面を含む、第一デバイス・ウエハを用意するステップを含む。次に、そのＣｕ表面の上に金属接着層が形成される。別のＣｕ表面を有する第二デバイス・ウエハが、第一デバイス・ウエハの金属接着層上で且つＣｕ表面の上に位置付けられる。第一および第二デバイス・ウエハは、４００℃未満の温度で共に接合される。接合の過程で、金属接着層は、２つのＣｕ表面から酸素原子を得て、Ｃｕ表面と別のＣｕ表面との間に金属酸化物接合層を形成する。
本開示の別の態様は、三次元（３Ｄ）集積回路に関する。本３Ｄ集積回路は、Ｃｕ表面を有する第一デバイス・ウエハと別のＣｕ表面を有する第二デバイス・ウエハとの垂直スタックを含み、金属酸化物接合層が、第一デバイス・ウエハのＣｕ表面と第二デバイス・ウエハの別のＣｕ表面との間に配置される。
３Ｄ集積回路を形成するのに用いることのできる、本開示の各種処理ステップを示す、ブロック図様式の概略図である。 本開示の一つの実施形態において用いることのできる、パターン取りされたＣｕ接合パッドを含む、第一デバイス・ウエハを（断面図を介して）示した図示表現である。 第一デバイス・ウエハの少なくともＣｕ接合パッド上に金属接着層を形成した後の、図２の第一デバイス・ウエハを（断面図を介して）示した図示表現である。 図３に示された第一デバイス・ウエハの上方に位置付けられた、少なくとも一つ他のＣｕ接合パッドを含む第二デバイス・ウエハを（断面図を介して）示した図示表現である。 ４００℃未満の温度で接合した後の、図４の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 第二デバイス・ウエハから取扱い用基板を除去した後の、図５の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 本開示の一つの実施形態において用いることのできるパターン取りなしＣｕ接合パッドを含む第一デバイス・ウエハを（断面図を介して）示した図示表現である。 第一デバイス・ウエハのパターン取りなしＣｕ接合パッド上に金属接着層を形成した後の、図７の第一デバイス・ウエハを（断面図を介して）示した図示表現である。 図８に示された第一デバイス・ウエハの上方に位置付けられた、少なくとも一つの他のＣｕ接合パッドを含む第二デバイス・ウエハを（断面図を介して）示した図示表現である。 ４００℃未満の温度で接合した後の、図９の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 第二デバイス・ウエハから取扱い基板を除去した後の、図１０の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 本開示のさらなる実施形態で用いることができる、パターン取りされたＣｕ接合パッドを共に含む２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 デバイス・ウエハの少なくとも一つの、パターン取りされたＣｕ接合パッド上に少なくとも一つの金属接着層を形成した後の、図１２の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 デバイス・ウエハの一つを１８０°回転させ、一つのデバイス・ウエハのパターン取りされたＣｕ接合パッドを、他方のデバイス・ウエハのパターン取りされたＣｕ接合パッドに整合させた後の、図１３の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 ４００℃未満の温度で接合した後の、図１４の２つのデバイス・ウエハを（断面図を介して）示した図示表現である。 金属接着層を形成するのに選択的堆積処理が使われていることを除き、図２〜図６に示された基本的処理ステップを使って形成できる３Ｄ集積回路を（断面図を介して）示した図示表現である。 金属接着層を形成するのに選択的堆積処理が使われていることを除き、図１２〜図１５に示された基本的処理ステップを使って形成できる３Ｄ集積回路を（断面図を介して）示した図示表現である。
改良されたＣｕ−Ｃｕ接合を有する三次元（３Ｄ）集積回路およびこれを形成する方法に関する本開示を、以下の詳解および本出願に添付された図面を参照しながら、以降により詳細に説明する。なお、本出願の図面は、例示目的で提示されており、そのため一定の縮尺では描かれていない。
以下の説明において、本発明が十分理解されるように、特定の構造体、コンポーネント、材料、寸法、処理ステップ、および技法など、数々の具体的詳細が示される。しかしながら、当業者は、本開示が、これらの具体的詳細が無くても、実行可能な別の処理オプションを使って実施できることをよく理解していよう。他の例では、本開示の各種実施形態の不明瞭化を避けるために、周知の構造または処理ステップは詳細には説明していない。
層、領域、または基板などのエレメントが別のエレメントの「上に（“ｏｎ”）」ある、または「覆って（“ｏｖｅｒ”）」いると言及された場合、それが別のエレメントの直接上にあることも、介在するエレメントが存在することもあることを理解されたい。これに対し、あるエレメントが別のエレメントの「直接上に（“ｄｉｒｅｃｔｌｙ ｏｎ”）」ある、または「直接覆って（“ｄｉｒｅｃｔｌｙ ｏｖｅｒ”）」いると言及された場合、介在するエレメントは存在しない。また、あるエレメントが別のエレメントの「真下に（“ｂｅｎｅａｔｈ”）」または「下に（“ｕｎｄｅｒ”）」あると言及された場合、それが別のエレメントの直接真下または下にあることも、介在するエレメントが存在することもあることを理解されたい。これに対し、あるエレメントが別のエレメントの「直接真下に（“ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈ”）」または「直接下に（“ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ”）」あると言及され場合、介在するエレメントは存在しない。
前述したように、本開示は、三次元（３Ｄ）集積回路を形成する方法を提供する。本開示の方法は、図１に示されたブロック図中に概略的に表されている。本開示の方法は、Ｃｕ表面を含む第一デバイス・ウエハを用意するステップを含む（ステップ１００）。次に、第一デバイス・ウエハの少なくともＣｕ表面上に金属接着層が形成される（ステップ１０２）。別のＣｕ表面を有する第二デバイス・ウエハが、第一デバイス・ウエハの金属接着層上で且つＣｕ表面の上に位置付けられる（ステップ１０４）。第一および第二デバイス・ウエハは、４００℃未満の温度で共に接合される（ステップ１０６）。接合の過程で、金属接着層は、２つのＣｕ表面から酸素原子を得て、第一デバイス・ウエハのＣｕ表面と第二デバイス・ウエハの別のＣｕ表面との間に金属酸化物接合層を形成する。
本開示の方法は、Ｃｕ表面を含む第一デバイス・ウエハと別のＣｕ表面を含む第二デバイス・ウエハとの垂直スタックを含む三次元（３Ｄ）集積回路を提供し、金属酸化物接合層が、第一デバイス・ウエハのＣｕ表面と第二デバイス・ウエハの別のＣｕ表面との間に配置される。この金属酸化物接合層は、Ｃｕ−Ｃｕ接合面の抵抗を増加させることなく、異なるデバイス・ウエハの間の改良されたＣｕ−Ｃｕ接合を提供する。
本開示全体を通して使われる「デバイス・ウエハ（“ｄｅｖｉｃｅ ｗａｆｅｒ”）」という用語は、半導体基板と、少なくとも部分的に半導体基板上に配置された少なくとも一つのデバイスと、少なくとも一つの導電機能（ビアもしくはラインまたはその両方）が中に内蔵されている少なくとも一つの相互接続誘電体材料を含む、相互接続レベルと、相互接続レベルの表面に配置され、少なくとも一つの相互接続材料内に配置された導電機能の少なくとも一つと接触しているＣｕ接合パッドと、を含む半導体構造体をいう。いくつかの実施形態において、Ｃｕ接合パッドはパターン取りすることができ、しかして、相互接続レベルの一部の部分上にだけ配置される。他の実施形態において、Ｃｕ接合パッドをパターン取りせず、しかして相互接続レベル全体の上に配置することができる。
この少なくとも一つのデバイスは、電解効果トランジスタ、抵抗、コンデンサ、ＢｉＣＭＯＳ、ダイオード、導体、マイクロ電気機械（ＭＥＭ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ）デバイス、熱冷却デバイス、またはこれらの任意の組み合わせとすることができる。これらのデバイスは同じまたは異なる極性を有することができ、同じまたは異なる機能を有することができる。例えば、これらデバイスは、メモリ、マイクロプロセッサ、マイクロコントローラ、センサ、熱冷却エレメント、またはこれらの機能の任意の組み合わせのいずれとしても用いることができる。
まず、本開示の方法を使って３Ｄ集積回路を作製するための、本開示の一つの実施形態を示している図３〜図６を参照する。なお、以下の詳解および図面では、２つのデバイス・ウエハの垂直積み重ねおよび共接合を説明、図示しているが、本開示は、２つだけのデバイス・ウエハの垂直積み重ねおよび共接合には限定されない。代わりに、本開示は、本開示の方法を使って、ｎ個のデバイス・ウエハが垂直に積み重ねられ共に接合される実施形態においても用いることができ、ｎは２より大きい整数である。
最初に、図２を参照すると、相互接続レベル２６の上に配置されパターン取りされたＣｕ接合パッド３０を含む第一デバイス・ウエハ１０が示されている。また、第一デバイス・ウエハ１０は、少なくとも一つの絶縁領域１４が中に配置されている半導体基板１２の表面上に、少なくとも部分的に配置された少なくとも一つの第一デバイス１８も含む。これらの図面および以下の詳解において、この少なくとも一つの第一デバイス１８は、少なくとも一つのゲート誘電体２０と上に重なるゲート導体２２とのゲート・スタックを含む電界効果トランジスタである。ゲート・スタック（２０および２２）の側壁上に、少なくとも一つのスペーサ２４を配置することができる。ソース／ドレイン領域１６Ｌおよび１６Ｒは、ゲート・スタック（２０および２２）のフットプリントに示されており、半導体基板１２の上部内に配置されている。
相互接続レベル２６は、複数の導電機能２８Ｌ、２８Ｒが中に配置されている、少なくとも一つの相互接続誘電体材料２７を含む。図示のように、複数の導電機能の導電機能２８Ｌの一つは電界効果トランジスタのソース／ドレイン領域１６Ｌに接触しており、一方、複数の導電機能の導電機能２８Ｒの別の一つは電界効果トランジスタのソース／ドレイン領域１６Ｒに接触している。また、図示のように、導電機能２８Ｒは、相互接続レベル２６の上に形成されたパターン取りされたＣｕ接合パッド３０の一つの表面と接触している導電領域、すなわちビア２９を有する。
図２に示された第一デバイス・ウエハ１０は、当業者に周知の技法を利用して形成することができる。また、第一デバイス・ウエハ１０のさまざまなコンポーネントは、これも当業者に周知の材料で形成することができる。
以下に、かかる第一デバイス・ウエハ１０をどのように作製できるか、並びに、第一デバイス・ウエハ１０の中に配置できるコンポーネントの各々に対するいくつかの材料について、一部の詳細を提示する。かかる詳細を提示はするが、当業者に周知の他の方法もしくは材料またはその両方を使って、図２に示された第一デバイス・ウエハ１０を形成することも可能である。
第一デバイス・ウエハ１０の半導体基板１２は、以下に限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ／Ｖ族またはＩＩ／ＶＩ化合物半導体全てを含め、任意の半導体材料で構成することができる。また、半導体基板１２には、有機半導体、またはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ：ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ）またはゲルマニウム・オン・インシュレータ（ＧＯＩ：ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）などの層状半導体を含めることもできる。半導体オン・インシュレータ基板は最上部から底部に向けて、最上部半導体デバイス層と、絶縁体層と、底部半導体部分とを含む。本開示のいくつかの実施形態において、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料から成る。半導体基板１２は、ドープ、非ドープとすることができ、またはその中にドープ領域と非ドープ領域とを含めることができる。半導体基板１２には、単一の結晶方位を含めることができ、または種々の結晶方位を含めることもできる。説明の便宜上、第一デバイス・ウエハの半導体基板１２はバルク半導体から成るものとする。「バルク（“ｂｕｌｋ”）」とは、基板の全体が、半導体材料から成ることをいうものする。
また半導体基板１２には、第一ドープ（ｎ−またはｐ−）領域および第二ドープ（ｎ−またはｐ−）領域を含めることができる。簡明化のため、これらドープ領域は、本出願のどの図面にも具体的には示していない。第一ドープ領域と第二ドープ領域とは同じにすることもでき、またはこれらに異なった伝導性もしくは異なったドーピング濃度またはその両方を持たせることもできる。これらドープ領域は「ウェル（“ｗｅｌｌ”）」として知られており、在来のイオン注入処理を用いて形成することができる。
半導体基板１２の中に少なくとも一つの絶縁領域１４を形成することができる。この少なくとも一つの絶縁領域１４は、トレンチ絶縁領域またはフィールド酸化物絶縁領域とすることができる。トレンチ絶縁領域は当業者には周知のトレンチ絶縁処理を用いて形成される。例えば、トレンチ絶縁領域の形成には、リソグラフィ、エッチング、およびトレンチ誘電体でトレンチを満たすステップを使うことができる。随意的に、トレンチ充填の前にトレンチ中にライナを形成することができ、トレンチ充填後に緻密化ステップを実施することができ、トレンチ充填の後で平坦化処理を行うこともできる。フィールド酸化物は、いわゆるシリコンの局所酸化処理を用いて形成することができる。当業者には周知のように、少なくとも一つの絶縁領域１４は、隣接するデバイスが反対の伝導性を有する場合、すなわちｎＦＥＴおよびｐＦＥＴの場合などに通常必要となる、隣接するデバイスの間の絶縁を提供する。本明細書では、隣接する絶縁領域の間に位置する半導体基板１２の部分を、半導体基板１２の「活性化領域」という。半導体基板１２の活性化領域は、その中にデバイスが少なくとも部分的に形成されることになる領域である。
その中にデバイス（群）が形成されることになる活性化領域（群）が画定された後、半導体基板１２の該活性化領域（群）中にデバイス（群）が少なくとも部分的に形成される。これら図面において、前述したように、この例示の実施形態で形成される少なくとも一つの第一デバイス１８は電界効果トランジスタである。この電界効果トランジスタは少なくとも一つのゲート誘電体２０とゲート導電体２２とのゲート・スタックを含む。
ゲート誘電体２０は任意の絶縁材料を含む。一つの実施形態において、ゲート誘電体２０は、半導体酸化物、半導体窒化物、もしくは半導体酸窒化物またはこれらの組み合わせを含む。別の実施形態では、ゲート誘電体２０は、酸化ケイ素の誘電率の例えば３．９より大きな誘電率を有する誘電体金属酸化物を含む。本明細書では、酸化ケイ素の誘電率より大きな誘電率を有する、かかる誘電体金属酸化物をｈｉｇｈ−ｋ誘電体材料という。典型的には、本開示において採用可能なｈｉｇｈ−ｋゲート誘電体は４．０より大きな誘電率を有するが、８．０より大きな誘電率であればさらに典型的である。ゲート誘電体２０として採用可能な代表的ｈｉｇｈ−ｋ誘電体材料には、以下に限らないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのケイ酸塩、およびこれらの合金が含まれる。ｘの各値は、独立して０．５〜３であり、ｙの各値は、独立して０〜２である。いくつかのの実施形態において、前述の誘電体材料の少なくとも２つによる多層スタックを用いることができる。例えば、一つの実施形態において、ゲート誘電体２０には、半導体酸化物すなわち酸化ケイ素の下部層と、例えばＨｆＯ２などのｈｉｇｈ−ｋ誘電体材料の上部層とを含めることができる。
ゲート誘電体２０の厚さは、これを形成するのに使われる技法によって変わり得る。しかしながら、典型的には、ゲート誘電体２０は、０．５ｎｍ〜１０ｎｍの厚さを有し、１．０ｎｍ〜５ｎｍであればさらに典型的である。本開示のいくつかの実施形態において、用いられるゲート誘電体２０に１ｎｍまたはそれ以下のオーダーの有効酸化物厚さを持たせることができる。
ゲート誘電体２０は、例えば、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム堆積（ＭＢＤ：ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｄｅｐｏｓｉｔｉｏｎ）、パルス・レーザ堆積（ＰＬＤ：ｐｕｌｓｅｄ ｌａｓｅｒ ｄｅｐｏｓｉｔｉｏｎ）、液体ミスト化学堆積（ＬＳＭＣＤ：ｌｉｑｕｉｄ ｓｏｕｒｃｅ ｍｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、および他の類似の堆積処理を含め、当該技術において周知の方法によって形成することができる。いくつかの実施形態において、特に半導体酸化物、窒化物もしくは酸窒化物またはこれらの組み合わせがゲート誘電体２０として用いられる場合、ゲート誘電体２０は、例えば、熱酸化もしくは熱窒化またはその両方など、熱処理によって形成することができる。かかる事例では、半導体酸化物、窒化物もしくは酸窒化物またはこれらの組み合わせの半導体部分は、下層の半導体基板１２のものと同じ半導体材料を含む。
図２に示された、少なくとも一つ第一デバイス１８、すなわち電界効果トランジスタのゲート・スタックのゲート導体２２は、以下に限らないが、多結晶シリコン、多結晶シリコン・ゲルマニウム、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも２つの元素金属の合金、窒化元素金属（例えば、窒化タングステン、窒化アルミニウム、および窒化チタン）、ケイ化元素金属（例えば、ケイ化タングステン、ケイ化ニッケル、ケイ化チタン）およびこれらの多層を含め、任意の伝導性材料を含む。一つの実施形態において、ゲート導体２２はｎＦＥＴ金属から成る。別の実施形態では、ゲート導体２２は、ｐＦＥＴ金属から成る。またさらなる実施形態では、ゲート導体２２は多結晶シリコンから成り、下層の伝導性金属部分を有する場合も有しない場合もある。
ゲート導体２２は、例えば、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、蒸着、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積、原子層堆積（ＡＬＤ）および他の類似の堆積処理を含め、在来の堆積処理を用いて形成することができる。ゲート導体２２としてＳｉ含有材料が使われる場合、該Ｓｉ含有材料は、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピングの堆積処理を用いるか、もしくは堆積の後でイオン注入またはガス相ドーピングンなどのステップを用い、適切な不純物がＳｉ含有材料中に導入されるようにして、適切な不純度内にドープすることができる。ケイ化金属を形成する場合、在来のケイ化処理を用いることができる。
いくつかの実施形態において、ゲート誘電体２０およびゲート導体２２は、ブランケット層として形成され、然る後、パターン取り処理を使ってこれらを含むゲート・スタックが形成される。このパターン取り処理は、リソグラフィ（ゲート導体２２の上面の上にフォトレジストを塗布し、フォトレジストを放射露光させ、在来の現像液を使って露光したレジストを現像する処理）を含む。このリソグラフィ・ステップでは、ゲート導体２２のブランケット層の上にパターン取りされたフォトレジストが得られる。次いで、エッチング処理を使って、パターン取りされたフォトレジストから、その下部のゲート誘電体およびゲート導体材料のブランケット層にパターンを転写する。このエッチングには、例えば、反応性イオンエッチング、プラズマエッチング、イオンエッチング、またはレーザ・アブレーションなどドライ・エッチング処理を含めることができる。このエッチングには、ゲート誘電体およびゲート導体材料のブランケット層の、パターン取りされたフォトレジストによって保護されていない部分を除去するために、一つ以上の化学腐食液が使われる湿式化学エッチング処理をさらに含めることができる。パターン取りされたフォトレジストは、アッシング処理を用いて除去することができる。
他の実施形態において、ゲート誘電体２０とゲート導体２２とを含むゲート・スタックは、置換ゲート処理を用いて形成される。かかる処理では、少なくとも犠牲ゲート材料を含むスタックが、平坦化誘電体材料中に存在する開口部の中に形成される。該少なくとも犠牲ゲート材料が除去され、次いで前述したゲート導体材料の一つで置き換えられる。いくつかの実施形態において、置換ゲート処理には、同様に、犠牲ゲート誘電体材料を含めることもできる。かかる実施形態では、犠牲ゲート材料および犠牲ゲート誘電体は両方とも除去され、前述のゲート導体材料の一つと前述のゲート誘電体材料の一つとに置き換えられる。
少なくとも一つの第一デバイス１８として示された電界効果トランジスタには、少なくとも一つのスペーサ２４をさらに含めることができる。いくつかの実施形態において、少なくとも一つのスペーサ２４は、少なくともゲート誘電体２０とゲート電極２２とを含むゲート・スタックの側壁から省くことができる。少なくとも一つのスペーサ２４は、存在する場合、例えば、酸化ケイ素、窒化ケイ素、もしくは酸窒化ケイ素またはこれらの組み合わせなど、酸素不浸透性の誘電体材料から成る。少なくとも一つのスペーサ２４は、酸素不浸透性の誘電体材料の堆積とその後のエッチングによって形成することができる。いくつかの実施形態において、少なくとも一つのスペーサ２４を形成するのに熱処理を用いることができる。
また、図２に示された電界効果トランジスタ（すなわち、少なくとも一つの第一デバイス１８）は、ソース／ドレイン領域１６Ｌおよび１６Ｒを含む。ソース／ドレイン領域１６Ｌおよび１６Ｒは、ゲート誘電体２０とゲート導体２２とを含むゲート・スタックの形成の前でもまたは後でも、イオン注入およびアニーリングを用いて形成することができる。イオン注入処理のための条件およびドーパントは当業者には周知である。アニールは、半導体基板１２中にイオン注入されたドーパントを活性化するもので、約８００℃以上の温度に加熱するステップを含む。ゲート・スタック（２０および２２）の真下に所在しソース／ドレイン領域１６Ｌ、１６Ｒによって横方向に境界されている、半導体基板１２の部分はトランジスタのチャネル領域である。
少なくとも一つの第一デバイス１８を形成した後、相互接続レベル２６が形成される。相互接続レベル２６は、単一の相互接続レベルとすることもでき、または、垂直に積み重ねられ、電気的に接続された複数の相互接続レベル群とすることもできる。相互接続レベル２６は、複数の導電機能２８Ｌおよび２８Ｒが中に配置されている、少なくとも一つの相互接続誘電体材料２７を含む。複数の導電機能の導電機能２８Ｌの一つは、電界効果トランジスタのソース／ドレイン領域１６Ｌに接触しており、一方、複数の導電機能の導電機能２８Ｒの別の一つは、電界効果トランジスタのソース／ドレイン領域１６Ｒに接触している。導電機能２８Ｒは、相互接続レベル２６の上に形成されたパターン取りされたＣｕ接合パッド３０の一つ、の表面と接触している導電領域、すなわちビア２９を有する。
相互接続レベル２６は、例えばダマシン処理を含め、当該技術分野で周知の技法を使って形成される。ダマシン処理では、少なくとも一つの相互接続誘電体材料２７が最初に形成され、次いで、リソグラフィおよびエッチングを使って、少なくとも一つ相互接続誘電体材料２７中に複数の開口部が形成される。複数の開口部は、ビア開口、ライン開口、またはビア開口およびライン開口の組み合わせとすることができる。ビア開口およびライン開口によって開口部が画定されると、２回目の繰り返しリソグラフィおよびエッチングを用いることができる。かかる開口部の組み合わせにおいて、ビアとラインとは相互に連通している。
これら開口部は、次いで伝導性材料で充填されて、導電機能２８Ｌおよび２８Ｒを形成する。
いくつかの実施形態において、導電領域２９は、導電機能２８Ｌおよび２８Ｒと同時に形成することができる。他の実施形態では、導電領域２９は、導電機能２８Ｌおよび２８Ｒの後で形成することができる。かかる実施形態では、導電機能２８Ｌおよび２８Ｒの各々は、第一相互接続誘電体材料の上面とほぼ同一平面上にある最上面を有する。次いで第二相互接続誘電体材料（第一相互接続誘電体材料と同じかまたは異なる）が形成され、導電領域２９が、導電機能２８Ｌおよび２８Ｒの形成に関して前述したのと同じ技法を使って形成される。この特定の実施形態において、第一および第二相互接続誘電体材料は、本開示のいくつかの実施形態で使用可能な多層レベルの相互接続構造を形成する。
相互接続レベル２６の少なくとも一つの相互接続誘電体材料２７には、無機誘電体または有機誘電体を含む任意のレベル間またはレベル内誘電体を含めることができる。該少なくとも一つの相互接続誘電体材料２７は、多孔質であっても非多孔質であってもよい。多孔質の誘電体材料は、一般に、非多孔質のものよりも低い誘電率を有する。この少なくとも一つの相互接続誘電体材料２７として使用可能な適切な誘電体の一部の例には、以下に限らないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、ＯおよびＨ原子を含むＣドープ酸化物（すなわち有機シリケート）、熱硬化性ポリアリーレン・エーテル、またはこれらの多層が含まれる。本出願では、「ポリアリーレン（“ｐｏｌｙａｒｙｌｅｎｅ”）」という用語は、結合、縮合環、または 例えば酸素、硫黄、スルホン、スルホキシド、カルボニル等などの不活性連結基で、共に結び付けられた、アリール部分または不活性に置換されたアリール部分をいう。一つの実施形態において、少なくとも一つの相互接続誘電体材料２７は、約４．０またはそれ以下の誘電率を有する。別の実施形態では、少なくとも一つの相互接続誘電体材料２７は、約２．８またはそれ以下の誘電率を有する。本開示で述べる全ての誘電率は、別途の記載がなければ真空に対するものである。少なくとも一つの相互接続誘電体材料２７の厚さは、用いられる誘電体材料、および相互接続レベル２６内の誘電体の正確な数の如何によって変わり得る。一般に、通常の相互接続構造に対しては、該少なくとも一つの相互接続誘電体材料２７は２００ｎｍ〜４５０ｎｍの厚さを有する。
導電機能２８Ｌおよび２８Ｒ並びに導電領域２９は、例えば、ポリＳｉ、伝導性金属、少なくとも２つの伝導性金属を含む合金、伝導性金属シリサイド、またはこれらの組み合わせなどの伝導性材料を含む。一つの実施形態において、導電機能２８Ｌおよび２８Ｒ並びに導電領域２９を形成するのに使われる伝導性材料は、Ｃｕ、Ｗ、またはＡｌなどの伝導性金属である。導電機能２８Ｌおよび２８Ｒは、導電領域２９と同じかまたは異なった伝導性材料で構成することができる。
導電機能２８Ｌおよび２８Ｒ並びに導電領域２９を形成するのに使われる伝導性材料は、以下に限らないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積、またはメッキを含め、在来の堆積処理を用いて形成される。堆積の後、例えば化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）など、在来式の平坦化処理を使って平坦な相互接続構造体を得ることができる。
パターン取りされたＣｕ接合パッド３０は、まず、導電機能２８Ｌおよび２８Ｒ並びに導電領域２９の伝導性材料の形成に関して前述した技法の一つを用いて、相互接続レベル２６の上にＣｕまたはＣｕ合金のブランケット層を形成することによって、相互接続レベル２６の上に形成される。次に、リソグラフィおよびエッチングを用いてパターン取りされたＣｕ接合パッド３０が形成される。図示のように、パターン取りされたＣｕ接合パッド３０の一つは、導電領域２９の上面に接触している。この実施形態では、パターン取りされたＣｕ接合パッド３０が示され説明されているが、パターン取りなしＣｕ接合パッドを用いる実施形態も後記で説明する。
ここで図３を参照すると、第一デバイス・ウエハ１０の該少なくともＣｕ接合パッド３０上に金属接着層３２が形成された後の、図２の第一デバイス・ウエハ１０が示されている。本実施形態において、金属接着層３２は、例えば、蒸着、物理気相堆積、アルゴン・スパッタリング、化学気相堆積、プラズマ化学気相堆積、または原子層堆積などの非選択的堆積処理を用いて形成される。この「非選択的（“ｎｏｎ−ｓｅｌｅｃｔｉｖｅ”）」とは、金属接着層３２が全露出面に形成される堆積処理をいうものとする。
金属接着層３２は、ＣｕまたはＣｕ合金よりも酸素に対し高い親和力を有する金属または金属合金から成る。言い換えれば、金属接着層３２は、ＣｕまたはＣｕ合金よりも酸素反応性の高い金属または金属合金から成る。具体的には、金属接着層３２はＭｎ、Ｔｉ、Ｃｏ、Ｔａ、Ｗ、Ｒｕ、およびＮｉの一つを含む。一つの実施形態において、金属接着層３２は、Ｍｎ、またはＴｉ、Ｃｏ、Ｔａ、Ｗ、Ｎｉ、およびＲｕの少なくとも一つと共に合金化されたＭｎを含む。別の実施形態では、金属接着層３２は、Ｍｎ、Ｔｉ、Ｃｏ、Ｔａ、Ｗ、Ｎｉ、およびＲｕから選択された２つ以上を包含する金属合金を含む。
金属接着層３２の厚さは、用いられる金属または金属合金、および接着層を形成する際に使われた処理の条件の如何によって変わり得る。一つの実施形態において、金属接着層３２は０．２ｎｍ〜２０ｎｍの厚さを有する。別の実施形態では、金属接着層３２は０．５ｎｍ〜５ｎｍの厚さを有する。いくつかの実施形態において、金属接着層３２は単一層の材料である。別の実施形態では、金属接着層３２は多層構造を含む。多層構造を用いる場合、多層構造体内の各金属接着材料は同じであってもまたは異なっていてもよい。
ここで図４を参照すると、図３に示された第一デバイス・ウエハ１０の上方に位置付けられた、パターン取りされたＣｕ接合パッド７２を含む第二デバイス・ウエハ５０が示されている。第二デバイス・ウエハ５０は、半導体デバイス層５２Ｂおよび絶縁体層５２Ａを包含する半導体基板５２を含む。半導体デバイス層５２Ｂは、半導体基板１２に関して前述した半導体材料の一つを含む。半導体デバイス層５２Ｂの厚さは、通常、５ｎｍ〜５０００ｎｍの範囲内にある。本開示では、上記の厚さより上または下の他の厚さを用いることもできる。
絶縁体層５２Ａは、半導体酸化物、半導体窒化物、もしくは半導体酸窒化物またはこれらの組み合わせを含む。絶縁体層５２Ａの厚さは、通常、５ｎｍ〜５００ｎｍの範囲内である。本開示では、上記の厚さより上または下の他の厚さを用いることもできる。
一つの実施形態において、絶縁体層５２Ａおよび半導体デバイス層５２Ｂは、基板の底部の半導体部分が、図４に示された第二デバイス・ウエハ５０の作製の過程で除去された、半導体オン・インシュレータ基板のコンポーネントである。かかる実施形態において、基板の底部の半導体部分は、エッチングによって、または、例えばＣＭＰもしくは研磨またはその両方などの平坦化処理を用いることによって除去することができる。半導体オン・インシュレータ基板の底部半導体部分の除去は、通常、第二デバイス・ウエハ５０の上に取扱い基板（または取扱いウエハ）を形成した後で行われる。
いくつかの実施形態において、絶縁体層５２Ａは、バルク半導体基板が処理され、少なくとも一つのデバイス、一つの相互接続レベル、および取扱い基板が含められた後、バルク半導体基板（これは半導体デバイス層５２Ｂを表す）の底面上に形成される。
半導体デバイス層５２Ｂは、その中に形成された少なくとも一つの絶縁領域５４を含む。この少なくとも一つの絶縁領域５４を形成して、少なくとも一つの絶縁領域１４に関して前述した材料をこれに含めることができる。
第二デバイス・ウエハ５０は、少なくとも部分的に半導体デバイス層５２Ｂの上に形成された少なくとも一つの第二デバイス５８をさらに含む。本実施形態において、少なくとも一つの第二デバイス５８は、少なくともゲート誘電体６０とゲート導体６２とのゲート・スタックを含む電界効果トランジスタである。ゲート誘電体６０およびゲート導体６２を形成して、ゲート誘電体２０およびゲート導体２２に関して前述した材料および厚さを含めることができる。
この電界効果トランジスタ（すなわち、少なくとも一つの第二デバイス５８）は、半導体デバイス層５２Ｂ内の、ゲート誘電体６０とゲート導体６２とを含むゲート・スタックのフットプリントに配置されたソース／ドレイン領域５６Ｌおよび５６Ｒをさらに含む。ソース／ドレイン領域５６Ｌおよび５６Ｒは、ソース／ドレイン領域１６Ｌおよび１６Ｒの形成に関して前述したようにして形成することができる。ゲート・スタック（６０および６２）の真下に所在し、ソース／ドレイン領域５６Ｌ、５６Ｒによって横方向に境界されている、半導体デバイス層５２Ｂの領域は少なくとも一つの第二デバイス５８のチャネル領域である。
少なくとも一つのスペーサ６３を、ゲート・スタック（すなわち、６０および６２）の側壁に配置することができる。少なくとも一つのスペーサ６３は、少なくとも一つのスペーサ２４に関して前述した材料の一つで構成できる。少なくとも一つのスペーサ６３は、少なくとも一つのスペーサ２４の形成に関して前述したのと同じ技法を使って形成することができる。
第二デバイス・ウエハ５０は、少なくとも一つの相互接続誘電体材料６５内に配置された複数の導電機能６６Ｌおよび６６Ｒを包含する相互接続レベル６４をさらに含む。相互接続誘電体材料６５を形成して、相互接続誘電体材料２７に関して前述した材料および厚さを含めることができる。導電機能６６Ｌおよび６６Ｒを形成して、導電機能２８Ｌおよび２８Ｒに関して前述した材料を含めることができる。
少なくとも一つの第二デバイス５８および相互接続レベル６４を形成した後、相互接続レベル６４の最上面に取扱い基板６８が形成される。取扱い基板６８は、ガラス、Ａｌ２Ｏ３、ＳｉＮ、もしくは、例えば、カーボン、スピンオン有機／無機ポリマー、または軟質テープなど、他の容易に除去できる絶縁材料で構成することができる。取扱い基板６８は、層転写処理を含め、当業者に周知の在来技法を用いて形成できる。
次に、半導体オン・インシュレータの底部は、存在する場合、前述したように除去することができ、存在しなければ、次いで絶縁体層５２Ａを、熱成長または、例えば、ＣＶＤ、ＰＥＣＶＤ、および化学溶液堆積などの堆積処理を用いて形成することができる。
次に、スルー・ビア７０は、半導体基板５２を貫通し、相互接続誘電体材料６５の少なくとも部分を貫通して形成することができる。スルー・ビア７０の一つの端部は、導電機能すなわち６６Ｒの少なくとも一つの水平面と接触しており、一方、別の端部は基板５２の最底部の表面に配置される。
スルー・ビア７０は、導電機能２８Ｌおよび２８Ｒに関して前述した伝導性材料の一つを含み、該ビアは、リソグラフィおよびエッチングを用いて形成され、その後に、リソグラフィおよびエッチング処理によって生成されたビアの開口内に伝導性材料が形成される。スルー・ビア７０の伝導性材料には、導電機能２８Ｌおよび２８Ｒに関して前述した伝導性材料の一つで構成することができる。スルー・ビア７０の伝導性材料は、導電機能２８Ｌおよび２８Ｒに関して前述した技法の一つを使って形成できる。ＣＭＰなどの平坦化処理を使って平坦な構造体を得ることができる。
スルー・ビア７０を形成した後、絶縁体層５２Ａの表面上にＣｕ接合パッド７２が形成される。図示のようにＣｕ接合パッド７２の一つはスルー・ビア７０の一端部と接触している。本開示のこの実施形態では、Ｃｕ接合パッド７２はパターン取りされている。いくつかの実施形態では、パターン取りなしＣｕ接合パッド（図示せず）を使うことができる。さらに、本開示の別の実施形態では、少なくともＣｕ接合パッド７２の表面上に別の金属接着層を形成することもできる。この実施形態は、本開示の図面中には示されていない。少なくともＣｕ接合パッド７２上に別の金属接着層が形成される場合、その別の金属接着層を形成して金属接着層３２に関して前述したような材料を包含させることができる。この別の金属接着層は、金属接着層３２の金属または金属合金と同一にすることも異ならせることもできるが、通常は同一である。
図５を参照すると、２つのデバイス・ウエハ１０と５０とを相互に緊密に接触させ、２つのウエハを、各Ｃｕ接合パッド７２のＣｕ表面を各Ｃｕ接合パッド３０のＣｕ表面の上にほぼ垂直にそろえて整合し、次いで４００℃未満の温度で接合した後の、図４の２つのデバイス・ウエハ１０および５０が示されている。別の実施形態では、この接合は５０℃〜３７５℃の温度で行われる。
いくつかの実施形態において、この接合処理の間、人の手、万力または他の類似の機械的手段により供される力など、外部の力をこの２つのデバイス・ウエハに加えることができる。別の実施形態では、接合処理の間、２つのデバイス・ウエハに外部の力は加えられない。
この接合は、共に接合される２つのデバイス・ウエハの接合に対し不活性な環境で行うことができる。一つの実施形態において、この接合は、例えば、Ｈｅ、Ａｒ、Ｎｅ、Ｘｅ、またはこれらの混合ガスを含め、不活性ガス中で行われる。別の実施形態では、接合処理の間の環境として窒素が使用可能である。窒素は単独で使うことも、前述の不活性ガスの一つと混合して使うこともできる。別の実施形態において、接合処理の間の環境として、フォーミング・ガス（すなわち、水素（モル分率は変わる）と窒素との混合ガス）を用いることができる。
接合の過程で、Ｃｕ接合パッド上に位置する金属接着層３２は、２つのＣｕ表面から酸素原子を得て、Ｃｕ接合パッド３０のＣｕ表面とＣｕ接合パッド７２の別のＣｕ表面との間に金属酸化物接合層７４を形成する。これにより、接合後のＣｕ接合パッド３０およびＣｕ接合パッド７２は、接合が行われる前のＣｕ接合パッドに比べて、その中により少ない酸素を有する。本開示において、用いられた金属接着層の種類および接合処理条件の如何により、Ｃｕ接合パッド３０およびＣｕ接合パッド７２の各々で５０〜９９％の酸素の低減が達成可能である。
しかして、金属酸化物接合層７４は、金属または金属合金と酸素とを含む。金属酸化物接合層７４は、Ｃｕ接合パッド３０のＣｕ表面とＣｕ接合パッド７２のＣｕ表面との間に配置され、Ｃｕ接合パッド３０およびＣｕ接合パッド７２のエッジに垂直に整合されて示されている。金属酸化物接合層７４は、初期の金属接着層の厚さおよびＣｕ接合パッドに元々包含されていた酸素の量の如何により、典型的には、０．３ｎｍ〜１００ｎｍの範囲の厚さを有し、１ｎｍ〜１０ｎｍの厚さであればさらに典型的である。本開示では、上記の厚さの範囲より大きい、または小さい他の厚さも用いることもできる。いくつかの実施形態において、金属酸化物接合層７４は単一層構造である。別の実施形態では、金属酸化物接合層７４は多層構造である。金属酸化物接合層７４が多層構造の場合、多層構造の各層は、同じ組成または相異なる組成とすることができる。
ここで図６を参照すると、第二デバイス・ウエハ５０から取扱い基板６８を除去した後の、図５の接合された２つのデバイス・ウエハが示されている。一つの実施形態において、取扱い基板６８は、例えば、取扱い基板が炭化水素ベースの場合はＯ２プラズマなど、取扱い基板がＳｉＮの場合は熱リン酸などの選択エッチング処理を用いて除去することができる。別の実施形態において、化学機械平坦化もしくは研磨またはその両方を使って、取扱い基板６８を接合された構造体から除去することができる。
図６に示された構造体の上にさらなるデバイス・ウエハを積み重ねることができ、前述した基本処理ステップを用いて、該さらなるデバイス・ウエハと接合構造体との間の接合を実現することができる。かくして、垂直に順に積み重ねられた複数のデバイス・ウエハを含む３Ｄ集積回路を形成することができる。
ここで、本開示の別の実施形態を示している図７〜図１１を参照する。図７〜図１１に示されたこの実施形態は、パターン取りなしＣｕ接合パッドが用いられることを除いて、上記図２〜図６に示された実施形態と類似である。
まず、図７を参照すると、本開示の一つの実施形態において用いることの可能な、パターン取りなしＣｕ接合パッド８０を含む第一デバイス・ウエハ１０が示されている。具体的には、第一デバイス・ウエハ１０は、図２のパターン取りされたＣｕ接合パッド３０がパターン取りなしＣｕ接合パッド８０に置き換えられていることを除いて、図２に示された第一デバイス・ウエハ１０と同じコンポーネントを含む。パターン取りなしＣｕ接合パッド８０は、パターン取りされたＣｕ接合パッド３０の形成に関して前述した堆積処理を用いて形成することができる。Ｃｕ接合パッドのブランケット層の堆積の後で、該ブランケットＣｕ接合パッドのパターン取りは行われない。このパターン取りなしＣｕ接合パッド８０の材料および厚さは、パターン取りされたＣｕ接合パッド３０に関して前述したものと同じである。
ここで図８を参照すると、第一デバイス・ウエハのパターン取りなしＣｕ接合パッド８０上に金属接着層８２を形成した後の、図７の第一デバイス・ウエハが示されている。金属接着層８２を形成して、金属接着層３２に関して前述した材料および厚さを含めることができる。
図９を参照すると、図８に示された第一デバイス・ウエハ１０の上方に位置付けられた、別のパターン取りなしＣｕ接合パッド８４を含む第二デバイス・ウエハ５０が示されている。第二デバイス・ウエハ５０は、パターン取りされたＣｕ接合パッド７２がパターン取りなしＣｕ接合パッド８４に置き換えられていることを除いて、前述した（図４の）第二デバイス・ウエハ５０と同じエレメントを含む。パターン取りなしＣｕ接合パッド８４は、パターン取りされたＣｕ接合パッド３０に関して前述した堆積処理を用いて形成される。Ｃｕ接合パッドのブランケット層の堆積の後で、該ブランケットＣｕ接合パッドのパターン取りは行われない。このパターン取りなしＣｕ接合パッド８４の材料および厚さは、パターン取りされたＣｕ接合パッド３０に関して前述したものと同じである。
ここで図１０を参照すると、４００℃未満の温度で接合された後の、図９の２つのデバイス・ウエハが示されている。図５に示された接合構造体の形成に関連して説明した接合処理における他の詳細および実施形態は、ここで図１０に示された接合構造体の形成のためにも使うことができる。前述の実施形態と違って、金属酸化物接合層７４は、パターン取りなしＣｕ接合パッド８０とパターン取りなしＣｕ接合パッド８４との間に切れ目なく存在している。前述の実施形態と同様に、接合の後のパターン取りなしＣｕ接合パッド８０およびパターン取りなしＣｕ接合パッド８４は、接合の前のパターン取りなしＣｕ接合パッド８０およびパターン取りなしＣｕ接合パッド８４と比べて、その中により少ない酸素を有する。
ここで図１１を参照すると、第二デバイス・ウエハ５０から取扱い基板６８を除去した後の、図１０の２つの接合されたデバイス・ウエハが示されている。取扱い基板６８を除去するための詳細は、本開示の前述の実施形態で述べたものと同じである。
図１１に示された接合構造体の上にさらなるデバイス・ウエハを積み重ねることができ、前述した基本処理ステップを用いて、該さらなるデバイス・ウエハと接合構造体との間の接合を実現することができる。かくして、垂直に順に積み重ねられた複数のデバイス・ウエハを含む３Ｄ集積回路を形成することができる。
ここで図１２〜図１５を参照すると、本開示の別の実施形態が示されている。本開示のこの実施形態は、まず、第一デバイス・ウエハ１０および第二デバイス・ウエハ１０’を用意することから開始される。第一デバイス・ウエハ１０のコンポーネントは、図２に示された第一デバイス・ウエハ１０中に存在するものと類似である。第二デバイス・ウエハ１０’のコンポーネントも、図２に示された第一デバイス・ウエハ１０に関して前述したものと同じである。第二デバイス・ウエハ１０’のコンポーネントを識別するために主な指定（ｐｒｉｍｅ ｄｅｓｉｇｎａｔｉｏｎ）が用いられるが、それでもなお、第一デバイス・ウエハ１０のコンポーネントと同等である。
ここで図１３を参照すると、少なくとも一つのデバイス・ウエハのパターン取りされたＣｕ接合パッドの上に少なくとも一つの金属接着層３２が形成された後の、図１２の２つのデバイス・ウエハ１０および１０’が示されている。いくつかの実施形態では、別の金属接着層３２を両方のデバイス・ウエハに形成することができる。この少なくとも一つの金属接着層３２は、図３に示された構造体に関連して前述したものと同じである。
ここで図１４を参照すると、デバイス・ウエハの一つ（すなわち、デバイス・ウエハ１０’）を反転し、第一デバイス・ウエハ１０のパターン取りされたＣｕ接合パッド３０を第二デバイス・ウエハ１０’のパターン取りされたＣｕ接合パッド３０’に整合した後の、図１３の２つのデバイス・ウエハ１０および１０’が示されている。この反転は、デバイス・ウエハの一つ、すなわち第二デバイス・ウエハ１０’を１８０°回転させることによって実現される。
図１５を参照すると、４００℃未満の温度で接合した後の、図１４の２つのデバイス・ウエハ１０および１０’が示されている。図５に示された接合構造体の形成に関連して説明した接合処理の他の詳細および実施形態は、ここで図１５に示された接合構造体の形成のためにも使うことができる。
図１５に示された接合構造体の上にさらなるデバイス・ウエハを積み重ねることができ、前述した基本処理ステップを用いて、該さらなるデバイス・ウエハと接合構造体との間の接合を実現することができる。かくして、垂直に順に積み重ねられた複数のデバイス・ウエハを含む３Ｄ集積回路を形成することができる。
ここで図１６を参照すると、金属接着層を形成するのに選択的堆積処理が使われていることを除き、図２〜図６に示された基本的処理ステップを使って形成できる３Ｄ集積回路が示されている。これにおいては、金属接着層は、第一および第二デバイス・ウエハのいずれの相互接続誘電体材料にも接触することはない。選択的堆積は、Ｃｕ／誘電体パターンの未処理の表面上または改修された表面上への化学気相堆積、または原子層堆積によって実現することができる。典型的な例は、化学気相堆積処理によるＭｎまたはＣｏの選択的堆積である。
ここで図１７を参照すると、金属接着層を形成するのに選択的堆積処理が使われていることを除き、図１２〜図１５に示された基本的処理ステップを使って加工できる３Ｄ集積回路が示されている。これにおいては、金属接着層は、第一および第二デバイス・ウエハのいずれの相互接続誘電体材料にも接触することはない。選択的堆積は、Ｃｕ／誘電体パターンの未処理の表面上または改修された表面上への化学気相堆積、または原子層堆積によって実現することができる。典型的な例は、化学気相堆積処理によるＭｎまたはＣｏの選択的堆積である。
本開示のいくつかの実施形態において、上記の処理ステップを使って、一つのデバイス・ウエハのパターン取りなしのＣｕ接合パッドを、別のデバイス・ウエハの少なくとも一つのパターン取りされたＣｕ接合パッドに接合することができる。
本開示を、その好適な実施形態に関連させて具体的に示し説明してきたが、当然のことながら、当業者は本開示の精神および範囲から逸脱することなく、形態および詳細における前述のまたは他の変更を加えることが可能である。従って、本開示は、説明され提示された通りの形態および詳細に限定されるものでなく、添付の請求項の範囲に含まれることが意図されている。
１２ 半導体基板
１４ 絶縁領域
１６Ｌ ソース／ドレイン領域
１６Ｒ ソース／ドレイン領域
２０ ゲート誘電体
２２ ゲート導体
２４ スペーサ
２６ 相互接続レベル
２７ 相互接続誘電体材料
２８Ｌ 導電機能
２８Ｒ 導電機能
２９ ビア
３０ パターン取りされたＣｕ接合パッド
３２ 金属接着層
５２ 半導体基板
５２Ａ 絶縁体層
５２Ｂ 半導体デバイス層
５４ 絶縁領域
５６Ｌ ソース／ドレイン領域
５６Ｒ ソース／ドレイン領域
６０ ゲート誘電体
６２ ゲート導体
６３ スペーサ
６４ 相互接続レベル
６５ 相互接続誘電体材料
６６Ｌ 導電機能
６６Ｒ 導電機能
７０ スルー・ビア
７２ Ｃｕ接合パッド
７４ 金属酸化物接合層

Claims (25)

  1. 三次元（３Ｄ）集積回路を形成する方法であって、前記方法は、
    Ｃｕ表面を含む第一デバイス・ウエハを用意するステップと、
    前記第一デバイス・ウエハの少なくとも前記Ｃｕ表面上に金属接着層を形成するステップと、
    別のＣｕ表面を含む第二デバイス・ウエハを、前記第一デバイス・ウエハの前記金属接着層上で且つ前記Ｃｕ表面の上に位置付けるステップと、
    前記第一および第二デバイス・ウエハを４００℃未満の温度で共に接合するステップと、
    を含み、
    前記金属接着層は、前記の２つのＣｕ表面から酸素原子を得て、前記第一デバイス・ウエハの前記Ｃｕ表面と前記第二デバイス・ウエハの前記別のＣｕ表面との間に金属酸化物接合層を形成する、
    前記方法。
  2. 前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はＣｕ接合パッドであり、各Ｃｕ接合パッドはパターン取りされている、請求項１に記載の方法。
  3. 前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はＣｕ接合パッドであり、各Ｃｕ接合パッドはパターン取りされていない、請求項１に記載の方法。
  4. 前記金属接着層を前記形成するステップは、非選択的堆積処理を含む、請求項１に記載の方法。
  5. 前記金属接着層を前記形成するステップは、選択的堆積処理を含む、請求項１に記載の方法。
  6. 前記金属接着層を前記形成するステップは、Ｍｎ、Ｔａ、Ｔｉ、Ｃｏ、Ｗ、Ｒｕ、Ｎｉ、またはＭｎ、Ｔａ、Ｔｉ、Ｃｏ、Ｗ、Ｒｕ、およびＮｉから選択された２つ以上の金属の組み合わせを含む合金、の少なくとも一つを選択するステップを含む、請求項１に記載の方法。
  7. 前記金属酸化物接合層は、前記各Ｃｕ接合パッドの側壁と垂直的に一致する、請求項２に記載の方法。
  8. 前記第一デバイス・ウエハは電界効果トランジスタを含み、前記第二デバイス・ウエハは別の電界効果トランジスタを含む、請求項１に記載の方法。
  9. 前記少なくとも一つのＣｕ表面は、相互接続レベルの最上面の上に配置され、前記相互接続レベルは、複数の導電機能が中に配置されている少なくとも一つの相互接続誘電体材料を含み、前記導電機能の少なくとも一つは、前記第一デバイス・ウエハの前記Ｃｕ表面の最底部と接触している、請求項１に記載の方法。
  10. 接合ステップの前に、前記デバイス・ウエハの少なくとも一つを反転するステップをさらに含む、請求項１に記載の方法。
  11. 前記金属接着層の一部が、前記デバイス・ウエハの少なくとも一つの上に残存する、請求項１に記載の方法。
  12. 前記金属接着層が多層構造体を含み、前記金属酸化物接合層が多層構造体を含む、請求項１に記載の方法。
  13. Ｃｕ表面を含む第一デバイス・ウエハと、別のＣｕ表面を含む第二デバイス・ウエハとの垂直スタックであって、金属酸化物接合層が、前記第一デバイス・ウエハの前記Ｃｕ表面と前記第二デバイス・ウエハの前記別のＣｕ表面との間に配置される、前記垂直スタック、
    を含む三次元（３Ｄ）集積回路。
  14. 前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はＣｕ接合パッドであり、各Ｃｕ接合パッドはパターン取りされている、請求項１３に記載の３Ｄ集積回路。
  15. 前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はＣｕ接合パッドであり、各Ｃｕ接合パッドはパターン取りされていない、請求項１３に記載の３Ｄ集積回路。
  16. 前記金属酸化物接合層は、前記Ｃｕ接合パッドの各々の側壁と垂直的に一致する、請求項１３に記載の３Ｄ集積回路。
  17. 金属接着層の一部が、前記デバイス・ウエハの少なくとも一つの上に残存する、請求項１３に記載の３Ｄ集積回路。
  18. 前記金属接着層は、Ｍｎ、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｒｕ、およびＮｉ、またはＭｎ、Ｔａ、Ｔｉ、Ｃｏ、Ｗ、Ｒｕ、およびＮｉから選択された２つ以上の金属の組み合わせを含む合金、の一つを含む、請求項１７に記載の３Ｄ集積回路。
  19. 前記金属酸化物接合層は、Ｍｎ、Ｔｉ、Ｔａ、Ｃｏ、Ｗ、Ｒｕ、およびＮｉ、またはＭｎ、Ｔａ、Ｔｉ、Ｃｏ、Ｗ、Ｒｕ、およびＮｉから選択された２つ以上の金属の組み合わせを含む合金、の少なくとも一つの酸化物を含む、請求項１３に記載の３Ｄ集積回路。
  20. 前記第一デバイス・ウエハは電界効果トランジスタを含み、前記第二デバイス・ウエハは別の電界効果トランジスタを含む、請求項１３に記載の３Ｄ集積回路。
  21. 少なくとも一つのＣｕ表面は、相互接続レベルの最上面の上に配置され、前記相互接続レベルは、複数の導電機能が中に配置されている少なくとも一つの相互接続誘電体材料を含み、前記導電機能の少なくとも一つは、前記第一デバイス・ウエハの前記Ｃｕ表面の最底部と接触している、請求項１３に記載の３Ｄ集積回路。
  22. 前記第一デバイス・ウエハは、少なくとも一つのデバイスが中に少なくとも部分的に配置されている半導体基板と、前記半導体基板の上に配置された相互接続レベルとを含み、前記相互接続レベルは、少なくとも一つの相互接続誘電体材料内に内蔵された複数の導電機能を含み、導電領域が前記複数の導電機能の一つを前記Ｃｕ表面に接続している、請求項１３に記載の３Ｄ集積回路。
  23. 前記第二デバイス・ウエハは、底部から最上部に向けて、絶縁体層と、半導体デバイス層と、前記半導体デバイス層に少なくとも部分的に配置された少なくとも一つ他のデバイスと、別の相互接続レベルとを含み、前記別の相互接続レベルは、少なくとも一つの他の相互接続誘電体材料内に内蔵された複数の他の導電機能を含み、スルー・ビアが、前記他の導電機能の少なくとも一つを前記別のＣｕ表面の最底部に接続しており、前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はパターン取りされたＣｕ接合パッドである、請求項２２に記載の３Ｄ集積回路。
  24. 前記第二デバイス・ウエハは、少なくとも一つの他のデバイスが中に少なくとも部分的に配置されている別の半導体基板と、前記別の半導体基板の上に配置された別の相互接続レベルとを含み、前記別の相互接続レベルは、少なくとも一つの他の相互接続誘電体材料内に内蔵された複数の他の導電機能を含み、前記別の半導体基板は前記少なくとも一つの他のデバイスの上に配置され、前記第一デバイス・ウエハの前記Ｃｕ表面および前記第二デバイス・ウエハの前記別のＣｕ表面はパターン取りされたＣｕ接合パッドである、請求項２２に記載の３Ｄ集積回路。
  25. 前記金属接着層が多層構造体であり、前記金属酸化物接合層が多層構造体である、請求項１７に記載の３Ｄ集積回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594476B2 (en) 2020-09-15 2023-02-28 Kabushiki Kaisha Toshiba Plurality of leads between MOSFET chips

Families Citing this family (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
JP2012204501A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置、電子デバイス、及び、半導体装置の製造方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
JP5994274B2 (ja) 2012-02-14 2016-09-21 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US9000557B2 (en) * 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8772146B2 (en) * 2012-08-28 2014-07-08 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
EP2994935A1 (de) 2013-07-05 2016-03-16 EV Group E. Thallner GmbH Verfahren zum bonden von metallischen kontaktflächen unter lösen einer auf einer der kontaktflächen aufgebrachten opferschicht in mindestens einer der kontaktflächen
US9202788B2 (en) * 2013-10-02 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9536848B2 (en) * 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US10355036B2 (en) * 2015-03-03 2019-07-16 Sony Corporation Semiconductor device and electronic apparatus
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US9711456B2 (en) 2015-12-19 2017-07-18 International Business Machines Corporation Composite manganese nitride/low-K dielectric cap
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11152396B2 (en) * 2017-12-26 2021-10-19 Intel Corporation Semiconductor device having stacked transistors and multiple threshold voltage control
EP3525232A1 (en) * 2018-02-09 2019-08-14 Nexperia B.V. Semiconductor device and method of manufacturing the same
WO2020034063A1 (en) * 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
FR3101726B1 (fr) * 2019-10-04 2021-10-01 Commissariat Energie Atomique procédé de fabrication d’un dispositif électronique
US11676940B2 (en) * 2020-08-12 2023-06-13 Advanced Micro Devices, Inc. Hybrid bonded interconnect bridging

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009098465A (ja) * 2007-10-17 2009-05-07 Seiko Epson Corp 偏光板、画像表示装置
JP2009158866A (ja) * 2007-12-27 2009-07-16 Seiko Epson Corp 半導体装置および電子機器
JP2011159830A (ja) * 2010-02-01 2011-08-18 Osaka Univ 電子回路
JP2011166115A (ja) * 2010-11-22 2011-08-25 Napura:Kk 電子デバイス及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218732B1 (en) * 1998-09-15 2001-04-17 Texas Instruments Incorporated Copper bond pad process
US20030113947A1 (en) * 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
EP1489657A4 (en) * 2002-02-06 2011-06-29 Ibiden Co Ltd SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE
US20050003652A1 (en) 2003-07-02 2005-01-06 Shriram Ramanathan Method and apparatus for low temperature copper to copper bonding
US7214605B2 (en) 2003-10-09 2007-05-08 Intel Corporation Deposition of diffusion barrier
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009098465A (ja) * 2007-10-17 2009-05-07 Seiko Epson Corp 偏光板、画像表示装置
JP2009158866A (ja) * 2007-12-27 2009-07-16 Seiko Epson Corp 半導体装置および電子機器
JP2011159830A (ja) * 2010-02-01 2011-08-18 Osaka Univ 電子回路
JP2011166115A (ja) * 2010-11-22 2011-08-25 Napura:Kk 電子デバイス及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594476B2 (en) 2020-09-15 2023-02-28 Kabushiki Kaisha Toshiba Plurality of leads between MOSFET chips

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