JP2013074627A - 画像センサにおける複数ゲイン電荷感知 - Google Patents

画像センサにおける複数ゲイン電荷感知 Download PDF

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Abstract

【課題】画像センサにおける複数ゲイン電荷感知を提供すること。
【解決手段】画像センサであって、該画像センサは、
入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、
該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルと
を備えており、該出力チャネルは、
光電荷を電圧に変換するための感知ノードと、
該感知ノードに接続されているキャパシタンス制御ユニットと、
該感知ノードに接続されており、第１の相互コンダクタンスを有している第１の増幅回路と、
該キャパシタンス制御ユニットに接続されており、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路と
を備えている、画像センサ。
【選択図】なし

Description

（関連出願）
本出願は、２０１１年９月２６日に出願され、その開示全体が参考として本明細書に援用された米国仮特許出願第６１／５３９，０９２号の利益および優先権を主張する。
（技術分野）
本発明は、様々な実施形態において、画像センサにおける電荷感知に関し、特に、複数の異なるゲインによる電荷感知に関する。
（背景）
ＣＣＤ画像センサは通常、照明に応答して電荷キャリアを集める感光性エリア（または「画素」）のアレイを含む。集められた電荷は次に、画素のアレイから移送され、そして電圧に変換され、画像がこの電圧から関連する回路網によって再構成され得る。図１Ａは従来のインタラインＣＣＤ画像センサ１０を示し、従来のインタラインＣＣＤ画像センサ１０は、列状に配列された光ダイオード１１のアレイを含む。垂直ＣＣＤ（ＶＣＣＤ）１２は、光ダイオード１１の各列の隣に配置され、ＶＣＣＤ１２は、水平ＣＣＤ（ＨＣＣＤ）１３に接続される。各光ダイオード１１は、そのＶＣＣＤ１２の対応する部分と共に、画像センサ１０の画素を構成する。露光期間に続いて、電荷は、光ダイオード１１からＶＣＣＤ１２の中に移送され、ＶＣＣＤ１２は次に、並列に行ごとに、電荷をＨＣＣＤの中にシフトする。ＨＣＣＤは次に、電荷を出力回路網１４に連続して移送し、出力回路網１４は、例えば浮動拡散感知ノードおよび出力バッファ増幅器を含む。ＨＣＣＤからの電荷は、出力回路網１４において画素ごとに電圧に変換され、信号は次に、さらなる（オンチップまたはオフチップ）回路網に移送されて、画像に再構成される。
図１Ｂは、２つの異なるゲインによって電荷パケットをサンプリングするための従来の出力チャネルの一部分を示す。出力チャネルは、ＣＣＤシフトレジスタ（例えばＨＣＣＤ）とＣＣＤゲート１４０および１４５とを含む。図１Ｂは、ＣＣＤシフトレジスタを擬似２相ＣＣＤシフトレジスタとして示しているが、しかし、ＣＣＤシフトレジスタは、例えば２相、３相、または４相ＣＣＤシフトレジスタとして実装され得、これについての詳細は、当該技術分野で公知であり、従って、詳細には説明されない。電荷パケットは、ＣＣＤゲート１４０および１４５の相補的クロッキングによってＣＣＤシフトレジスタを通って右から左へ（矢印１５０の方向に）移送される。各電荷パケットは、出力ゲート１３５を通ってＣＣＤシフトレジスタの末端の感知ノード１２５へ移動する。感知ノード１２５は、トランジスタ（または「増幅回路」）１３０のゲートに接続される。感知ノード１２５および増幅回路１３０は、それぞれ、浮動拡散部およびソースフォロワートランジスタとして実装される。
電流シンク１３１は、トランジスタ１３０のソースノードに対する負荷である。トランジスタ１３０のドレインノードは、電源１３３に接続される。出力信号ライン１３２は、増幅回路１３０の出力である。リセットトランジスタ１１０および１２０は、感知ノード１２５のキャパシタンスを制御する。２つのリセットトランジスタは、増幅回路１３０の２つの異なる電荷から電圧への変換ゲイン（高いゲインと低いゲイン）を可能にする。
高いゲインに対する電荷サンプリング技術は、リセットトランジスタ１１０をオン状態に連続的に保持する。１つの電荷パケットをサンプリングするために、リセットトランジスタ１２０がオンにパルスされ次にオフにパルスされることにより、感知ノード１２５の電圧をリセットする。感知ノード１２５の電圧は、拡散領域１０５の電圧と等しい。リセットレベル（ＶＲＨ）が、増幅回路１３０の出力信号ライン１３２に対してサンプリングされる。次に、電荷パケットが、ＣＣＤシフトレジスタから出力ゲート１３５を通って感知ノード１２５へ移送される。次に、信号レベル（ＶＳＨ）が、出力信号ライン１３２に対してサンプリングされる。電荷パケットのマグニチュードは、高いゲインでサンプリングされた信号レベルと高いゲインでサンプリングされたリセットレベルとの差（ＶＳＨ−ＶＲＨ）によって表される。
低いゲインに対する電荷サンプリング技術は、リセットトランジスタ１２０をオン状態に連続的に保持する。リセットトランジスタ１２０がオンのとき、感知ノード１２５が拡張して、拡散領域１１５と感知ノード１２５との両方を含む。これが、キャパシタンスを増幅回路１３０に付加する。付加されたキャパシタンスは、電荷パケットを感知ノード１２５へ移送することによって引き起こされる電圧の変化を低減する。１つの電荷パケットをサンプリングするために、リセットトランジスタ１１０がオンにパルスされ次にオフにパルスされることにより、組み合わされた感知ノード１２５および拡散領域１１５の電圧をリセットする。組み合わされた感知ノード１２５および拡散領域１１５の電圧は、拡散領域１０５の電圧と等しい。リセットレベル（ＶＲＬ）が、増幅回路１３０の出力信号ライン１３２に対してサンプリングされる。次に、電荷パケットが、ＣＣＤシフトレジスタから出力ゲート１３５を通って組み合わされた感知ノード１２５および拡散領域１１５へ移送される。次に、信号レベル（ＶＳＬ）が、出力信号ライン１３２に対してサンプリングされる。電荷パケットのマグニチュードは、低いゲインでサンプリングされた信号レベルと低いゲインでサンプリングされたリセットレベルとの差（ＶＳＬ−ＶＲＬ）によって表される。
拡散領域１１５によって付加されたキャパシタンスは、拡散領域キャパシタンス自体であり得るか、またはゲートまたは金属プレートによって形成されたコンデンサからのさらなるキャパシタンスを含み得る。高いゲインまたは低いゲインによって電荷パケットをサンプリングするためのこのような従来の技術は、ノイズペナルティを含み得る。増幅回路１３０は、それ自体のゲート寸法、幅Ｗおよび長さＬを有しており、これらは通常、高いゲインモードでの最低ノイズ性能に対して最適化される。当業者に公知であるように、増幅回路１３０のゲートの幅および長さならびにゲート酸化膜の厚さは、トランジスタのノイズに影響を与える。拡散領域１１５のキャパシタンスが、感知ノード１２５のキャパシタンスに付加されたとき、トランジスタ１３０のゲート幅、長さ、およびゲート酸化膜厚がさらなるキャパシタンスに対して最適化されない場合、電荷から電圧へのノイズが、結果として生じる。通常、これらは、さらなるキャパシタンスに対して最適化されない。従って、付随する変換ノイズペナルティなしで、異なるゲインでの電荷サンプリングを可能にする画像センサの設計に対する必要性がある。
本発明の実施形態は、電荷から電圧への変換を可能にし、そして、低ゲインレベルおよび／または高ゲインレベルで感光性画像センサから読み出す。本発明の様々な実施形態において、複数の専用の増幅および読み出し回路が、異なるゲインレベルで電荷サンプリングを行う（すなわち、各々異なるゲインレベルで行う）ために利用され、そして、回路の様々な特徴（例えば、トランジスタゲート長さ、ゲート幅、およびゲート酸化膜厚）が、特定のゲインレベルでの読み出しのために利用される感知ノード（複数可）のキャパシタンスレベルに対して最適化され得る。このようにして、電荷変換ノイズが、低ゲイン読み出しモードと高ゲイン読み出しモードとの両方において、最小とされ得るか、または実質的になくされ得、画像センサの性能を向上させる。
一局面において、本発明の実施形態は、入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルとを含むか、または本質的にこれらから成る画像センサを特徴とする。該出力チャネルは、（ｉ）光電荷を電圧に変換するための感知ノードと、（ｉｉ）該感知ノードに接続されているキャパシタンス制御ユニットと、（ｉｉｉ）該感知ノードに接続されており、第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｖ）該キャパシタンス制御ユニットに接続されており、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路とを含むか、または本質的にこれらから成る。
本発明の実施形態は、以下のうちの１つ以上を様々な組み合わせのうちの任意の組み合わせで組み込み得る。前記キャパシタンス制御ユニットは、２つのリセットトランジスタと該２つのリセットトランジスタの間に接続された第２の感知ノードとを含み得るか、または本質的にこれらから成り得る。前記第２の増幅回路は、前記第２の感知ノードに接続され得る。前記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを含み得るか、または本質的にこれから成り得る。前記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを含み得るか、または本質的にこれから成り得る。前記第１のゲート酸化膜厚と前記第２のゲート酸化膜厚とは異なり得る。前記第１のゲート幅対前記第１のゲート長さの比率は、前記感知ノードのキャパシタンスに基づいて選択され得る。前記第２のゲート幅対前記第２のゲート長さの比率は、前記感知ノードおよび前記第２の感知ノードの組み合わされたキャパシタンスに基づいて選択され得る。前記第１のゲート幅対前記第１のゲート長さの比率は、前記第２のゲート幅対前記第２のゲート長さの比率よりも小さくあり得る。各ＰＳＲは、ＣＣＤ画像センサ画素の一部分であり、前記出力チャネルは、ＣＣＤ画像センサ画素の複数の列と関連付けられ得る。各ＰＳＲは、ＣＭＯＳ画像センサ画素の一部分であり得、異なる出力チャネルが、各ＣＭＯＳ画像センサ画素と関連付けられ得る。
別の局面において、本発明の実施形態は、入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイを含む画像センサを特徴とする。（ｉ）光電荷を電圧に変換するための第１の感知ノード、（ｉｉ）該第１感知ノードに接続されている第１のキャパシタンス制御ユニット、および（ｉｉｉ）該第１の感知ノードに接続されており、第１の相互コンダクタンスを有している第１の増幅回路が、該ＰＳＲのうちの少なくとも１つと関連付けられている。（ｉ）光電荷を電圧に変換するための第２の感知ノード、（ｉｉ）該第２感知ノードに接続されている第２のキャパシタンス制御ユニット、および（ｉｉｉ）該第２の感知ノードに接続されており、第２の相互コンダクタンスを有している第２の増幅回路が、該ＰＳＲのうちの少なくとも他の１つと関連付けられている。該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している第３の増幅回路が、該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続されている。
本発明の実施形態は、以下のうちの１つ以上を様々な組み合わせのうちの任意の組み合わせで組み込み得る。前記第１の相互コンダクタンスおよび前記第２の相互コンダクタンスはほぼ等しくあり得る。前記第３の相互コンダクタンスは、前記第１の相互コンダクタンスと前記第２の相互コンダクタンスとの両方よりも大きくあり得る。前記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを含み得るか、本質的にこれから成り得る。前記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを含み得るか、本質的にこれから成り得る。前記第３の増幅回路は、第３のゲート長さ、第３のゲート幅、および第３のゲート酸化膜厚を有している第３のトランジスタを含み得るか、本質的にこれから成り得る。前記第１のゲート長さは、前記第２のゲート長さとほぼ等しくあり得る。前記第１のゲート幅は、前記第２のゲート幅とほぼ等しくあり得る。前記第１のゲート酸化膜厚は、前記第２のゲート酸化膜厚とほぼ等しくあり得る。前記第１のゲート幅対前記第１のゲート長さの比率は、前記第３のゲート幅対前記第３のゲート長さの比率よりも小さくあり得る。
さらに別の局面において、本発明の実施形態は、第１の画素と、第２の画素と、第３の増幅回路とを含むか、または本質的にこれらから成る画像センサを特徴とする。第１の画素は、（ｉ）入射光に応答して光電荷を蓄積するための第１の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第１の感知ノードと、（ｉｉｉ）該第１の感知ノードに接続されている第１のキャパシタンス制御ユニットと、（ｉｖ）該第１の感知ノードに接続されており、第１の相互コンダクタンスを有している第１の増幅回路とを含むか、または本質的にこれらから成る。第２の画素は、（ｉ）入射光に応答して光電荷を蓄積するための第２の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第２の感知ノードと、（ｉｉｉ）該第２の感知ノードに接続されている第２のキャパシタンス制御ユニットと、（ｉｖ）該第２の感知ノードに接続されており、第２の相互コンダクタンスを有している第２の増幅回路とを含むか、または本質的にこれらから成る。第３の増幅回路が、該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続されており、該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している。
さらなる局面において、本発明の実施形態は、画像センサにおいて低いゲインおよび高いゲインで蓄積された電荷を測定する方法を特徴とし、該画像センサは、感光性領域（ＰＳＲ）のアレイと、少なくとも１つのＰＳＲと関連付けられている出力チャネルとを有し、該出力チャネルは、（ｉ）感知ノードと、（ｉｉ）第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｉｉ）該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有する第２の増幅回路とを含むか、または本質的にこれらから成る。電荷が、入射光に応答して少なくとも１つのＰＳＲ内に蓄積される。該蓄積された電荷が該感知ノードに移送される前に、（ｉ）高ゲインリセットレベルが、該第１の増幅回路によりサンプリングされ、かつ（ｉｉ）低ゲインリセットレベルが、該第２の増幅回路によりサンプリングされる。該蓄積された電荷は、該電荷を電圧に変換するために該感知ノードに移送される。該蓄積された電荷を該感知ノードに移送した後に、（ｉ）該蓄積された電荷に対応する高ゲイン信号レベルが、該第１の増幅回路によりサンプリングされ、かつ（ｉｉ）該蓄積された電荷に対応する低ゲイン信号レベルが、該第２の増幅回路によりサンプリングされる。該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差であり、該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと該高ゲインリセットレベルとの差である。
なおさらなる局面において、本発明の実施形態は、画像センサにおいて低いゲインまたは高いゲインのうちの少なくとも１つで蓄積された電荷を測定する方法を特徴とし、該画像センサは、入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルとを備え、該出力チャネルは、（ｉ）光電荷を電圧に変換するための感知ノードと、（ｉｉ）該感知ノードに接続されているキャパシタンス制御ユニットと、（ｉｉｉ）該感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｖ）該キャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路とを備えている。高ゲインリセットレベルおよび高ゲイン信号レベルがサンプリングされ、かつ／または低ゲインリセットレベルおよび低ゲイン信号レベルがサンプリングされる。高ゲインリセットレベルは、蓄積された電荷を該感知ノードに移送する前に、該第１の増幅回路によりサンプリングされ得、高ゲイン信号レベルは、蓄積された電荷を該感知ノードに移送した後に、該第１の増幅回路によりサンプリングされ得、該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと高ゲインリセットレベルとの差である。低ゲインリセットレベルは、蓄積された電荷を該感知ノードに移送する前に、該第２の増幅回路によりサンプリングされ得、低ゲイン信号レベルは、蓄積された電荷を該感知ノードに移送した後に、該第２の増幅回路によりサンプリングされ得、該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差である。
これらの目的および他の目的は、本明細書に開示された本発明の利点および特徴と共に、以下の説明、添付の図面、および請求項を参照することによってより明らかとなる。さらに、本明細書に説明された様々な実施形態の特徴は、相互に排他的ではなく、様々な組み合わせおよび置換により存在し得ることが理解されるべきである。本明細書に使用される場合、用語「約」および「実質的に」は、±１０％を意味しており、一部の実施形態では、±５％を意味している。用語「本質的に〜から成る」は、本明細書において別に規定されない限り、機能に寄与する他の材料を除外することを意味する。
例えば、本発明は以下の項目を提供する。
（項目１）
画像センサであって、該画像センサは、
入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、
該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルと
を備え、該出力チャネルは、
光電荷を電圧に変換するための感知ノードと、
該感知ノードに接続されているキャパシタンス制御ユニットと、
該感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、
該キャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路と
を備えている、画像センサ。
（項目２）
上記キャパシタンス制御ユニットは、２つのリセットトランジスタと該２つのリセットトランジスタの間に接続された第２の感知ノードとを備えている、上記項目のいずれか一項に記載の画像センサ。
（項目３）
上記第２の増幅回路は、上記第２の感知ノードに接続されている、上記項目のいずれか一項に記載の画像センサ。
（項目４）
（ｉ）上記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを備え、（ｉｉ）上記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを備えている、上記項目のいずれか一項に記載の画像センサ。
（項目５）
上記第１のゲート酸化膜厚と上記第２のゲート酸化膜厚とは異なっている、上記項目のいずれか一項に記載の画像センサ。
（項目６）
上記第１のゲート幅対上記第１のゲート長さの比率は、上記感知ノードのキャパシタンスに基づいて選択される、上記項目のいずれか一項に記載の画像センサ。
（項目７）
上記第２のゲート幅対上記第２のゲート長さの比率は、上記感知ノードおよび上記第２の感知ノードの組み合わされたキャパシタンスに基づいて選択される、上記項目のいずれか一項に記載の画像センサ。
（項目８）
上記第１のゲート幅対上記第１のゲート長さの比率は、上記第２のゲート幅対上記第２のゲート長さの比率よりも小さい、上記項目のいずれか一項に記載の画像センサ。
（項目９）
各ＰＳＲは、ＣＣＤ画像センサ画素の一部分であり、上記出力チャネルは、ＣＣＤ画像センサ画素の複数の列に関連付けられている、上記項目のいずれか一項に記載の画像センサ。
（項目１０）
各ＰＳＲは、ＣＭＯＳ画像センサ画素の一部分であり、異なる出力チャネルが、各ＣＭＯＳ画像センサ画素と関連付けられている、上記項目のいずれか一項に記載の画像センサ。
（項目１１）
画像センサであって、該画像センサは、
入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、
該ＰＳＲのうちの少なくとも１つに関連付けられている（ｉ）光電荷を電圧に変換するための第１の感知ノード、（ｉｉ）該第１の感知ノードに接続されている第１のキャパシタンス制御ユニット、および（ｉｉｉ）該第１の感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、
該ＰＳＲのうちの少なくとも他の１つと関連付けられている（ｉ）光電荷を電圧に変換するための第２の感知ノード、（ｉｉ）該第２感知ノードに接続されている第２のキャパシタンス制御ユニット、および（ｉｉｉ）該第２の感知ノードに接続され、第２の相互コンダクタンスを有している第２の増幅回路と、
該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している第３の増幅回路と
を備えている、画像センサ。
（項目１２）
上記第１の相互コンダクタンスおよび上記第２の相互コンダクタンスはほぼ等しい、上記項目のいずれか一項に記載の画像センサ。
（項目１３）
上記第３の相互コンダクタンスは、上記第１の相互コンダクタンスと上記第２の相互コンダクタンスとの両方よりも大きい、上記項目のいずれか一項に記載の画像センサ。
（項目１４）
（ｉ）上記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを備え、（ｉｉ）上記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを備え、（ｉｉｉ）上記第３の増幅回路は、第３のゲート長さ、第３のゲート幅、および第３のゲート酸化膜厚を有している第３のトランジスタを備えている、上記項目のいずれか一項に記載の画像センサ。
（項目１５）
（ｉ）上記第１のゲート長さは、上記第２のゲート長さとほぼ等しく、（ｉｉ）上記第１のゲート幅は、上記第２のゲート幅とほぼ等しく、（ｉｉｉ）上記第１のゲート酸化膜厚は、上記第２のゲート酸化膜厚とほぼ等しい、上記項目のいずれか一項に記載の画像センサ。
（項目１６）
上記第１のゲート幅対上記第１のゲート長さの比率は、上記第３のゲート幅対上記第３のゲート長さの比率よりも小さい、上記項目のいずれか一項に記載の画像センサ。
（項目１７）
画像センサであって、該画像センサは、
（ｉ）入射光に応答して光電荷を蓄積するための第１の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第１の感知ノードと、（ｉｉｉ）該第１の感知ノードに接続されている第１のキャパシタンス制御ユニットと、（ｉｖ）該第１の感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路とを備えている第１の画素と、
（ｉ）入射光に応答して光電荷を蓄積するための第２の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第２の感知ノードと、（ｉｉｉ）該第２の感知ノードに接続されている第２のキャパシタンス制御ユニットと、（ｉｖ）該第２の感知ノードに接続され、第２の相互コンダクタンスを有している第２の増幅回路とを備えている第２の画素と、
該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している第３の増幅回路と
を備えている、画像センサ。
（項目１８）
画像センサにおいて低いゲインおよび高いゲインで蓄積された電荷を測定する方法であって、該画像センサは、感光性領域（ＰＳＲ）のアレイと、少なくとも１つのＰＳＲと関連付けられている出力チャネルとを有し、該出力チャネルは、（ｉ）感知ノードと、（ｉｉ）第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｉｉ）該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有する第２の増幅回路とを備え、該方法は、
入射光に応答して少なくとも１つのＰＳＲ内で電荷を蓄積することと、
該蓄積された電荷を該感知ノードに移送する前に、（ｉ）該第１の増幅回路により高ゲインリセットレベルをサンプリングすること、および（ｉｉ）該第２の増幅回路により低ゲインリセットレベルをサンプリングすることと、
該電荷を電圧に変換するために、該蓄積された電荷を該感知ノードに移送することと、
該蓄積された電荷を該感知ノードに移送した後に、（ｉ）該第１の増幅回路により該蓄積された電荷に対応する高ゲイン信号レベルをサンプリングすること、および（ｉｉ）該第２の増幅器回路により該蓄積された電荷に対応する低ゲイン信号レベルをサンプリングすることと
を含み、
（ｉ）該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差であり、かつ（ｉｉ）該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと該高ゲインリセットレベルとの差である、方法。
（項目１９）
画像センサにおいて低いゲインまたは高いゲインのうちの少なくとも１つで蓄積された電荷を測定する方法であって、該画像センサは、入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルとを備えており、該出力チャネルは、（ｉ）光電荷を電圧に変換するための感知ノードと、（ｉｉ）該感知ノードに接続されているキャパシタンス制御ユニットと、（ｉｉｉ）該感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｖ）該キャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路とを備え、該方法は、
（ｉ）蓄積された電荷を該感知ノードに移送する前に、該第１の増幅回路により高ゲインリセットレベルをサンプリングすること、および（ｉｉ）蓄積された電荷を該感知ノードに移送した後に、該第１の増幅回路により高ゲイン信号レベルをサンプリングすることであって、該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと高ゲインリセットレベルとの差である、こと、または
（ｉ）蓄積された電荷を該感知ノードに移送する前に、該第２の増幅回路により低ゲインリセットレベルをサンプリングすること、および（ｉｉ）蓄積された電荷を該感知ノードに移送した後に、該第２の増幅回路により低ゲイン信号レベルをサンプリングすることであって、該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差である、こと
のうちの少なくとも１つを含む、方法。
（摘要）
様々な実施形態において、画像センサは出力チャネルを含み、これら出力チャネルは、電荷変換ノイズを最小としながら、高ゲインおよび／または低ゲイン電荷読み出しを可能にする。
図面において、同様な参照文字は概して、様々な図面全体にわたって、同じ部品を指す。また、図面は必ずしも一定比率ではなく、概して、本発明の原理を例示することに重点が置かれている。以下の説明において、本発明の様々な実施形態が、以下の図面を参照して説明される。
図１Ａは、従来のＣＣＤ画像センサのブロック図である。 図１Ｂは、従来の画像センサ出力チャネルの概略図である。 図２は、本発明の様々な実施形態によるＣＣＤ画像センサに対する出力チャネルの概略図である。 図３、図４Ａ、および図４Ｂは、本発明の様々な実施形態による図２の出力チャネルの動作に対するタイミング図である。 図３、図４Ａ、および図４Ｂは、本発明の様々な実施形態による図２の出力チャネルの動作に対するタイミング図である。 図３、図４Ａ、および図４Ｂは、本発明の様々な実施形態による図２の出力チャネルの動作に対するタイミング図である。 図５は、図２の出力チャネルの回路図である。 図６は、本発明の様々な実施形態によるＣＭＯＳ画像センサに対する出力チャネルの概略図である。 図７、図８Ａ、および図８Ｂは、本発明の様々な実施形態による図６の出力チャネルの動作に対するタイミング図である。 図７、図８Ａ、および図８Ｂは、本発明の様々な実施形態による図６の出力チャネルの動作に対するタイミング図である。 図７、図８Ａ、および図８Ｂは、本発明の様々な実施形態による図６の出力チャネルの動作に対するタイミング図である。 図９は、本発明の様々な実施形態による複数の画素に対して共有された感知ノードを有するＣＭＯＳ画像センサに対する出力チャネルの概略図である。 図１０Ａおよび図１０Ｂは、本発明の様々な実施形態による図９の出力チャネルの動作に対するタイミング図である。 図１０Ａおよび図１０Ｂは、本発明の様々な実施形態による図９の出力チャネルの動作に対するタイミング図である。 図１１は、本発明の様々な実施形態による画像センサを組み込む画像捕捉デバイスのブロック図である。
（詳細な説明）
図２は、本発明による第１の実施形態での出力チャネルの一部分を示す。出力チャネルは、ＣＣＤシフトレジスタとＣＣＤゲート２４０および２４５とを含む。図２は、ＣＣＤシフトレジスタを擬似２相ＣＣＤシフトレジスタとして示す。本発明による他の実施形態は、例えば２相、３相、または４相ＣＣＤシフトレジスタのように別様にＣＣＤシフトレジスタを実装し得る。電荷パケットは、ＣＣＤゲート２４０および２４５の相補的クロッキングによってＣＣＤシフトレジスタを通って右から左へ（矢印２５０の方向に）移送される。ＣＣＤシフトレジスタの末端において、電荷パケットは、出力ゲート２３５を通って第１の感知ノード２２５へ移送される。第１の感知ノード２２５は、増幅回路（例えばトランジスタ）２３０のゲートに接続される。電流シンク２３１は、トランジスタ２３０のソースノードに対する負荷であり、トランジスタ２３０のドレインノードは、電源２３３に接続される。出力信号ライン２３２は、増幅回路２３０の出力である。
図１Ａに示されているように、出力チャネルは通常、感光性領域（ＰＳＲ）の撮像アレイに接続され、（そして、撮像アレイからの電荷を読み出し）、各ＰＳＲは、光に晒されたとき電荷（すなわち「光電荷」）を生成する領域（通常半導体領域）を含むか、または本質的にこれから成る。例示的なＰＳＲは、光ダイオード、光検出器、光導電体、および／またはフォトキャパシタ（ｐｈｏｔｏｃａｐａｃｉｔｏｒ）を含み、（そして、用語ＰＳＲと光ダイオードとは、本明細書において、互換性があるものとして使用されている）。
２つのリセットトランジスタ２１０および２２０は、第１の感知ノード２２５のキャパシタンスを制御する。２つのリセットトランジスタ２１０および２２０は、増幅回路２３０の２つの異なる電荷から電圧への変換ゲイン（高いゲインと低いゲイン）を可能にする。リセットトランジスタ２２０は、個別に、またはリセットトランジスタ２１０との組み合わせで、キャパシタンス制御ユニットとして動作する。
リセットトランジスタ２２０が、オン状態に連続的に保持されるとき、第１の感知ノード２２５は、第２の感知ノード２１５と組み合わされて、低ゲイン高キャパシタンスを生成する。第２の増幅回路（例えばトランジスタ）２７０の出力信号ライン２７２が次にサンプリングされる。電流シンク２７１は、トランジスタ２７０のソースノードに対する負荷である。第２の増幅回路２７０の幅対長さの比率Ｗ２／Ｌ２は、低いゲインで電荷パケットをサンプリングしているときの組み合わされた第１の感知ノード２１５および第２の感知ノード２２５のより高いキャパシタンスに対して最適化される。第１の増幅回路２３０の幅対長さの比率Ｗ１／Ｌ１は、低いゲインで電荷パケットをサンプリングしているときの第１の感知ノード２２５のみ（すなわち、第２の感知ノード２１５なしで）のより低いキャパシタンスに対して最適化される。２つの増幅回路２３０および２７０の幅対長さの比率およびゲート酸化膜の厚さの最適化は、本発明による実施形態においてノイズを最小とするように設計される。
特定のゲート幅、ゲート長さ、およびゲート酸化膜厚の値の選択は、増幅回路に対する特定の相互コンダクタンスの値を結果として生じる。当該技術分野で公知のように、トランジスタの相互コンダクタンスは通常、ゲート〜ソース電圧の変化によって割られたソース〜ドレイン電流の変化として定義される。より大きな相互コンダクタンスは一般的に、より低いノイズのトランジスタ（従って、本実施形態においては、より低いノイズの増幅回路）を提供する。相互コンダクタンスは、トランジスタのゲート長さを減少させることによって、トランジスタのゲート幅を増加させることによって、または幅対長さの比率を増加させることによって増加させられ得る。より薄いゲート酸化膜も相互コンダクタンスを増加させる。第１の増幅回路２３０は好ましくは、第２の増幅回路２７０の相互コンダクタンスよりも小さな相互コンダクタンスを有する。なぜならば、高いゲインに対しては、小さなキャパシタンスが望まれるからである。増加した相互コンダクタンスは一般的に、トランジスタゲートにキャパシタンスをさらに付加し、増加した相互コンダクタンスは、好ましい実施形態においては高ゲイン感知ノードに対して望まれておらず、低ゲイン感知ノードに対して望まれている。
第２の増幅回路２７０の出力信号ライン２７２は、低いゲインに対してサンプリングされ、第１の増幅回路２３０の出力信号ライン２３２は、高いゲインに対してサンプリングされる。２つの増幅回路２３０および２７０のゲイン比率は、低ゲイン読み出しモードの間に出力信号ライン２３２および２７２を同時にサンプリングすることによって決定され得る。
図３は、本発明による実施形態において高いゲインと低いゲインとの両方で電荷パケットを読み出すために適切なタイミング図を示す。時間Ｔ１において、第１のリセットトランジスタ２２０のゲートＲＧ１はオンであり、そして、第２のリセットトランジスタ２１０のゲートＲＧ２はオンにパルスされ、第１の感知ノード２１５および第２の感知ノード２２５をリセットドレイン拡散領域２０５の電圧にリセットする。時間Ｔ２において、低ゲインリセットトランジスタ２７０の出力信号ライン２３２のリセットレベル（ＶＲＨ）がサンプリングされる。時間Ｔ３において、第１のリセットトランジスタ２２０のゲートＲＧ１がオフにスイッチされ、そして、高ゲイン増幅回路２３０の出力信号ライン２３０のリセットレベル（ＶＲＬ）がサンプリングされる。時間Ｔ４において、ＣＣＤゲート２４０および２４５がクロックされて、１つの電荷パケットを第１の感知ノード２２５に移送し、そして、高ゲイン増幅器２３０の出力信号ライン２３２の信号レベル（ＶＳＨ）がサンプリングされる。高ゲイン増幅回路２３０の信号レベルとリセットレベルとの差（ＶＳＨ−ＶＲＨ）が、電荷パケットの高ゲイン測度である。
時間Ｔ５において、第１のリセットトランジスタ２２０のゲートＲＧ１がオンとされ、そして、低ゲイン増幅回路２７０の信号レベル（ＶＳＬ）がサンプリングされる。低ゲイン増幅回路２７０の信号レベルとリセットレベルとの差（ＶＳＬ−ＶＲＬ）が、電荷パケットの低ゲイン測度である。
図４Ａは、本発明による実施形態において高いゲインで電荷パケットを読み出すために適切なタイミング図を示す。第２のリセットトランジスタ２１０のゲートＲＧ２は、１つの電荷パケットが読みだされる時間全体に対してオンに保持される。時間Ｔ１において、第１のリセットトランジスタ２２０のゲートＲＧ１はオンにパルスされ、第１の感知ノード２２５をリセットドレイン拡散領域２０５の電圧にリセットする。時間Ｔ２において、高ゲイン増幅回路２３０の出力信号ライン２３２のリセットレベル（ＶＲＨ）がサンプリングされる。時間Ｔ３において、ＣＣＤゲート２４０および２４５がクロックされて、１つの電荷パケットを第１の感知ノード２２５に移送し、そして、高ゲイン増幅回路２３０の出力信号ライン２３２の信号レベル（ＶＳＨ）がサンプリングされる。高ゲイン増幅器２３０の信号レベルとリセットレベルとの差（ＶＳＨ−ＶＲＨ）が、電荷パケットの高ゲイン測度である。
図４Ｂは、本発明による実施形態において低いゲインで電荷パケットを読み出すために適切なタイミング図を示す。第１のリセットトランジスタ２２０のゲートＲＧ１は、１つの電荷パケットが読みだされる時間全体に対してオンに保持される。時間Ｔ１において、第２のリセットトランジスタ２１０のゲートＲＧ２はオンにパルスされ、組み合わされた第１の感知ノード２２５および第２の感知ノード２１５をリセットドレイン拡散領域２０５の電圧レベルにリセットする。時間Ｔ２において、低ゲイン増幅回路２７０の出力信号ライン２７２のリセットレベル（ＶＲＬ）がサンプリングされる。時間Ｔ３において、ＣＣＤゲート２４０および２４５がクロックされて、１つの電荷パケットを組み合わされた第１の感知ノード２２５および第２の感知ノード２１５に移送し、そして、低ゲイン増幅回路２７０の出力信号ライン２７２の信号レベル（ＶＳＬ）がサンプリングされる。低ゲイン増幅回路２７０の信号レベルとリセットレベルとの差（ＶＳＬ−ＶＲＬ）が、電荷パケットの低ゲイン測度である。
図５は、図２に示される実施形態の概略図である。２つの増幅回路２３０および２７０の幅対長さの比率は好ましくは、次の関係、
Figure 2013074627
 を満足するように設計される。
より大きなＷ２／Ｌ２の比率は、第２の感知ノード２１５にキャパシタンスを付加して、ゲインを低減する。より大きなＷ２／Ｌ２の比率はまた、増幅回路２７０のノイズを低減する。一部の実施形態において、第２の感知ノード２１５のキャパシタンスが増幅回路２７０の寸法を変えることなく増加しさえすれば、低ゲイン出力のノイズは非常に高くなり得る。増幅回路２３０のゲート酸化膜厚は、本発明による１つ以上の実施形態におけるノイズ性能のさらなる最適化のために、増幅回路２７０のゲート酸化膜厚と異なるようにされ得る。本発明の第１の実施形態の１つの利点は、低ゲイン増幅回路２７０のノイズが通常、高ゲイン増幅回路２３０のノイズ性能に実質的な損害を与えることなく低減されることである。
図６は、本発明の第２の実施形態を示す。第２の実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサにおいて実装される。図６の実施形態において、図５に示される出力トランジスタ２３５は、移送ゲート３３５で置き換えられ、そして、図５におけるＣＣＤノード２０１は、光検出器（すなわちＰＳＲ）３０１で置き換えられる。画素３００は、光検出器３０１と、移送ゲート３３５と、感知ノード３２５とを含む。光検出器３０１は、入射光に応答して電荷キャリアを集める。移送ゲート３３５は、光検出器３０１から感知ノード３２５へ電荷キャリアを移送するために使用される。本発明による一部の実施形態において、画素３００は、複数の光検出器が移送ゲートを共有する共有型画素構成で実装される。共有された移送ゲートは、各光検出器を単一の感知ノード３２５に接続する。本発明の実施形態による画像センサは、画素３００のアレイを特徴とし、画素３００のアレイは通常、行と列の直線アレイで構成されている。
感知ノード３２５は、ゲート幅Ｗ１、ゲート長さＬ１、および酸化膜厚Ｔｏｘ１を有している第１の増幅回路３３０のゲートに接続される。第１の増幅回路３３０の出力は、出力信号列ライン３３２に接続される。行選択トランジスタ（図示されず）が、増幅回路３３０の出力と出力信号列ライン３３２との間に挿入され得る。
第１のリセットトランジスタ３２０は、第１の感知ノード３２５および第２の感知ノード３１５に接続される。第２のリセットトランジスタ３１０は、第２の感知ノード３１５および電源３０５に接続される。第２の感知ノード３１５はまた、ゲート幅Ｗ２、ゲート長さＬ２、および酸化膜厚Ｔｏｘ２を有している第２の増幅回路３７０に接続される。第２の増幅回路３７０の出力は、出力信号列ライン３７２に接続される。リセットトランジスタ３２０は個別に、またはリセットトランジスタ３１０との組み合わせで、キャパシタンス制御ユニットとして動作する。
図６の実施形態において、第１の増幅回路３３０は、高ゲイン増幅器である。なぜならば、第１の増幅回路３３０は、第１の感知ノード３２５のみの小さな入力キャパシタンスを有しているからである。第２の増幅回路３７０は、低ゲイン増幅器である。なぜならば、第２の増幅回路３７０は、第１の感知ノード３２５および第２の感知ノード３１５に対応するより大きな入力キャパシタンスを有しているからである。
図７は、本発明による実施形態において高いゲインと低いゲインとの両方で電荷パケットを読み出すために適切なタイミング図を示す。時間Ｔ１において、第１のリセットトランジスタ３２０のゲートＲＧ１はオンであり、そして、第２のリセットトランジスタ３１０のゲートＲＧ２はオンにパルスされ、第１の感知ノード３１５および第２の感知ノード３２５を電源３０５の電圧にリセットする。時間Ｔ２において、出力信号列ライン３７２の低ゲイン増幅回路３７０のリセットレベル（ＶＲＨ）がサンプリングされる。時間Ｔ３において、第１のリセットトランジスタ３２０のゲートＲＧ１がオフにスイッチされ、そして、出力信号列ライン３３２の高ゲイン増幅回路３３０のリセットレベル（ＶＲＬ）がサンプリングされる。時間Ｔ４において、移送ゲート３３５がクロックされて、１つの電荷パケットを光検出器３０１から第１の感知ノード３２５へ移送して、そして、出力信号列ライン３３２の高ゲイン増幅回路３３０の信号レベル（ＶＳＨ）がサンプリングされる。高ゲイン増幅回路３３０の信号レベルとリセットレベルとの差（ＶＳＨ−ＶＲＨ）が、電荷パケットの高ゲイン測度である。
時間Ｔ５において、第１のリセットトランジスタ３２０のゲートＲＧ１がオンにされ、そして、出力信号列ライン３７２の低ゲイン増幅回路３７０の信号レベル（ＶＳＬ）がサンプリングされる。低ゲイン増幅器３７０の信号レベルとリセットレベルとの差（ＶＳＬ−ＶＲＬ）が、電荷パケットの低ゲイン測度である。
図８Ａは、本発明による実施形態において高いゲインで電荷パケットを読み出すために適切なタイミング図を示す。第２のリセットトランジスタ３１０のゲートＲＧ２は、１つの電荷パケットが読みだされる時間全体に対してオンに保持される。時間Ｔ１において、第１のリセットトランジスタ３２０のゲートＲＧ１はオンにパルスされ、第１の感知ノード３２５を電源電圧３０５にリセットする。時間Ｔ２において、出力信号列ライン３３２の高ゲイン増幅回路３３０のリセットレベル（ＶＲＨ）がサンプリングされる。時間Ｔ３において、移送ゲート３３５がクロックされて、１つの電荷パケットを光検出器３０１から第１の感知ノード３２５へ移送し、そして、出力信号列ライン３３２の高ゲイン増幅回路３３０の信号レベル（ＶＳＨ）がサンプリングされる。高ゲイン増幅回路３３０の信号レベルとリセットレベルとの差（ＶＳＨ−ＶＲＨ）が、電荷パケットの高ゲイン測度である。
図８Ｂは、本発明による実施形態において低いゲインで電荷パケットを読み出すために適切なタイミング図を示す。第１のリセットトランジスタ３２０のゲートＲＧ１は、１つの電荷パケットが読みだされる時間全体に対してオンに保持される。時間Ｔ１において、第２のリセットトランジスタ３１０のゲートＲＧ２はオンにパルスされ、組み合わされた第１の感知ノード３１５および第２の感知ノード３２５を電源電圧３０５にリセットする。時間Ｔ２において、出力信号列ライン３７２の低ゲイン増幅回路３７０のリセットレベル（ＶＲＬ）がサンプリングされる。時間Ｔ３において、移送トランジスタ３３５が、クロックされて、１つの電荷パケットを光ダイオード３０１から組み合わされた第１の感知ノード３１５および第２の感知ノード３２５へ移送し、そして、出力信号列ライン３７２の低ゲイン増幅回路３７０の信号レベル（ＶＳＬ）がサンプリングされる。低ゲイン増幅器３７０の信号レベルとリセットレベルとの差（ＶＳＬ−ＶＲＬ）が、電荷パケットの低ゲイン測度である。
２つの増幅回路３３０および３７０の幅対長さの比率は好ましくは、次の関係、
Figure 2013074627
 を満足するように設計される。
より大きなＷ２／Ｌ２の比率は、第２の感知ノード３１５にキャパシタンスを付加して、ゲインを低減する。より大きなＷ２／Ｌ２の比率はまた、トランジスタ３７０のノイズを低減する。本発明による一部の実施形態において、感知ノード３１５のキャパシタンスが増幅回路３７０の寸法を変えることなく増加しさえすれば、低ゲイン出力のノイズは非常に高くなり得る。第２の実施形態の１つの利点は、低ゲイン増幅回路３７０のノイズが通常、高ゲイン増幅回路３３０のノイズ性能に実質的な損害を与えることなく低減されることである。さらに、トランジスタ３３０のゲート酸化膜厚は、本発明による様々な実施形態におけるノイズ性能のさらなる最適化のために、トランジスタ３７０のゲート酸化膜厚と異なるようにされ得る。
図９は、本発明の第３の実施形態を示す。第３の実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）画像センサにおいて実装される。２つの画素４００および４０２が示されている。画素４００と４０２とは、画素アレイにおいて必ずしも隣接していない。画素４００および４０２は各々、光検出器４０１と、移送ゲート４３５と、第１の感知ノード４２５とを含んでいる。光検出器４０１は、入射光に応答して電荷キャリアを集める。移送ゲート４３５は、光検出器３０１から第１の感知ノード４２５へ電荷キャリアを移送するために使用される。
本発明による一部の実施形態において、画素４００および４０２は、複数の光検出器が移送ゲートを共有する共有型画素構成で実装される。共有された移送ゲートは、各光検出器を単一の感知ノード４２５に接続する。
第１の感知ノード４２５は、ゲート幅Ｗ１、ゲート長さＬ１、および酸化膜厚Ｔｏｘ１を有している第１の増幅回路４３０のゲートに接続される。第１の増幅回路４３０の出力は、出力信号列ライン４３２に接続される。電源４０５と増幅トランジスタ４３０および出力信号列ライン４３２との間に挿入された随意的な行選択トランジスタ４５０も存在する。行選択トランジスタはまた、増幅トランジスタ４３０と出力信号列ライン４３２との間にも位置し得る。
第１のリセットトランジスタ４３０は、第１の感知ノード４２５および第２の感知ノード４１５に接続される。第２の感知ノード４１５は、２つ以上の画素の間で共有される。第２のリセットトランジスタ４１０は、第２の感知ノード４１５および電源４０５に接続される。図９は、各画素４００、４０２における第２のリセットトランジスタ４１０を示す。本発明の様々な実施形態は、第２の感知ノード４１５を共有する各グループにただ１つの第２のリセットトランジスタを含む。しかしながら、各画素に対して実質的に同一の物理的回路レイアウトを維持するために、１つのトランジスタ４１０が、各画素４００、４０２に含まれ得る。トランジスタ４１０が、共有された画素のうちの１つから省略された場合、その画素は、トランジスタ４１０を備えた画素とは異なった光応答を有し得る。第２の感知ノード４１５はまた、ゲート幅Ｗ２、ゲート長さＬ２、および酸化膜厚Ｔｏｘ２を有している第２の増幅回路５３０のゲートに接続される。第２の増幅回路５３０の出力は、出力信号列ライン４３２に接続される。図示されるように、本発明の実施形態は、電源４０５と第２の増幅回路５３０との間に随意的な第２の行選択トランジスタ５５０を含み得る。図９に示される第３の実施形態において、光検出器４０１の全ては、第１の感知ノード４２５のみを使用することによって高いゲインで読み出され得るか、または合計された画素が、共有された感知ノード４１５を使用することによってより低いゲインで読み出され得る。
本発明による実施形態において高いゲインで全ての画素を読み出すために使用するのに適切なタイミング図が、図１０Ａに示される。電荷パケットを読み出している間、第１の行選択トランジスタ４５０のゲートＲＳはオンに保持され、そして、第２の行選択トランジスタ５５０のゲートＲＳ２はオフに保持される。電荷パケットを読み出している間、第２のリセットトランジスタ４１０のゲートＲＧ２は、オンに保持される。時間Ｔ１において、第１のリセットトランジスタ４２０のゲートＲＧ１はオンにパルスされ、第１の感知ノード４２５を電源電圧４０５にリセットする。時間Ｔ２において、高ゲイン増幅器出力４３２のリセットレベル（ＶＲＨ）がサンプリングされる。時間Ｔ３において、移送トランジスタ４３５が、クロックされて、１つの電荷パケットを光検出器４０１から第１の感知ノード４２５へ移送し、そして、高ゲイン増幅器出力４３２の信号レベル（ＶＳＨ）がサンプリングされる。高ゲイン増幅器出力４３２の信号レベルとリセットレベルとの差（ＶＳＨ−ＶＲＨ）が、電荷パケットの高ゲイン測度である。
本発明による実施形態において共通の低ゲイン増幅器５３０を通して複数の画素４００および４０２の合計された電荷を読み出すために使用するのに適切なタイミング図が、図１０Ｂに示される。合計された電荷パケットを読み出している間、第１の行選択トランジスタ４５０のゲートＲＳはオフに保持され、そして、第２の行選択トランジスタ５５０のゲートＲＳ２はオンに保持される。電荷パケットを読み出している間、第１のリセットトランジスタ４２０のゲートＲＧ１は、オンに保持される。時間Ｔ１において、第２のリセットトランジスタ４１０のゲートＲＧ２はオンにパルスされ、組み合わされた第１の感知ノード４２５および第２の感知ノード４１５を電源電圧４０５にリセットする。時間Ｔ２において、低ゲイン増幅器出力４３２のリセットレベル（ＶＲＬ）がサンプリングされる。時間Ｔ３において、移送トランジスタ４３５が、クロックされて、１つの電荷パケットを複数の光検出器４０１の各々から組み合わされた第１の感知ノード４２５および第２の感知ノード４１５へ移送し、そして、低ゲイン増幅器出力４３２の信号レベル（ＶＳＬ）がサンプリングされる。低ゲイン増幅器出力４３２の信号レベルとリセットレベルとの差（ＶＳＬ−ＶＲＬ）が、合計されたパケットの低ゲイン測度である。
本発明の様々な実施形態において、複数の画素からの電荷を合計するときは、飽和を防止するために、低ゲイン増幅器が望まれる。なぜならば、複数の合計された電荷パケットは、高ゲイン増幅器を飽和し得るからである。低ゲイン増幅器ゲート幅（Ｗ２）、ゲート長さ（Ｌ２）、および酸化膜厚（Ｔｏｘ２）が、組み合わされた感知ノード４１５および４２５の大きな入力キャパシタンスによる最適なノイズ性能に対して選択される。高ゲイン増幅器ゲート幅（Ｗ１）、ゲート長さ（Ｌ２）、および酸化膜厚（Ｔｏｘ１）が、感知ノード４２５のみの小さな入力キャパシタンスによる最適なノイズ性能に対して選択される。
タイミング信号の極性およびトランジスタの極性を（ｎ型をｐ型に、ＮＭＯＳをＰＭＯＳに）逆転させることが、本発明による一部の実施形態において使用されることが注目されるべきである。画素の概略図における小さな変更も、本発明による実施形態において可能である。例としてのみ、画素概略図が、移送ゲートトランジスタを除去し得るか、または電源が、行選択トランジスタを除去するためにパルスされ得る。例えば、隣接する画素を合計するのではなく、列にわたり合計すること、任意の数の画素を合計すること、同じ色の画素を合計すること、異なる色の画素を合計すること、または、他は合計せず、一部の画素を合計することのような、図９における画素の代替の合計パターンが可能であるが、これらに限定されない。
本発明による実施形態において、感知ノードは、浮動拡散部として実装され、増幅回路は、ソースフォロワートランジスタとして実装される。
本発明の実施形態は、例えばデジタルカメラ、デジタルビデオカメラ、スキャナ、およびテレスコープを含む様々に異なるシステムおよびデバイスに利用され得る。図１１は、本発明の実施形態による例示的な画像捕捉デバイス１１００を示す。画像捕捉デバイス１１００は、図１１においてデジタルカメラとして実装される。
撮像対象場面からの光１１０２が、撮像段階１１０４に入力され、撮像段階１１０４において、光は、レンズ１１０６によって焦点が合わされて、ＣＣＤ画像センサ１１０８（図２、５、６および／または９に示された特徴）上に画像を形成する。画像センサ１１０８は、入射光を、その各画素に対する電気信号に変換する。当該技術分野で公知のとおり、画像センサ１１０８の画素は、その上に適用されるカラーフィルタアレイ（図示されず）を有し得、それによって、各画素は、撮像スペクトルの一部分を感知する。
光は、画像センサ１１０８によって感知される前に、レンズ１１０６およびフィルタ１１１０を通過する。随意的に、光１１０２は、制御可能なアイリス１１１２および機械的なシャッター１１１４を通過する。フィルタ１１１０は、明るく照らされた場面を撮像するための随意的な減光フィルタを含み得るか、または本質的にこれから成り得る。露光コントローラ１１１６は、輝度センサブロック１１１８によって計測されるとおりの、場面において利用可能な光の量に応答し、フィルタ１１１０、アイリス１１１２、シャッター１１１４の動作、および、画像センサ６０８の積分時間（または露光時間）を調節して、画像センサ１１０８によって感知される画像の輝度を制御する。
特定のカメラ構成についてのこの説明は、当業者によく知られており、多くの変更およびさらなる特徴が存在し、または存在し得ることは明らかである。例えば、オートフォーカスシステムが追加され得るか、またはレンズは分離可能および互換性があり得る。本発明の実施形態は、任意のタイプのデジタルカメラに適用され得、この場合、同様な機能性が代替のコンポーネントによって提供されることが理解される。例えば、デジタルカメラは、比較的単純な全自動のデジタルカメラであり得、この場合、シャッター１１１４は、デジタル一眼レフカメラに見られ得るようなより複雑なフォーカルプレーン構成である代わりに、比較的単純な可動式ブレードシャッター（ｂｌａｄｅ ｓｈｕｔｔｅｒ）などである。本発明の実施形態はまた、単純なカメラデバイスに含まれる撮像コンポーネント内に組み込まれ得るが、この単純なカメラデバイスの例としては、例えば携帯電話および自走車両に見られるようなものがあり、これらは、制御可能なアイリス１１１２および／または機械的なシャッター１１１４なしで操作され得る。レンズ１１０６は、固定された焦点距離レンズまたはズームレンズであり得る。
図示されるように、（１つ以上の画素から集められた電荷の量に対応する）画像センサ１１０８からのアナログ信号は、アナログ信号プロセッサ１１２０によって処理され、そして１つ以上のアナログデジタル（Ａ／Ｄ）変換器１１２２に適用される。タイミング発生器１１２４は、画像センサ１１０８における行、列、または画素を選択するための様々なクロック信号を生成し、画像センサ１１０８の外へ電荷を移送し、そしてアナログ信号プロセッサ１１２０およびＡ／Ｄ変換器１１２２の動作を同期させる。画像センサ段階１１２６は、画像センサ１１０８と、アナログ信号プロセッサ１１２０と、Ａ／Ｄ変換器１１２２と、タイミング発生器１１２４とを含み得る。結果として生じる、Ａ／Ｄ変換器１１２２からのデジタル画素値のストリームは、デジタル信号プロセッサ（ＤＳＰ）１１３０と関連するメモリ１１２８に格納される。
ＤＳＰ１１３０は、例示される実施形態における３つのプロセッサまたはコントローラのうちの１つであり、これらには、システムコントローラ１１３２および露光コントローラ１１１６も含まれる。複数のコントローラおよびプロセッサの間でカメラ機能の制御をこのように分割することは通常のことであるが、これらのコントローラまたはプロセッサは、カメラの機能的動作および本発明の実施形態の適用に影響を与えることなく、様々な方法で組み合わせられる。これらのコントローラまたはプロセッサは、１つ以上のＤＳＰデバイス、マイクロコントローラ、プログラム可能な論理デバイス、または他のデジタル論理回路を含み得るか、またはこれらから本質的に成り得る。このようなコントローラまたはプロセッサの組み合わせが記載されたが、１つのコントローラまたはプロセッサが、必要とされる機能のすべてを実行するように指定され得ることは明らかである。これらの変更のすべてが同じ機能を実行し得、そして、本発明の様々な実施形態の範囲内にあり、用語「処理段階」は、本明細書においては、例えば、図１１の処理段階１１３４における局面のような１つの局面内のこの機能性の全てを包含するように使用される。
例示される実施形態において、ＤＳＰ１１３０は、ソフトウェアプログラムに従ってメモリ１１２８におけるデジタル画像データを操作するが、このソフトウェアプログラムは、プログラムメモリ１１３６に格納されており、そして、画像捕捉中の実行のためにメモリ１１２８にコピーされる。ＤＳＰ１１３０は、本発明の実施形態において、画像処理のために必要なソフトウェアを実行する。メモリ１１２８は、例えばＳＤＲＡＭのような任意のタイプのランダムアクセスメモリを含み得るか、または本質的にこれから成り得る。アドレスおよびデータ信号のための経路であるバス１１３８は、ＤＳＰ１１３０を、それと関連するメモリ１１２８、Ａ／Ｄ変換器１１２２、および他の関連デバイスに接続する。
システムコントローラ１１３２は、プログラムメモリ１１３６に格納されたソフトウェアプログラムに基づいて画像捕捉デバイス１１００の全体的動作を制御し、プログラムメモリ１１３６は、例えばフラッシュＥＥＰＲＯＭまたは他の不揮発性メモリを含み得るか、またはこれらから本質的に成り得る。このメモリはまた、画像捕捉デバイス１１００がパワーダウンされる場合に保存されるべき画像センサ較正データ、ユーザ設定選択、および／または他のデータを格納するために使用され得る。システムコントローラ１１３２は、既に説明されたようにレンズ１１０６、フィルタ１１１０、アイリス１１１２、およびシャッター１１１４を操作するように露光コントローラ１１１６を指示することによって、画像センサ１１０８および関連する素子を操作するようにタイミング発生器１１２４を指示することによって、および捕捉された画像データを処理するようにＤＳＰ１１３０を指示することによって、画像捕捉のシーケンスを制御する。画像が捕捉され、処理された後、メモリ１１２８に格納された最終的な画像ファイルは、インターフェース１１４０を介してホストコンピュータに移送され得、取り外し可能なメモリカード１１４２または他の格納デバイスに格納され得、および／または画像ディプレイ１１４４にユーザのために表示され得る。
バス１１４６は、アドレス、データおよび制御信号のための経路を含み、そして、システムコントローラ１１３２をＤＳＰ１１３０、プログラムメモリ１１３６、システムメモリ１１４８、ホストインターフェース１１４０、メモリカードインターフェース１１５０、および／または他の関連デバイスに接続する。ホストインターフェース１１４０は、表示、格納、操作、および／またはプリンティングのために画像データを移送するために、パーソナルコンピュータまたは他のホストコンピュータへの高速接続を提供する。このインターフェースは、ＩＥＥＥ１３９４もしくはＵＳＢ２．０シリアルインターフェースまたは任意の他の適切なデジタルインターフェースを含み得るか、または本質的にこれらから成り得る。メモリカード１１４２は通常、ソケット１１５２の中に挿入され、およびメモリカードインターフェース１１５０を介してシステムコントローラ１１３２に接続されるコンパクトフラッシュ（登録商標）カードである。利用され得る他のタイプの格納には、限定するものではないが、ＰＣカード、マルチメディアカード、および／またはＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードが含まれる。
処理された画像は、システムメモリ１１４８におけるディスプレイバッファへコピーされ得、そして、ビデオ符号化器１１５４を介して連続的に読み出されて、ビデオ信号を生成する。この信号は、外部のモニタ上での表示のために画像捕捉デバイス１１００から直接的に出力され得るか、またはディスプレイコントローラ１１５６によって処理されて、そして画像ディスプレイ１１４４上に提示され得る。このディスプレイは通常、アクティブマトリクスカラー液晶ディスプレイであるが、しかし、他のタイプのディスプレイが利用され得る。
ビューファインダディスプレイ１１６０、露光ディスプレイ１１６２、ステータスディスプレイ１１６４、画像ディスプレイ１１４４、およびユーザ入力部１１６６の全てを含むか、またはこれらの任意の組み合わせを含むユーザインターフェース１１５８は、露光コントローラ１１１６およびシステムコントローラ１１３２上で実行される１つ以上のソフトウェアプログラムによって制御され得る。ユーザ入力部１１６６は通常、ボタン、ロッカスイッチ、ジョイスティック、回転式ダイアル、および／またはタッチスクリーンの何らかの組み合わせを含む。露光コントローラ１１１６は、光計測、露光モード、オートフォーカスおよび他の露光機能を実行する。システムコントローラ１１３２は、例えば画像ディスプレイ１１４４上のような、１つ以上のディスプレイ上に提示されるグラフィカルユーザインターフェース（ＧＵＩ）を管理する。このＧＵＩは通常、様々に選択枝を選択すること、および捕捉された画像を検討するための見直しモードに対するメニューを含む。
露光コントローラ１１１６は、露光モード、レンズ口径、露光時間（シャッタ速度）、および露光指数またはＩＳＯ感度レーティング（ｒａｔｉｎｇ）を選択するユーザ入力を受け入れ得、そして、次の捕捉に対してユーザ入力に従ってレンズおよびシャッターに指示する。随意的な輝度センサ１１１８が、場面の輝度を測定するために使用され得、そして、手動でＩＳＯ感度レーティング、口径、およびシャッター速度を設定する場合に、ユーザが参照すべき露光計機能を提供し得る。この場合、ユーザが１つ以上の設定を変更するにつれて、ビューファインダディスプレイ１１６０上に提示される明度計インジケータが、どの程度に画像が過度に露光されるか、または露光が不足するかをユーザに告げる。代替の場合においては、輝度情報は、画像ディスプレイ１１４４上での表示に対するプリビューストリームにおいて捕捉される画像から取得される。自動露光モードにおいては、ユーザが１つの設定を変更すると、露光コントローラ１１１６が別の設定を自動的に変更して、正しい露光を維持する。例えば、所与のＩＳＯ感度レーティングに対して、ユーザがレンズ口径を低減すると、露光コントローラ１１１６が露光時間を自動的に増加させて、同じ全体的露光を維持する。
画像捕捉デバイスの以上の説明は、当業者にはよく知られている。可能な多くの変更が存在し、それらは、コストを低減し、特徴を付加し、またはそれらの性能を向上させるために選択され得ることが明らかである。
本明細書に使用された用語および表現は、説明の用語および表現として使用され、限定の用語および表現としては使用されておらず、そして、そのような用語および表現の使用において、提示および説明された特徴またはその部分のいかなる均等物をも除外する意図はない。さらに、本発明の特定の実施形態が説明されたが、本明細書に開示された概念を組み込む他の実施形態が、本発明の精神および範囲から逸脱することなく使用され得ることが当業者には明らかである。従って、説明された実施形態は、あらゆる点において、例示するのみであり、限定するものではないとして考えられるべきである。

Claims (19)

  1. 画像センサであって、該画像センサは、
    入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、
    該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルと
    を備え、該出力チャネルは、
    光電荷を電圧に変換するための感知ノードと、
    該感知ノードに接続されているキャパシタンス制御ユニットと、
    該感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、
    該キャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路と
    を備えている、画像センサ。
  2. 前記キャパシタンス制御ユニットは、２つのリセットトランジスタと該２つのリセットトランジスタの間に接続された第２の感知ノードとを備えている、請求項１に記載の画像センサ。
  3. 前記第２の増幅回路は、前記第２の感知ノードに接続されている、請求項２に記載の画像センサ。
  4. （ｉ）前記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを備え、（ｉｉ）前記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを備えている、請求項１に記載の画像センサ。
  5. 前記第１のゲート酸化膜厚と前記第２のゲート酸化膜厚とは異なっている、請求４に記載の画像センサ。
  6. 前記第１のゲート幅対前記第１のゲート長さの比率は、前記感知ノードのキャパシタンスに基づいて選択される、請求項４に記載の画像センサ。
  7. 前記第２のゲート幅対前記第２のゲート長さの比率は、前記感知ノードおよび前記第２の感知ノードの組み合わされたキャパシタンスに基づいて選択される、請求項４に記載の画像センサ。
  8. 前記第１のゲート幅対前記第１のゲート長さの比率は、前記第２のゲート幅対前記第２のゲート長さの比率よりも小さい、請求項４に記載の画像センサ。
  9. 各ＰＳＲは、ＣＣＤ画像センサ画素の一部分であり、前記出力チャネルは、ＣＣＤ画像センサ画素の複数の列に関連付けられている、請求項１に記載の画像センサ。
  10. 各ＰＳＲは、ＣＭＯＳ画像センサ画素の一部分であり、異なる出力チャネルが、各ＣＭＯＳ画像センサ画素と関連付けられている、請求項１に記載の画像センサ。
  11. 画像センサであって、該画像センサは、
    入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、
    該ＰＳＲのうちの少なくとも１つに関連付けられている（ｉ）光電荷を電圧に変換するための第１の感知ノード、（ｉｉ）該第１の感知ノードに接続されている第１のキャパシタンス制御ユニット、および（ｉｉｉ）該第１の感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、
    該ＰＳＲのうちの少なくとも他の１つと関連付けられている（ｉ）光電荷を電圧に変換するための第２の感知ノード、（ｉｉ）該第２感知ノードに接続されている第２のキャパシタンス制御ユニット、および（ｉｉｉ）該第２の感知ノードに接続され、第２の相互コンダクタンスを有している第２の増幅回路と、
    該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している第３の増幅回路と
    を備えている、画像センサ。
  12. 前記第１の相互コンダクタンスおよび前記第２の相互コンダクタンスはほぼ等しい、請求項１１に記載の画像センサ。
  13. 前記第３の相互コンダクタンスは、前記第１の相互コンダクタンスと前記第２の相互コンダクタンスとの両方よりも大きい、請求項１１に記載の画像センサ。
  14. （ｉ）前記第１の増幅回路は、第１のゲート長さ、第１のゲート幅、および第１のゲート酸化膜厚を有している第１のトランジスタを備え、（ｉｉ）前記第２の増幅回路は、第２のゲート長さ、第２のゲート幅、および第２のゲート酸化膜厚を有している第２のトランジスタを備え、（ｉｉｉ）前記第３の増幅回路は、第３のゲート長さ、第３のゲート幅、および第３のゲート酸化膜厚を有している第３のトランジスタを備えている、請求項１１に記載の画像センサ。
  15. （ｉ）前記第１のゲート長さは、前記第２のゲート長さとほぼ等しく、（ｉｉ）前記第１のゲート幅は、前記第２のゲート幅とほぼ等しく、（ｉｉｉ）前記第１のゲート酸化膜厚は、前記第２のゲート酸化膜厚とほぼ等しい、請求項１４に記載の画像センサ。
  16. 前記第１のゲート幅対前記第１のゲート長さの比率は、前記第３のゲート幅対前記第３のゲート長さの比率よりも小さい、請求項１５に記載の画像センサ。
  17. 画像センサであって、該画像センサは、
    （ｉ）入射光に応答して光電荷を蓄積するための第１の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第１の感知ノードと、（ｉｉｉ）該第１の感知ノードに接続されている第１のキャパシタンス制御ユニットと、（ｉｖ）該第１の感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路とを備えている第１の画素と、
    （ｉ）入射光に応答して光電荷を蓄積するための第２の感光性領域と、（ｉｉ）光電荷を電圧に変換するための第２の感知ノードと、（ｉｉｉ）該第２の感知ノードに接続されている第２のキャパシタンス制御ユニットと、（ｉｖ）該第２の感知ノードに接続され、第２の相互コンダクタンスを有している第２の増幅回路とを備えている第２の画素と、
    該第１のキャパシタンス制御ユニットおよび該第２のキャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスまたは該第２の相互コンダクタンスのうちの少なくとも１つよりも大きな第３の相互コンダクタンスを有している第３の増幅回路と
    を備えている、画像センサ。
  18. 画像センサにおいて低いゲインおよび高いゲインで蓄積された電荷を測定する方法であって、該画像センサは、感光性領域（ＰＳＲ）のアレイと、少なくとも１つのＰＳＲと関連付けられている出力チャネルとを有し、該出力チャネルは、（ｉ）感知ノードと、（ｉｉ）第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｉｉ）該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有する第２の増幅回路とを備え、該方法は、
    入射光に応答して少なくとも１つのＰＳＲ内で電荷を蓄積することと、
    該蓄積された電荷を該感知ノードに移送する前に、（ｉ）該第１の増幅回路により高ゲインリセットレベルをサンプリングすること、および（ｉｉ）該第２の増幅回路により低ゲインリセットレベルをサンプリングすることと、
    該電荷を電圧に変換するために、該蓄積された電荷を該感知ノードに移送することと、
    該蓄積された電荷を該感知ノードに移送した後に、（ｉ）該第１の増幅回路により該蓄積された電荷に対応する高ゲイン信号レベルをサンプリングすること、および（ｉｉ）該第２の増幅器回路により該蓄積された電荷に対応する低ゲイン信号レベルをサンプリングすることと
    を含み、
    （ｉ）該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差であり、かつ（ｉｉ）該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと該高ゲインリセットレベルとの差である、方法。
  19. 画像センサにおいて低いゲインまたは高いゲインのうちの少なくとも１つで蓄積された電荷を測定する方法であって、該画像センサは、入射光に応答して光電荷を蓄積するための感光性領域（ＰＳＲ）のアレイと、該ＰＳＲのうちの少なくとも１つと関連付けられている出力チャネルとを備えており、該出力チャネルは、（ｉ）光電荷を電圧に変換するための感知ノードと、（ｉｉ）該感知ノードに接続されているキャパシタンス制御ユニットと、（ｉｉｉ）該感知ノードに接続され、第１の相互コンダクタンスを有している第１の増幅回路と、（ｉｖ）該キャパシタンス制御ユニットに接続され、該第１の相互コンダクタンスよりも大きい第２の相互コンダクタンスを有している第２の増幅回路とを備え、該方法は、
    （ｉ）蓄積された電荷を該感知ノードに移送する前に、該第１の増幅回路により高ゲインリセットレベルをサンプリングすること、および（ｉｉ）蓄積された電荷を該感知ノードに移送した後に、該第１の増幅回路により高ゲイン信号レベルをサンプリングすることであって、該蓄積された電荷の高ゲイン測度は、該高ゲイン信号レベルと高ゲインリセットレベルとの差である、こと、または
    （ｉ）蓄積された電荷を該感知ノードに移送する前に、該第２の増幅回路により低ゲインリセットレベルをサンプリングすること、および（ｉｉ）蓄積された電荷を該感知ノードに移送した後に、該第２の増幅回路により低ゲイン信号レベルをサンプリングすることであって、該蓄積された電荷の低ゲイン測度は、該低ゲイン信号レベルと該低ゲインリセットレベルとの差である、こと
    のうちの少なくとも１つを含む、方法。
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