以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
(従来の固体撮像素子の問題)
本発明の実施形態に係る固体撮像素子について説明する前に、従来の固体撮像素子の問題について説明する。図1は、従来の固体撮像素子10の構成を示す説明図である。ここで、図1は、固体撮像素子としてCMOSイメージセンサを示している。
図1を参照すると、固体撮像素子10は、画素部12と、行駆動回路14と、増幅部16と、多重器18と、A/Dコンバータ20とを備える。
画素部12は、マトリクス状に配置された画素12a1〜画素12mn(m、nは、正の整数)を備える。画素部12が備える各画素は、入力される光に応じて画素信号を生成するフォトダイオード(光電変換素子)を備え、行駆動回路14から伝達される選択信号に応じて、接続された信号線22a〜信号線22mに当該画素信号を出力する。
行駆動回路14は、画素部12の各画素対して選択的に上記選択信号を印加することによって、画素信号を出力する画素を制御する。例えば、行駆動回路14が上記選択信号を画素部12の行単位に印加した場合には、各信号線には、各信号線に接続された画素のうちの上記選択信号が印加された画素に対応する画素信号が伝達されることとなる。
増幅部16は、信号線22aに接続される増幅器16a、信号線22bに接続される増幅器16b、…、信号線22mに接続される増幅器16nを備える。
多重器18は、各増幅器から出力される増幅された画素信号を多重化し、多重化された画素信号(以下、「画像信号」という。)をA/Dコンバータ20(Analog to Digital converter)へ出力する。
A/Dコンバータ20は、多重器18から出力される画像信号をデジタル信号に変換する。デジタル信号に変換された画像信号は、例えば、撮像装置(図示せず)の信号処理回路(図示せず)に伝達され、当該信号処理回路(図示せず)においてJpeg(Joint Photographic Experts Group)コーディング処理などの各種処理が行われる。
固体撮像素子10は、例えば、図1に示すような構成によって、撮像した被写体に対応する画像信号を得ることができる。
[従来の固体撮像素子10が備える増幅器の構成と固体撮像素子10の問題]
以下、固体撮像素子10が備える増幅器の構成、および当該増幅器を備えることによる固体撮像素子10の問題について説明する。また、以下では、固体撮像素子10が備える増幅器のうち、増幅器16aを例に挙げて説明する。
〔i〕増幅器16aの第1の構成例と、固体撮像素子10に生じる問題
〔i−1〕増幅器16aの第1の構成例:オペアンプを用いた増幅器
図2は、従来の固体撮像素子10が備える増幅器16aの第1の構成例を示す説明図である。図2を参照すると、増幅器16aは、オペアンプOP(Operational Amplifier)、スイッチト・キャパシタ回路C10(スイッチは図示せず)、およびスイッチト・キャパシタ回路C11(スイッチは図示せず)を備える。
図2に示す増幅器16aは、上記の構成によって、スイッチト・キャパシタ回路C10の静電容量と、オペアンプOPのフィードバック回路としてのスイッチト・キャパシタ回路C11の静電容量との容量比に応じた利得で入力された画素信号Vinputを増幅する。つまり、図2に示す増幅器16aは、例えば、スイッチト・キャパシタ回路C11の静電容量をスイッチなどで切り替えることによって、利得を変更することができる。
〔i−2〕第1の構成例に係る増幅器を備えることにより固体撮像素子10に生じる問題
しかしながら、図2に示す増幅器16aは、スイッチト・キャパシタ回路C10、C11や、オペアンプOPなどの占有面積が大きな回路あるいは素子で構成されるため、増幅器全体の微細化が困難である。ここで、固体撮像素子の高解像度化に伴い、画素部12が備える画素数が増えれば増えるほど信号線の数が増え、また、信号線の増加は、増幅部16に備えられる増幅器数の増加へと繋がる。したがって、固体撮像素子10の高解像度化が進めば進むほど増幅部16の回路面積は大きなものとなり、結果として、固体撮像素子10のサイズは大きくなってしまう。
また、図2に示す増幅器16aは、オペアンプOPを用いて信号線から伝達される画素信号を増幅するため、増幅された画素信号Voutputには、オペアンプOPが発生させたノイズが混入してしまう。したがって、図2に示す増幅器16aを備える固体撮像素子10では、オペアンプOPが発生させたノイズに起因して感度の低下が生じてしまう。
さらに、図2に示す増幅器16aは、オペアンプOPを用いて信号線から伝達される画素信号を増幅するため、画素信号の増幅のためには所定の電力を消費する必要とする。ここで、上述したように、固体撮像素子10の高解像度化が進めば進むほど増幅部16が備える増幅器の数が増えるため、消費される電力の量もまた大きくなってしまう。したがって、図2に示す増幅器16aを備える固体撮像素子10は、固体撮像素子全体の消費電力を低減させることが困難である。
上記のように、図2に示す増幅器16aを備えた固体撮像素子10では、増幅器16aの構成に起因して、例えば、固体撮像素子10のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題が生じてしまう。
〔ii〕増幅器16aの第2の構成例と、固体撮像素子10に生じる問題
次に、固体撮像素子10が備える増幅器16aの第2の構成例として、オペアンプを用いずに信号を増幅する増幅器を挙げる。以下では、オペアンプを用いずに信号を増幅する第2の構成例に係る増幅器として、離散時間パラメトリック増幅器(MOSFETパラメトリック増幅器)を適用した場合について説明する。
〔ii−1〕離散時間パラメトリック増幅器の増幅の原理
図3は、離散時間パラメトリック増幅器における電圧信号の増幅の原理を説明する説明図である。図3(a)は、離散時間パラメトリック増幅器が電荷を蓄えるTrack状態を示しており、図3(b)は、離散時間パラメトリック増幅器が蓄えられた電荷を保持するHold状態を示している。また、図3(c)は、離散時間パラメトリック増幅器が電圧を増幅するBoost状態を示している。
図3を参照すると、離散時間パラメトリック増幅器は、例えば、入力電圧Viを出力する電源(例えば、図1の各画素に対応する。)と、静電容量が可変する可変静電容量素子と、当該可変静電容量素子に対する入力電圧Viの入力を制御するスイッチSWで構成される。
パラメトリック増幅器の概要動作について説明すると以下の通りである。まず、Track状態(図3(a))においては、スイッチSWがオン(ON)状態とされ、スイッチSWを通じて静電容量がCiの可変静電容量素子に入力電圧Viが印加される。したがって、可変静電容量素子の両端には、入力電圧Viと、可変静電容量素子の容量Ciの積として与えられる電荷Q(=Ci・Vi)が蓄えられる。
Track状態において、スイッチSWがOFFに変化し、パラメトリック増幅器がHold状態(図3(b))に遷移すると、可変静電容量素子には、Track状態において蓄積された電荷Qが保持される。この結果、上記可変静電容量素子の両電極間の電位差はスイッチSWが開く直前の入力電圧Viに保持される。
Hold状態において、図3(c)に示すように、可変静電容量素子の静電容量がCiからCoに変化した場合、可変静電容量素子の両電極間に発生する電位差は、以下の数式1に示すように変化する。
数式1に示すように、容量変化後の電極間電位差は、(Ci/Co)に比例することとなる。したがって、可変静電容量素子の容量をCo<Ciとすることにより、可変静電容量素子の両電極間に発生する電位差を「k」倍にBoost(増幅)させることができる(なお、Ci<Coの場合には、電極間電位差は減衰される)。ここで、数式1における「k」は、容量変化比と呼ばれる。
〔ii−2〕従来のMOSFETパラメトリック増幅器の構成と問題
次に、上記離散時間パラメトリック増幅器の原理を利用した、従来のMOSFETパラメトリック増幅器の問題について説明する。
〔第1の問題〕
図4は、従来のMOSFETパラメトリック増幅器におけるn(negative)−MOSFETの構造を示す説明図である。ここで、図4(a)は、従来のMOSFETパラメトリック増幅器のTrack状態を示しており、図4(b)は、従来のMOSFETパラメトリック増幅器のBoost状態を示している。
図4に示すように、従来のMOSFETパラメトリック増幅器は、バイアス電圧源がスイッチSW1_1を介してn−MOSFETのゲート端子(Gate)に接続され、このスイッチSW1_1の接続状態(ON/OFF状態)に応じてゲート端子にバイアス電圧Vbiasが印加される。また、ソース端子(Source)、およびドレイン端子(Drain)は、スイッチSW2_1を介して、電源電圧Vddを出力する電源(以下、「電源電圧源」という。)、または、グランドに接続される。すなわち、従来のMOSFETパラメトリック増幅器のソース端子、およびドレイン端子に印加される電圧は、スイッチSW2_1の接続状態に応じて変化する。また、Bulk端子はグランドに接続される。
上記MOSFETパラメトリック増幅器は、Track状態において、スイッチSW1_1がON、スイッチSW2_1がグランドに接続された状態となる(図4(a))。この結果、ゲート端子にはバイアス電圧Vbiasが印加され、ソース端子とドレイン端子とは、グランド電圧に維持される。ここで、バイアス電圧Vbiasをn−MOSFETの閾値電圧Vtよりも高く設定した場合、n−MOSFETは強い反転状態となり、酸化膜AとP基盤(P−substrate)との界面には反転層(Inversion layer)Bが形成され、電子(Electrons)が蓄積される。この結果として、n−MOSFETの静電容量は増大する。
次に、図4(b)に示すように、スイッチSW1_1がOFF、スイッチSW2_1が電源電圧源側に接続されると、ソース端子とドレイン端子とには電源電圧Vddが印加され、ゲート端子にはバイアス電圧Vbiasが印加されていない状態に変化する。上記の状態においては、ソース端子とドレイン端子とに印加された電源電圧Vddにより、図4(a)において酸化膜AとP基盤(P−substrate)との界面に生じた反転層Bが消失し、負イオン(Negative Ions)が増えてn−MOSFETの静電容量は減少する。また、このとき、ゲート端子は電荷が保持されている状態であるので、図4(b)のようにスイッチの接続状態が変化し、静電容量の変化が生じるとゲート端子の電圧はバイアス電圧Vbiasを容量変化比倍にBoost(増幅)した値に変化することになる(数式1参照)。なお、図4では、n−MOSFETを示したが、p(positive)−MOSFETであっても、導電性が逆となり、また、Bulk端子が電源電圧Vddを出力する電源電圧源側に接続されるという違いはあるが、ゲート端子の電圧の増幅の原理は同様となる。以下、従来のMOSFETパラメトリック増幅器の説明は、n−MOSFETを用いて行う。
図5は、従来の固体撮像素子が備える増幅器16aの第2の構成例を示す説明図であり、図4に示す従来のMOSFETパラメトリック増幅器の構造を回路で示している。ここで、図5(a)は従来のMOSFETパラメトリック増幅器のTrack状態を示しており、図5(b)は従来のMOSFETパラメトリック増幅器のBoost状態を示している。
また、図6は、図5に示す従来のMOSFETパラメトリック増幅器50に係る信号の波形を示す説明図である。ここで、図6(a)は、図5が備えるスイッチを制御する制御クロック信号示しており、図6(b)は、MOSFETパラメトリック増幅器50に入力される入力電圧信号Vinput1_1を示している。また、図6(c)は、MOSFETパラメトリック増幅器50から出力される出力電圧信号Voutput1_1を示している。
ここで、MOSFETパラメトリック増幅器50に入力される入力電圧信号Vinput1_1は、図6(b)に示すように、バイアス電圧Vbiasと電圧信号Vinとが重畳された信号である。
また、以下では、MOSFETパラメトリック増幅器50において、以下の(1)、(2)の関係が成立する場合を例に挙げて説明する。
(1)スイッチSW1_1が、図6(a)に示すクロック信号φ1_1と同期して作動し、クロック信号φ1_1がハイ(high)のとき「ON」、ロー(low)のとき「OFF」となる。
(2)スイッチSw2_1が、図6(a)に示すクロック信号φ2_1と同期して作動し、クロック信号φ2_1がハイのとき「電源電圧源側に接続」され、ローのとき「グランド側に接続」される。
上記の場合において、クロック信号φ1_1が「ハイ」になっている間、スイッチSW1_1が「ON」となり、また、このとき、クロック信号φ1_1に対して反転したクロック信号φ2_1は「ロー」であるのでスイッチSW2_1がグランドに接続される。この結果、MOSFETパラメトリック増幅器50は、Track状態(図5(a))となる。すなわち、MOSFETパラメトリック増幅器50では、Gate酸化膜のP基盤側には反転層が形成されてゲート端子の電圧が入力電圧信号Vinput1_1に追従して変化し、n−MOSFETに電荷が蓄積される。
次に、クロック信号φ1_1が「ロー」に変化すると、スイッチSW1_1が「OFF」となる。また、このとき、クロック信号φ2_1は、クロック信号φ1_1に追従して「ハイ」となり、スイッチSW2_1が電源電圧源に接続される(実際には、両信号の反転タイミングは、ずれているが、この点については後述する)。この結果、MOSFETパラメトリック増幅器50は、Boost状態に遷移し、n−MOSFETの静電容量は減少する。このとき、n−MOSFETのゲート端子は電荷を保持しているので、数式1に示すように静電容量の変化に応じて、入力電圧信号Vinput1_1が容量変化比倍に増幅された値となる。なお、図5では示していないが、図6(a)に示すように、クロック信号φ1_1が立ち下がってからクロック信号φ2_1が立ち上がることで(すなわち、両信号の反転タイミングに時間差があることにより)、図5(a)に示すTrack状態からHold状態を経て、図5(b)に示すBoost状態に遷移する。
ここで、MOSFETパラメトリック増幅器50がBoost状態に遷移した際の、n−MOSFETのゲート端子の電圧(Boost電圧)、すなわち、MOSFETパラメトリック増幅器50の出力電圧Voutput1_1を考える。このとき、図6(c)に示すように、出力電圧Voutput1_1は、入力電圧Vinput1_1(=バイアス電圧Vbias+電圧信号Vin)が容量変化比倍(k倍)に増幅された値となる。すなわち、本来Boostすべき電圧信号Vinのみならず、バイアス電圧Vbiasもこれに伴って容量変化比倍されてしまう。
したがって、MOSFETパラメトリック増幅器50を備える回路では、出力電圧Voutput1_1が必要以上に高くなってしまい、回路の微細化や低消費電力化に適さなくなる。なお、図6(c)では、増幅された電圧信号Vinが一部k’(0<k’<k)倍の増幅となるなど、出力電圧Voutput1_1に歪みが生じているが、この問題については次に示す。
〔第2の問題〕
上述した従来のMOSFETパラメトリック増幅器50における第1の問題では、出力電圧Voutput1_1が必要以上に大きくなることを述べたが、図6(c)を参照すると、出力電圧Voutput1_1に上述した歪みが生じていることが分かる。そこで、次に、従来のMOSFETパラメトリック増幅器50における第2の問題として、出力電圧Voutput1_1に歪みが生じる問題を取り上げる。
図7は、従来のMOSFETパラメトリック増幅器50における出力電圧信号Voutputの歪みの要因を示す説明図である。ここで、図7(a)は、図6(c)の出力電圧信号Voutput1_1を連続時間波形として抜き出した周波数5MHzの波形を示している。また、図7(b)は、図7(a)の周波数スペクトラムを示している。
図7(b)を参照すると、5MHzの基本波以外に、−60[dB]のDC(direct current)成分と5MHzより周波数が大きな高調波成分が存在しており、これらのDC成分と高調波成分とが、出力電圧Voutput1_1を歪ませている。上記歪みは、出力電圧Voutput1_1が電源電圧Vddよりも大きくなった際に、n−MOSFETの静電容量が低下することに起因している。つまり、図6(c)において出力電圧Voutput1_1に生じる歪みは、容量変化比が大きくなればなるほど大きくなる。
ここで、出力電圧Voutput1_1に生じる歪みは、入力電圧信号Vinput1_1の増幅により生じたノイズに相当する。したがって、MOSFETパラメトリック増幅器50を増幅部12の増幅器として適用した場合には、図2に示す第1の構成例に係る増幅器16aを適用した場合と同様に、増幅に起因したノイズが画素信号Voutputに混入してしまう。
以上のように、従来のMOSFETパラメトリック増幅器50では、MOSFETパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまうため、少なくとも上述した2つの問題(回路の微細化や低消費電力化に適さない問題/ノイズが生じる問題)を生じさせてしまう。
〔ii−3〕第2の構成例に係る増幅器を備えることにより固体撮像素子10に生じる問題
上述したように、第2の構成例に係る増幅器、すなわち、MOSFETパラメトリック増幅器50では、増幅に起因して回路の微細化や低消費電力化に適さない問題が生じる。ここで、上述したように、固体撮像素子10の高解像度化が進めば進むほど増幅部16が備える増幅器の数は増えるため、固体撮像素子10の微細化や低消費電力化はより困難となる。
また、第2の構成例に係る増幅器では、上述したようにノイズが生じる問題が発生する。したがって、図5に示すMOSFETパラメトリック増幅器50が適用された増幅器16aは、MOSFETパラメトリック増幅器50が発生させたノイズに起因して感度の低下が生じてしまう。
したがって、固体撮像素子10がオペアンプを用いずに信号を増幅する従来の増幅器を備えた場合であっても、固体撮像素子の感度の低下を防止することができず、また、消費電力の低減を図ることができない。
(本発明の実施形態に係る固体撮像素子)
次に、本発明の実施形態に係る固体撮像素子について説明する。図8は、本発明の実施形態に係る固体撮像素子100の構成例を示す説明図である。ここで、図8は、図1に示す従来の固体撮像素子10と同様に、CMOSイメージセンサを示している。以下では、本発明の実施形態に係る固体撮像素子としてCMOSイメージセンサを例に挙げて説明する。
図8を参照すると、固体撮像素子100は、画素部102と、行駆動回路104と、増幅部106と、多重器108と、A/Dコンバータ110とを備える。ここで、図1と図8とを比較すると、本発明の実施形態に係る固体撮像素子100は、従来の固体撮像素子10と基本的に同様の構成を有していることが分かる。
上述したように、従来の固体撮像素子10では、増幅部16を構成する増幅器16a〜増幅器16nの構成に起因して問題が生じる。より具体的には、従来の固体撮像素子10がオペアンプを用いた増幅器(図2に示す増幅器)を備える場合には、少なくとも、固体撮像素子10のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題という3つの問題が生じる。また、従来の固体撮像素子10がMOSFETパラメトリック増幅器50(図5に示す増幅器)を備える場合には、少なくとも、固体撮像素子10の微細化や低消費電力化が困難となる問題、および感度の低下が生じる問題という2つの問題が生じる。
本発明の実施形態に係る固体撮像素子100は、増幅部106を構成する増幅器106a〜106n(後述する)を、図5に示す増幅器(MOSFETパラメトリック増幅器50)とは異なる構成の離散時間パラメトリック増幅器を備えることによって、上述した従来の固体撮像素子10に係る問題を解決する。そこで、固体撮像素子100の構成要素について説明する前に、まず、固体撮像素子100が備える本発明の実施形態に係る増幅器の増幅の原理について説明する。
[固体撮像素子100が備える本発明の実施形態に係る増幅器の増幅の原理]
〔1〕第1の増幅の原理:増幅器が互いに逆導電型の可変静電容量素子を備える場合
図9は、本発明の実施形態に係る増幅器における第1の増幅の原理を説明する第1の説明図である。また、図10は、本発明の実施形態に係る増幅器における第1の増幅の原理を説明する第2の説明図である。ここで、図9(a)は、本発明の実施形態に係る増幅器のTrack状態を示しており、図9(b)は、本発明の実施形態に係る増幅器のHold状態を示している。また、図10(a)〜図10(c)は、本発明の実施形態に係る増幅器のBoost状態における電荷の移動を経時的に示している。
図9(a)、図9(b)および図10(a)〜図10(c)を参照すると、本発明の実施形態に係る増幅器は、静電容量が可変する第1可変静電容量素子Pと、第1可変静電容量素子Pと逆導電型の第2可変静電容量素子Nとを有している。第1可変静電容量素子Pと逆導電型の第2可変静電容量素子Nとには、スイッチSW1の接続状態に応じてバイアス電圧Vdd/2と電圧信号Vinとが入力される。また、第1可変静電容量素子Pは電源電圧源に接続され、第2可変静電容量素子Nはグランドに接続される。なお、図9(a)、図9(b)および図10(a)〜図10(c)では、バイアス電圧をVdd/2として示しているが、上記に限られない。
まず、図9(a)に示すように、スイッチSW1が「ON」状態となると、バイアス電圧Vdd/2と電圧信号VinとがスイッチSW1を通じて第1可変静電容量素子Pおよび第2可変静電容量素子Nに入力される。このとき、第1可変静電容量素子Pの両端には、Vp1=Vdd/2−Vinが印加され、また、第2可変静電容量素子Nの両端には、Vn1=Vdd/2+Vinが印加される。この結果、第1可変静電容量素子Pと第2可変静電容量素子Nに電荷が蓄えられる(Track状態)。
図9(a)に示すTrack状態から、図9(b)に示すようにスイッチSW1が開いてバイアス電圧Vdd/2と電圧信号Vinとが入力されていない状態(Hold状態)になると、本発明の実施形態に係る増幅器においては以下の関係が成立する。
(1)第1可変静電容量素子Pのゲート端子(図8(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qp1=−C1・Vp1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子Nのゲート端子(図8(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qn1=C1・Vn1=C1(Vdd/2+Vin)が保持される。
ここで、第1可変静電容量素子Pのゲート端子と第2可変静電容量素子Nのゲート端子とにおける電荷の差分は、電圧信号Vinに比例した量となる。
次に図10(a)〜図10(c)を参照してBoost状態について説明する。図10(a)は、図9(b)と同様にHold状態を示す図であるが、Boost状態における電荷の移動を説明するために、図9(b)にはないスイッチSW0をさらに設けた構成を示している。ここで、スイッチSW0は、図10(a)〜図10(c)に示すように、第1可変静電容量素子Pと電源電圧源との接続を制御するスイッチであるが、説明の便宜上の架空のスイッチである。つまり、図9(b)と図10(a)とは、実質的に同一である。
図10(a)を参照すると、スイッチSW0が開いているため、図9(b)と同様に第1可変静電容量素子Pのゲート端子の電荷は、Qp1=−C1・Vp1=−C1(Vdd/2−Vin)であり、また、第2可変静電容量素子Nのゲート端子の電荷は、Qn1=C1・Vn1=C1(Vdd/2+Vin)となる。なお、その他の状態は、図9(b)と同様である。
、図10(b)に示すように、図10(a)に示すHold状態から第1可変静電容量素子Pの静電容量と第2可変静電容量素子Nの静電容量を「1/k」倍(すなわち、変化後の静電容量C2=C1/k)に減少させた場合を想定する。このとき、第1可変静電容量素子Pのゲート端子の電荷は、Qp1=−C1・Vp1=−C1(Vdd/2−Vin)=−kC2(Vdd/2−Vin)と表すことができ、同様に、第2可変静電容量素子Nのゲート端子の電荷は、Qn1=C1・Vn1=C1(Vdd/2+Vin)=kC2(Vdd/2+Vin)と表すことができる。
また、第1可変静電容量素子Pの両端にかかる電圧Vp2’は、Vp2’=k(Vdd/2−Vin)となり、容量変化比k倍に増幅される。同様に、第2可変静電容量素子Nの両端にかかる電圧Vn2’は、Vn2’=k(Vdd/2+Vin)となり、容量変化比k倍に増幅される。なお、上記電圧の増幅の原理は、上述した数式1に示す離散時間パラメトリック増幅器の原理と同様である。
次に、図10(c)に示すように、図10(b)の状態からスイッチSW0が閉じられると、第1可変静電容量素子Pが電源電圧源に接続される。このとき、第1可変静電容量素子Pと第2可変静電容量素子Nとには、電源電圧Vddが印加され、第1可変静電容量素子Pから電源電圧源側へ電荷Q’=(k−1)C2・Vdd/2が移動する。そして、電荷Q’の移動と同時に、第1可変静電容量素子Pのゲート端子と第2可変静電容量素子Nのゲート端子とでは、電荷Q’に相当する量の電荷が消滅することとなる。すなわち、第1可変静電容量素子Pのゲート端子の電荷は、Qp2=−C2(Vdd/2−kVin)となり、また、第2可変静電容量素子Nのゲート端子の電荷は、Qn2=C2(Vdd/2+kVin)となる。
ここで、第1可変静電容量素子Pのゲート端子と第2可変静電容量素子Nのゲート端子とにおける電荷の差分は保持されるため、第1可変静電容量素子Pの両端にかかる電圧Vp2は、数式2で表される。また、第2可変静電容量素子Nの両端にかかる電圧Vn2は、数式3で表される。
したがって、本発明の実施形態に係る増幅器は、バイアス電圧と電圧信号とが重畳されたまま一緒に増幅される従来のMOSFETパラメトリック増幅器50とは異なり、電圧信号Vinはk(容量変化比)倍に増幅されるが、バイアス電圧Vdd/2=Vbiasは増幅されない。したがって、本発明の実施形態に係る増幅器は、従来のMOSFETパラメトリック増幅器50のように必要以上に出力電圧が大きくなることはないので、上述した従来のMOSFETパラメトリック増幅器50における2つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
なお、上記では、第1可変静電容量素子Pおよび第2可変静電容量素子Nについて、図9(a)、図9(b)、図10(a)〜図10(c)におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子Pのゲート端子、第2可変静電容量素子Nのゲート端子として説明した。しかしながら、本発明の実施形態に係る増幅器における第1の増幅の原理は、上記の場合に限られず、例えば、図9(a)、図9(b)、図10(a)〜図10(c)におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子Pのソース端子およびドレイン端子、第2可変静電容量素子Nのソース端子およびドレイン端子とした場合であっても適用することができる。
ここで、図9(a)、図9(b)、図10(a)〜図10(c)におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子Pのソース端子およびドレイン端子、第2可変静電容量素子Nのソース端子およびドレイン端子とする場合には、例えば、第1可変静電容量素子Pと第2可変静電容量素子Nとを入れ替えればよい。本発明の実施形態に係る増幅器は、例えば、上記のような構成をとることにより、上述した従来のMOSFETパラメトリック増幅器50における2つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。なお、本発明に係る増幅器が、ゲート端子、ソース端子、およびドレイン端子を備える構成に限られないことは、言うまでもない。
〔2〕第2の増幅の原理:増幅器が互いに同一導電型の可変静電容量素子を備える場合
上記では、本発明の実施形態に係る増幅器として、互いに逆導電型の可変静電容量素子により構成された増幅器を挙げ、当該増幅器の増幅の原理を説明した。しかしながら、本発明の実施形態に係る固体撮像素子が備える増幅器は、上記に限られず、例えば、互いに同一導電型の可変静電容量素子により構成された構成とすることもできる。
図11は、本発明の実施形態に係る増幅器における第2の増幅の原理を説明する説明図である。ここで、図11(a)は、本発明の実施形態に係る増幅器のTrack状態を示し、図11(b)は、本発明の実施形態に係る増幅器のHold状態を示している。また、図11(c)は、本発明の実施形態に係る増幅器のBoost状態を示している。
図11(a)〜図11(c)を参照すると、本発明の実施形態に係る増幅器は、静電容量が可変する第1可変静電容量素子Aと、第1可変静電容量素子Aと同一導電型の第2可変静電容量素子Bとを有している。第1可変静電容量素子Aと第2可変静電容量素子Bとには、スイッチSW1の接続状態に応じてバイアス電圧Vdd/2と電圧信号Vinとが入力される。また、第1可変静電容量素子Aは電源電圧源と接続され、第2可変静電容量素子Bはグランドに接続される。なお、図11では、バイアス電圧をVdd/2としたが、上記に限られない。
まず、図11(a)に示すように、Track状態では、スイッチSW1が閉じられることによりバイアス電圧Vdd/2と電圧信号VinとがスイッチSW1を通じて入力される。したがって、第1可変静電容量素子Aの両端における電位差は、Va1=Vdd/2−Vinとなり、また、第2可変静電容量素子Bの両端における電位差は、Vb1=Vdd/2+Vinとなる。この結果、第1可変静電容量素子Aと第2可変静電容量素子Bには、電荷が蓄えられる。
次に、図11(b)に示すように、Hold状態では、Track状態からスイッチSW1が開くことにより、バイアス電圧Vdd/2と電圧信号Vinとの入力が停止される。ここで、Hold状態では、以下の関係が成立する。
(1)第1可変静電容量素子Aの下端(図11(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qa1=−C1・Va1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子Bの上端(図11(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qb1=C1・Vb1=C1(Vdd/2+Vin)が保持される。
ここで、第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおける電荷の合計QtotalHoldは、QtotalHold=2・C1・Vinとなる。したがって、入力信号Vinが、静電容量C1の2倍の静電容量を有する静電容量素子に入力されているものと等価となる。
次に、図11(c)に示すように、Boost状態では、第1可変静電容量素子Aおよび第2可変静電容量素子Bの静電容量を、それぞれC1からC2(ここで、C1>C2である。)へと1/k倍に減少させる。すなわち、第1可変静電容量素子Aおよび第2可変静電容量素子Bの静電容量は、C2=C1/kとなる。
このとき、第1可変静電容量素子Aから電源電圧源側へ電荷Q’=(k−1)C2・Vdd/2が移動することにより、第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおいて電荷Q’に相当する量の電荷が相殺される。したがって、第1可変静電容量素子Aの下端の電荷は、Qa2=−C2(Vdd/2−kVin)となり、また、第2可変静電容量素子Bの上端の電荷は、Qb2=−C2(Vdd/2+kVin)となる。
したがって、Boost状態では、第1可変静電容量素子Aの両端における電位差は、Va2=Vdd/2−kVinとなり、また、第2可変静電容量素子Bの両端における電位差は、Vb2=Vdd/2+kVinとなる。ここで、Boost状態における第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおける電荷の合計QtotalBoostは、QtotalBoost=2・C1・Vin=QtotalHoldとなる。よって、Boost状態においても電荷は保持される。
図11(a)〜図11(c)に示すように、本発明の実施形態に係る増幅器は、第1の増幅の原理で示した増幅器と同様に、入力されるバイアス電圧Vdd/2=Vbiasを保持したまま、入力される電圧信号Vinをk(容量変化比)倍に増幅することができる。よって、本発明の実施形態に係る増幅器は、第2の増幅の原理を用いて増幅する場合であっても、第1の増幅の原理を用いて増幅する場合と同様に、従来のMOSFETパラメトリック増幅器50のように必要以上に出力電圧が大きくなることはない。したがって、本発明の実施形態に係る増幅器は、上述した従来のMOSFETパラメトリック増幅器50における2つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
なお、上述した本発明の実施形態に係る増幅器の第2の増幅の原理は、増幅器を構成する可変静電容量素子がCMOSの場合、もしくは、可変静電容量素子が同一導電型である場合を問わず、適用することができる。つまり、上記では、第1の増幅の原理と第2の増幅の原理とを分けて説明したが、これらの増幅の原理は、実質的に同じものである。
本発明の実施形態に係る固体撮像素子100は、例えば、互いに逆導電型の可変静電容量素子から構成される増幅器、または、互いに同一導電型の可変静電容量素子から構成される増幅器を備える。上述したように、本発明の実施形態に係る増幅器は、バイアス電圧Vbiasを保持したまま、入力される電圧信号Vinをk(容量変化比)倍に増幅するので、上述した従来のMOSFETパラメトリック増幅器50における2つの問題(回路の微細化や低消費電力化に適さない問題/ノイズが生じる問題)が生じる可能性を非常に小さくすることができる。また、本発明の実施形態に係る固体撮像素子100は、オペアンプを用いずに入力される電圧信号Vinを増幅することができるので、図2に示す従来の増幅器における3つの問題(微細化が困難な問題/ノイズが生じる問題/消費電力が大きい問題)も生じない。
したがって、本発明の実施形態に係る固体撮像素子100は、固体撮像素子100の高解像度化に伴い増幅器の数が増えたとしても、従来の固体撮像素子10において生じる上述した問題が発生する可能性を非常に低くすることができる。よって、本発明の実施形態に係る固体撮像素子100は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
再度図8を参照して、本発明の実施形態に係る固体撮像素子100の構成要素について説明する。画素部102は、マトリクス状に配置された画素102a1〜画素102mnを備える。また、画素部102が備える各画素は、入力される光に応じて画素信号を生成するフォトダイオード(光電変換素子)を備え、行駆動回路104から伝達される選択信号に応じて、接続された信号線112a〜信号線112mに当該画素信号を出力する。
図12は、本発明の実施形態に係る固体撮像素子100が備える画素の構成例を示す説明図である。ここで、図12は、画素部102を構成する画素のうち画素102a1を示しており、その他の画素102a2〜画素102mnも同様の構成を有することができる。
図12を参照すると、画素102a1は、フォトダイオードPD1、トランジスタM1、トランジスタM2、トランジスタM3、およびトランジスタM4を備える。ここで、図12に示す信号TX、信号RST、信号SELは、例えば、行駆動回路104から出力される。また、図12に示す電圧信号Vddは、例えば、固体撮像素子100が備えられる撮像装置(図示せず)から供給されるが、上記に限られない。
フォトダイオードPD1は、入力された光に応じた画素信号を生成する光電変換素子である。トランジスタM1は、画素102a1の感度の向上のために設けられるチャージ転送トランジスタであり、例えば、印加される信号TXがハイのとき画素信号を伝送する。トランジスタM2は、トランジスタM3のゲートに印加される信号をリセットするスイッチであり、例えば、信号RSTがハイのときトランジスタM3のゲートを所定の電圧レベルにリセットする。トランジスタM3は、いわゆるソース・フォロア回路であり、ゲートに印加される信号に応じた信号をソースから出力する。このとき、トランジスタM3は、信号を比較的低いソースインピーダンスによって駆動しなおす。その結果、フォトダイオードPD1が生成した画素信号の減衰を抑制することができるので、トランジスタM3のソースからは画素信号に応じた信号(すなわち、画素信号そのもの)が出力される。よって、画素102a1は、信号のS/N比を向上させることができる。トランジスタM4は、画素102a1からの信号出力を制御するスイッチであり、例えば、信号SEL(選択信号)がハイのとき、トランジスタM3(ソース・フォロア回路)がバイアス電流を得ることによって、信号が接続された信号線へ出力される。
本発明の実施形態に係る画素部102を構成する画素は、例えば、図12に示す構成によって、フォトダイオードPD1が生成した画素信号を選択的に出力することができる。なお、本発明の実施形態に係る画素の構成は、図12に示す構成に限られず、例えば、フォトダイオードひとつに対して3トランジスタで構成する、または、1.75トランジスタで構成する高集積タイプなど、様々な構成をとることができる。
行駆動回路104は、画素部102の各画素対して選択的に上記信号TX、信号RST、信号SEL(選択信号)を印加することによって、画素信号を出力する画素を制御する。例えば、行駆動回路104が上記信号TX、信号RST、信号SELを画素部102の行単位に印加した場合には、各信号線には、各信号線に接続された画素のうちの上記信号TX、信号RST、信号SELが印加された画素に対応する画素信号が伝達されることとなる。
増幅部106は、信号線112aに接続される増幅器106a、信号線112bに接続される増幅器106b、…、信号線112mに接続される増幅器106nを備える。増幅部106を構成する増幅器106a〜106nそれぞれは、上述した本発明の実施形態に係る増幅器の増幅の原理を用いることによって、入力された画素信号を増幅する。以下、本発明の実施形態に係る増幅器の構成について、具体的に説明する。また、以下では、増幅器に入力される入力電圧信号Vinputが、バイアス電圧Vbiasと画素信号Vinとが重畳された信号であるとして説明する。
[本発明の実施形態に係る増幅器の構成例]
〔1〕増幅器の第1の構成例
図13は、本発明の実施形態の固体撮像素子100が備える第1の構成例に係る増幅器120を説明するための第1の説明図であり、増幅器120のTrack状態を示している。また、図14は、本発明の実施形態の固体撮像素子100が備える第1の構成例に係る増幅器120を説明するための第2の説明図であり、増幅器120のBoost状態を示している。なお、図13、図14では、増幅器120内に電源電圧源を示しているが、上記に限られない。例えば、上記電源電圧源は、固体撮像素子100が備えていてもよいし、固体撮像素子100を有する撮像装置などの外部装置に備えられていてもよい。以下、本発明の実施形態に係る種々の増幅器について説明するが、本発明の実施形態に係るその他の増幅器においても同様である。
また、図15は、本発明の実施形態の固体撮像素子100が備える第1の構成例に係る増幅器120を説明するための第3の説明図である。図15(a)は、図13、図14に示す増幅器120が備えるスイッチSW1、SW2、SW3を制御する制御クロック信号を示している。ここで、上記制御クロック信号は、例えば、行駆動回路が生成することができるが、上記に限られず、例えば、固体撮像素子100が備えられる撮像装置(図示せず)から供給されてもよい。また、図15(b)は、増幅器120に入力される入力電圧信号Vinputの一例を示しており、図15(c)は、増幅器120から出力される出力電圧信号Voutputの一例を示している。なお、本発明の実施形態に係る入力電圧信号Vinputの波形が、図15(b)に示すものに限られないことは、言うまでもない。
図13、図14を参照すると、増幅器120は、p−MOSバラクタP1と、n−MOSバラクタN1とを有するCMOSで構成される。ここで、p−MOSバラクタP1と、n−MOSバラクタN1とは、図4に示すMOSFETと同様に、反転層の有無によって静電容量を変化させる。
p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子には、スイッチSW1の接続状態に応じてバイアス電圧Vbiasと画素信号Vinとが入力される。p−MOSバラクタP1のソース端子とドレイン端子とは、スイッチSW2の接続状態に応じて、電源電圧源またはグランドに接続される。また、n−MOSバラクタN1のソース端子とドレイン端子とは、スイッチSW3の接続状態に応じて、電源電圧源またはグランドに接続される。ここで、p−MOSバラクタP1と、n−MOSバラクタN1とは逆導電性を有するので、p−MOSバラクタP1とn−MOSバラクタN1との静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
ここで、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とが、それぞれグランドに接続されることは、第1レベルの制御信号が印加されることに相当する。また、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とが、それぞれ電源電圧源に接続されることは、第1レベルよりも電圧レベルが高い第2レベルの制御信号が印加されることに相当する。したがって、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とに、それぞれ印加される制御信号の電圧レベルは、互いに異なることとなる。
なお、図13、図14では、スイッチSW2、SW3の制御によって、p−MOSバラクタP1とn−MOSバラクタN1とが、電源電圧源またはグランドに選択的に接続されることによって、第1レベルの制御信号または第2レベルの制御信号が印加される構成を示しているが、上記に限られない。例えば、本発明の実施形態に係る固体撮像素子は、第1レベルの制御信号または第2レベルの制御信号を選択的に出力する制御信号生成部(図示せず)を備え、当該制御信号生成部(図示せず)から出力される制御信号がp−MOSバラクタP1とn−MOSバラクタN1とに入力されてもよい。なお、上記制御信号生成部(図示せず)は、例えば、本発明の実施形態に係る固体撮像素子を有する撮像装置などの外部装置に備えることもできることは、言うまでもない。
スイッチSW1(入力部)は、例えば、図15(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子にバイアス電圧Vbiasと画素信号Vinとを入力する。また、スイッチSW1は、例えば、クロック信号φ1がローのときに開くことにより、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子とに対するバイアス電圧Vbiasと画素信号Vinとの入力を制御する。なお、クロック信号φ1とスイッチSW1との関係は上記に限られず、例えば、クロック信号φ1がローのときスイッチSW1が閉じるとしてもよい。また、以下、本発明の実施形態に係る種々の増幅器について説明するが、クロック信号とスイッチとの関係は、上記クロック信号φ1とスイッチSW1との関係と同様に、限定されない。
スイッチSW2は、図15(a)に示すクロック信号φ2と同期してクロック信号φ2がハイのときグランドに接続され、クロック信号φ2がローのとき電源電圧源に接続される。また、スイッチSW3は、クロック信号φ2と同期してクロック信号φ2がハイのとき電源電圧源に接続され、クロック信号φ2がローのときグランドに接続される。ここで、図15(a)に示すように、クロック信号φ1とクロック信号φ2とは、位相が重ならないように入力される。クロック信号φ1とクロック信号φ2との位相関係を重ならないようにすることにより、増幅器120では、Track状態、Hold状態、およびBoost状態が作り出される。
図13を参照すると、Track状態では、スイッチSW1がクロック信号φ1に同期して閉じることにより、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子に入力電圧信号Vinputが入力される。また、スイッチSW2がクロック信号φ2に同期して電源電圧源に接続され、スイッチSW3がクロック信号φ2に同期してグランドに接続されることにより、p−MOSバラクタP1とn−MOSバラクタN1との静電容量は増加する。したがって、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子の電圧は、入力電圧信号Vinputに追従して変化し、入力電圧信号Vinputに応じた電荷がp−MOSバラクタP1とn−MOSバラクタN1とに蓄積される。
次に図14を参照すると、Boost状態では、スイッチSW1がクロック信号φ1に同期して開くことにより、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子に入力電圧信号Vinputは入力されない。また、スイッチSW2がクロック信号φ2に同期してグランドに接続され、スイッチSW3がクロック信号φ2に同期して電源電圧源に接続されることにより、p−MOSバラクタP1とn−MOSバラクタN1との静電容量は減少する。このとき、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子は電荷を保持しているので、数式2、数式3に示すように静電容量の変化によって、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅される。
したがって、増幅器120の出力電圧信号Voutputは、図15(c)に示すように、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された波形となる。ここで、出力電圧信号Voutputは、電源電圧Vdd(第2レベルの制御信号)よりも小さいため、従来のMOSFETパラメトリック増幅器50のように出力電圧に歪みは生じていない。なお、図13、図14では示していないが、図15(a)に示すように、クロック信号φ1が立ち下がってからクロック信号φ2が立ち上がることによって、増幅器120は、図13に示すTrack状態からHold状態を経て、図14に示すBoost状態に遷移する。
したがって、本発明の実施形態の第1の構成例に係る増幅器120は、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された出力電圧信号Voutputを出力することができるので、出力電圧信号Voutputが必要以上に大きくなることはない。したがって、増幅器120を備える回路では、増幅器120の出力電圧信号Voutputに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器120は、出力電圧信号Voutputの大きさが電源電圧Vdd(第2レベルの制御信号)よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Voutputには歪みが生じず、ノイズが含まれない所望の出力電圧信号Voutputを得ることができる。
<増幅器120の変形例>
図13、図14に示す増幅器120では、p−MOSバラクタP1およびn−MOSバラクタN1のゲート端子がスイッチSW1に接続され、p−MOSバラクタP1のソース端子およびドレイン端子それぞれがスイッチSW2、そして、n−MOSバラクタN1のソース端子およびドレイン端子それぞれがスイッチSW3に接続される構成を示した。しかしながら、本発明の実施形態の第1の構成例に係る増幅器の構成は、上記に限られない。例えば、第1の構成例に係る増幅器は、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とが、それぞれスイッチSW1に接続され、n−MOSバラクタN1のゲート端子をスイッチSW2、p−MOSバラクタP1のゲート端子をスイッチSW3に接続させることもできる。
ここで、p−MOSバラクタP1と、n−MOSバラクタN1とはそれぞれ逆導電性を有する。このため、静電容量の増減変化を合わせるために、第1の構成例に係る増幅器は、増幅器120と同様に、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続させる。また、第1の構成例に係る増幅器は、増幅器120と同様に、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続させる。
上記の構成においても、第1の構成例に係る増幅器は、増幅器120と同様のTrack状態、Hold状態、およびBoost状態を作り出すことができるので、数式2、数式3に示すように静電容量の変化によって、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinを容量変化比倍に増幅することができる。
〔2〕増幅器の第2の構成例
図16は、本発明の実施形態の固体撮像素子100が備える第2の構成例に係る増幅器130を説明するための第1の説明図であり、増幅器130のTrack状態を示している。また、図17は、本発明の実施形態の固体撮像素子100が備える第2の構成例に係る増幅器130を説明するための第2の説明図であり、増幅器130のBoost状態を示している。
また、図18は、本発明の実施形態の固体撮像素子100が備える第2の構成例に係る増幅器130を説明するための第3の説明図である。図18(a)は、図16、図17に示す増幅器130が備えるスイッチSW1、SW2、SW3を制御する制御クロック信号を示している。また、図18(b)は、増幅器130に入力される入力電圧信号Vinputの一例を示しており、図18(c)は、増幅器130から出力される入力電圧信号Voutputの一例を示している。なお、図16〜図18では、バイアス電圧をVbias=Vdd/2として説明するが、バイアス電圧が上記に限られないことは、言うまでもない。
図16、図17を参照すると、増幅器130は、n−MOSバラクタN1、N2から構成される。n−MOSバラクタN1、N2とは、図4に示すMOSFETと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器130が備えるn−MOSバラクタN1、N2それぞれは、ゲート端子の幅と長さが、略同一(すなわち、製造のばらつき程度は許容できる。)であることが望ましい。
n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子とには、スイッチSW1の接続状態に応じて、入力電圧信号Vinputが入力される。
また、n−MOSバラクタN1のソース端子およびドレイン端子は、スイッチSW3の接続状態に応じて電源電圧源またはグランドに接続され、n−MOSバラクタN2のゲート端子は、スイッチSW2の接続状態に応じて電源電圧源またはグランドに接続される。n−MOSバラクタN1、N2は、互いに同一導電型であるが、スイッチSW1に接続されている端子がそれぞれ異なる。よって、n−MOSバラクタN1、N2双方において静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。したがって、n−MOSバラクタN1のソース端子およびドレイン端子と、n−MOSバラクタN2のゲート端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。
スイッチSW1は、例えば、図18(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子とには、入力電圧信号Vinputが入力される。また、スイッチSW1は、例えば、クロック信号φ1がローのときに開くことにより、n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子とに対する入力電圧信号Vinputの入力を制御する。
スイッチSW2は、図18(a)に示すクロック信号φ2と同期して、例えば、クロック信号φ2がハイのときグランドに接続され、クロック信号φ2がローのとき電源電圧源に接続される。また、スイッチSW3は、クロック信号φ2と同期して、例えば、クロック信号φ2がハイのとき電源電圧源に接続され、クロック信号φ2がローのときグランドに接続される。なお、図18(a)に示すように、クロック信号φ1とクロック信号φ2とは位相が重ならないように入力されるが、その理由は上記第1の構成例に係る増幅器120と同様に、Hold状態を作り出すためである。
図16に示す増幅器130のTrack状態では、例えば、クロック信号φ1がハイとなることによりスイッチSW1が閉じ、n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子とに入力電圧信号Vinputが入力される。
また、スイッチSW2は、例えば、クロック信号φ2がローのとき電源電圧源に接続され、スイッチSW3は、例えば、クロック信号φ2がローのときグランドに接続される。このとき、n−MOSバラクタN1、N2それぞれのゲート端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、n−MOSバラクタN1、N2それぞれには、入力電圧信号Vinputに応じた電荷が蓄積される。
また、図17に示す増幅器130のBoost状態では、クロック信号φ1がローとなることによりスイッチSW1が開き、入力電圧信号Vinputの入力が停止される。
また、スイッチSW2は、例えば、クロック信号φ2がハイのときグランドに接続され、スイッチSW3は、例えば、クロック信号φ2がハイのとき電源電圧源に接続される。このとき、n−MOSバラクタN1、N2それぞれのゲート端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。また、n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Vdd/2の大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅される。
本発明の第2の構成例に係る増幅器130の出力電圧信号Voutputは、図18(c)に示すように、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された波形となる。ここで、出力電圧信号Voutputは、電源電圧Vdd(第2レベルの制御信号)よりも小さいため、従来のMOSFETパラメトリック増幅器50のように出力電圧に歪みは生じていない。
したがって、本発明の実施形態の第2の構成例に係る増幅器130は、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された出力電圧信号Voutputを出力することができるので、出力電圧信号Voutputが必要以上に大きくなることはない。したがって、増幅器130を備える回路では、増幅器130の出力電圧信号Voutputに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器130は、出力電圧信号Voutputの大きさが電源電圧Vdd(第2レベルの制御信号)よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Voutputには歪みが生じず、ノイズが含まれない所望の出力電圧信号Voutputを得ることができる。
〔3〕増幅器の第3の構成例
図19は、本発明の実施形態の固体撮像素子100が備える第3の構成例に係る増幅器140を説明するための第1の説明図であり、増幅器140のTrack状態を示している。また、図20は、本発明の実施形態の固体撮像素子100が備える第3の構成例に係る増幅器140を説明するための第2の説明図であり、増幅器140のBoost状態を示している。
図19、図20を参照すると、第3の構成例に係る増幅器140は、p−MOSバラクタP1、P2から構成される。ここで、p−MOSバラクタP1、P2とは、図4に示すMOSFETと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器140が備えるp−MOSバラクタP1、P2それぞれは、ゲート端子の幅と長さが、略同一(すなわち、製造のばらつき程度は許容できる。)であることが望ましい。
p−MOSバラクタP1のゲート端子と、p−MOSバラクタP2のソース端子およびドレイン端子とには、スイッチSW1の接続状態に応じて、入力電圧信号Vinputが入力される。ここで、以下では、増幅器140に入力される入力電圧信号Vinputが、図18(b)に示す入力電圧信号Vinputと同様であるとして説明する。また、以下では、第2の構成例に係る増幅器130と同様に、図18(a)に示すクロック信号が増幅器140のスイッチSW1、SW2、SW3に入力されるものとして説明する。
p−MOSバラクタP1のソース端子およびドレイン端子は、スイッチSW2の接続状態に応じて電源電圧源またはグランドに接続される。また、p−MOSバラクタP2のゲート端子は、スイッチSW3の接続状態に応じて電源電圧源またはグランドに接続される。ここで、p−MOSバラクタP1、P2は、互いに同一導電型であるが、スイッチSW1に接続されている端子がそれぞれ異なる。よって、p−MOSバラクタP1、P2双方において静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。したがって、p−MOSバラクタP1のソース端子およびドレイン端子と、p−MOSバラクタP2のゲート端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。
図19に示す増幅器140のTrack状態では、例えば、クロック信号φ1がハイとなることによりスイッチSW1が閉じ、p−MOSバラクタP1のゲート端子と、p−MOSバラクタP2のソース端子およびドレイン端子とに入力電圧信号Vinputが入力される。
また、スイッチSW2は、例えば、クロック信号φ2がローのとき電源電圧源に接続され、スイッチSW3は、例えば、クロック信号φ2がローのときグランドに接続される。このとき、p−MOSバラクタP1、P2のそれぞれのゲート端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、p−MOSバラクタP1、P2それぞれには、入力電圧信号Vinputに応じた電荷が蓄積される。
図20に示す増幅器140のBoost状態では、例えば、クロック信号φ1がローとなることによりスイッチSW1が開き、入力電圧信号Vinputの入力が停止される。
また、スイッチSW2は、例えば、クロック信号φ2がハイのときグランドに接続され、スイッチSW3は、例えば、クロック信号φ2がハイのとき電源電圧源に接続される。このとき、p−MOSバラクタP1、P2それぞれのゲート端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。また、p−MOSバラクタP1のゲート端子と、p−MOSバラクタP2のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Vdd/2の大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅される。つまり、増幅器140は、第2の構成例に係る増幅器130が有する可変静電容量素子に対して逆導電型の可変静電容量素子を有するため、可変静電容量素子の接続関係が異なるが、増幅器としての機能は同様であることが分かる。
したがって、本発明の実施形態の第3の構成例に係る増幅器140は、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された出力電圧信号Voutputを出力することができるので、出力電圧信号Voutputが必要以上に大きくなることはない。したがって、増幅器140を備える回路では、増幅器140の出力電圧信号Voutputに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器140は、出力電圧信号Voutputの大きさが電源電圧Vdd(第2レベルの制御信号)よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Voutputには歪みが生じず、ノイズが含まれない所望の出力電圧信号Voutputを得ることができる。
〔4〕増幅器の第4の構成例
本発明の実施形態に係る増幅器における第1の増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第1可変静電容量素子Pの一端子、および当該第1可変静電容量素子Pの一端子と電気的に接続される第2可変静電容量素子Nの一端子において、同じ量の電荷を相殺させることにより、バイアス電圧の大きさを保持したまま、画素信号を容量変化比倍に増幅することができる。しかしながら、例えば、第1可変静電容量素子Pと第2可変静電容量素子Nとの製造のばらつきなど予期せぬ事態が発生し、第1可変静電容量素子Pの静電容量と、第2可変静電容量素子Nの静電容量とに容量差ΔCが生じると、所望の効果を十分に得られない可能性がある。その理由について、図9、図10を参照して、簡潔に説明すると、以下のとおりである。
例えば、第1可変静電容量素子Pの静電容量と、第2可変静電容量素子Nの静電容量とに容量差ΔCが生じている場合、図9(b)において第1可変静電容量素子Pのゲート端子の電荷は、Qp1=−C1(Vdd/2−Vin)となる。また、図9(b)において第2可変静電容量素子Nのゲート端子の電荷は、Qn1=(C1+ΔC)・(Vdd/2+Vin)となる。このとき、図9(b)において、第1可変静電容量素子Pのゲート端子の電荷、および第2可変静電容量素子Nのゲート端子の電荷の合計は、Qtotal=(2・C1+ΔC)Vin+ΔC・(Vdd/2)となり、電荷がバイアス電圧Vdd/2にも依存することとなる。
したがって、図10(c)に示すBoost状態を経て増幅器から出力される出力電圧信号Voutputは、以下の数式4に示すように、バイアス電圧Vbias=Vdd/2をも増幅したものとなってしまう。
ここで、数式4に示されるバイアス電圧Vbiasの増幅量は、容量差ΔCが小さければ小さいほど、上述した従来のMOSFETパラメトリック増幅器50(図5に示す従来の増幅器)において増幅されるバイアス電圧の増幅量よりも小さくなる。しかしながら、数式4が示すようにバイアス電圧Vbiasが増幅されると、従来のMOSFETパラメトリック増幅器50(図5に示す従来の増幅器)と同様の問題が生じる可能性がある。
そこで、次に、上記の問題に対応することが可能な本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器について説明する。
図21は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150を説明するための第1の説明図であり、増幅器150のTrack状態を示している。また、図22は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150を説明するための第2の説明図であり、増幅器150のBoost状態を示している。
また、図23は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150を説明するための第3の説明図である。図23(a)は、図21、図22に示す増幅器150が備えるスイッチSW1、SW2、SW3を制御する制御クロック信号を示している。また、図23(b)は、増幅器150に入力される入力電圧信号Vinputの一例を示しており、図23(c)は、増幅器150から出力される入力電圧信号Voutputの一例を示している。なお、図21〜図23では、バイアス電圧をVbias=Vdd/2として説明するが、バイアス電圧が上記に限られないことは、言うまでもない。
図21、図22を参照すると、第4の構成例に係る増幅器150は、第1の構成例に係る増幅器120と基本的な構成は同一であるが、さらに、p−MOSバラクタP2と、n−MOSバラクタN2とを備える。p−MOSバラクタP2と、n−MOSバラクタN2とは、図4に示すMOSFETと同様に、反転層の有無によって静電容量を変化させることができる。なお、増幅器150が備えるp−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2それぞれは、ゲート端子の幅と長さが、略同一(すなわち、製造のばらつき程度は許容できる。)であることが望ましい。
p−MOSバラクタP1およびn−MOSバラクタN1のゲート端子には、第1の構成例に係る増幅器120と同様に、スイッチSW1の接続状態に応じて入力電圧信号Vinputが入力される。また、第1の構成例に係る増幅器120と同様に、p−MOSバラクタP1のソース端子およびドレイン端子は、スイッチSW2の接続状態に応じて電源電圧源またはグランドに接続され、n−MOSバラクタN1のソース端子およびドレイン端子は、スイッチSW3の接続状態に応じて電源電圧源またはグランドに接続される。
また、p−MOSバラクタP2のソース端子およびドレイン端子と、n−MOSバラクタN2のソース端子およびドレイン端子とには、それぞれスイッチSW1の接続状態に応じて入力電圧信号Vinputが入力される。そして、n−MOSバラクタN2のゲート端子は、スイッチSW2の接続状態に応じて電源電圧源またはグランドに接続され、p−MOSバラクタP2のゲート端子は、スイッチSW3の接続状態に応じて電源電圧源またはグランドに接続される。
ここで、p−MOSバラクタP1およびn−MOSバラクタN1と、p−MOSバラクタP2およびn−MOSバラクタN2とは、それぞれ逆導電性を有しているため、静電容量の増減変化を合わせる必要がある。そこで、増幅器150においては、スイッチSW2が電源電圧源に接続されている間スイッチSW3をグランドに接続し、また、スイッチSW2がグランドに接続されている間スイッチSW3を電源電圧源に接続する。
したがって、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。また、n−MOSバラクタN2のゲート端子と、p−MOSバラクタP2のゲート端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。
図21に示す増幅器150のTrack状態では、例えば、クロック信号φ1がハイとなることによりスイッチSW1が閉じ、p−MOSバラクタP1のゲート端子と、n−MOSバラクタN1のゲート端子と、n−MOSバラクタN2のソース端子およびドレイン端子と、p−MOSバラクタP2のソース端子およびドレイン端子とに入力電圧信号Vinputが入力される。
また、スイッチSW2は、例えば、クロック信号φ2がローのとき電源電圧源に接続され、スイッチSW3は、例えば、クロック信号φ2がローのときグランドに接続される。このとき、p−MOSバラクタP1とn−MOSバラクタN1とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子の電圧は、第1の構成例に係る増幅器120と同様に、入力電圧信号Vinputに追従して変化し、入力電圧信号Vinputに応じた電荷がp−MOSバラクタP1とn−MOSバラクタN1とに蓄積される。
同様に、スイッチSW2が電源電圧源に接続され、スイッチSW3がグランドに接続されるとき、p−MOSバラクタP2とn−MOSバラクタN2とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。
したがって、図21に示す増幅器150のTrack状態では、p−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2それぞれのゲート端子直下の半導体界面においてそれぞれ反転層が生じており、静電容量がそれぞれ大きくなる。
ここで、増幅器150のTrack状態におけるp−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2それぞれにおける静電容量について説明する。
図24は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150が有するp−MOSバラクタP1を示す概略図である。ここで、図24(a)は、p−MOSバラクタP1のTrack状態を示し、図24(b)は、p−MOSバラクタP1のBoost状態を示している。図25は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150が有するn−MOSバラクタN2を示す概略図である。ここで、図25(a)は、n−MOSバラクタN2のTrack状態を示し、図25(b)は、n−MOSバラクタN2のBoost状態を示している。図26は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150が有するn−MOSバラクタN1を示す概略図である。ここで、図26(a)は、n−MOSバラクタN1のTrack状態を示し、図26(b)は、n−MOSバラクタN1のBoost状態を示している。図27は、本発明の実施形態の固体撮像素子100が備える第4の構成例に係る増幅器150が有するp−MOSバラクタP2を示す概略図である。ここで、図27(a)は、p−MOSバラクタP2のTrack状態を示し、図27(b)は、p−MOSバラクタP2のBoost状態を示している。
ここで、図24〜図27において、Cgdはゲート端子とドレイン端子間のオーバーラップ容量とフリンジ容量を示している。また、CoxはGate酸化膜の容量、Cgsはゲート端子とソース端子間のオーバーラップ容量とフリンジ容量を示している。また、Cdepはゲート端子直下の空乏層容量を示している。また、Cjdはドレイン端子の接合容量、Cjsはソース端子の接合容量を示している。
<Track状態におけるp−MOSバラクタP1の静電容量(図24(a))>
図24(a)を参照すると、Track状態におけるゲート端子から見える静電容量Cmax,p1は、反転層で電界が終端されるので、例えば、以下の数式5のように表される。
<Track状態におけるn−MOSバラクタN2の静電容量(図25(a))>
図25(a)を参照すると、Track状態におけるドレイン端子とソース端子から見える静電容量Cmax,N2は、ゲート端子に対してはCgd、Cox、Cgsが見え、またBulk端子に対してはCjd、Cdep、Cjs見えるので、例えば、以下の数式6のように表される。
<Track状態におけるn−MOSバラクタN1の静電容量(図26(a))>
図26(a)を参照すると、Track状態におけるゲート端子から見える静電容量Cmax,N1は、反転層で電界が終端されるので、例えば、以下の数式7のように表される。
<Track状態におけるp−MOSバラクタP2の静電容量(図27(a))>
図27(a)を参照すると、Track状態におけるドレイン端子とソース端子から見える静電容量Cmax,P2は、ゲート端子に対してはCgd、Cox、Cgsが見え、またBody(N-wellコンタクト)に対してはCjd、Cdep、Cjs見えるので、例えば、以下の数式8のように表される。
<Track状態における増幅器150の静電容量>
したがって、Track状態における増幅器150の静電容量Ca,maxおよびCb,maxは、例えば、以下の数式9、数式10のように表される。
ここで、数式9に示す静電容量Ca,maxは、図21、図22における上側の静電容量(p−MOSバラクタP1の静電容量とn−MOSバラクタN2の静電容量の和、すなわち、数式5と数式6の和)である。また、数式10に示す静電容量Cb,maxは、図21、図22における下側の静電容量(n−MOSバラクタN1の静電容量とp−MOSバラクタP2の静電容量の和、すなわち、数式7と数式8の和)である。なお、数式9、および数式10において、例えば、Cox,pは、p−MOSバラクタのCoxを表しており、Cox,nは、n−MOSバラクタのCoxを表している。また、その他の項も同様である。
数式9と数式10を比較すると、Cjd、Cjs、およびCdepが、p−MOSバラクタに関するものと、n−MOSバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式9に示される値と、数式10に示される値とは、Cjd、Cjs、およびCdepの値に依存して、差が生じることが分かる。一方、CjdとCjsとは、ジャンクション容量と呼ばれ、MOSバラクタのサイズ(ここで、サイズとはゲート端子の幅と長さとを指す。)が略同一であれば、当該ジャンクション容量は、p−MOSバラクタとn−MOSバラクタとでほぼ変わらない値となる。これに対して、Cdepはゲート端子直下の空乏層容量であるので、pとnとで静電容量が異なる。しかしながら、空乏層容量は、他の静電容量の合計の容量と比較すると、十分小さいことから許容可能な誤差として無視することができる。
したがって、増幅器を構成するMOSバラクタのサイズが略同一の場合、増幅器150では、Track状態において容量差ΔCは生じない(厳密には、容量差ΔCを非常に小さくし、誤差として取り扱うことができる。)。
次に図22を参照すると、増幅器150のBoost状態では、例えば、クロック信号φ1がローとなることによりスイッチSW1が開き、p−MOSバラクタP1とn−MOSバラクタN1とのゲート端子、およびp−MOSバラクタP2とn−MOSバラクタN2とのソース端子とドレイン端子それぞれへの、入力電圧信号Vinputの入力が停止される。
また、スイッチSW2は、例えば、クロック信号φ2がハイのときグランドに接続され、スイッチSW3は、例えば、クロック信号φ2がハイのとき電源電圧源に接続される。このとき、p−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2それぞれのゲート端子直下の半導体界面においてに生じていた反転層が消失し、p−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2の静電容量はそれぞれ減少する。
以下、増幅器150のBoost状態におけるp−MOSバラクタP1、P2、およびn−MOSバラクタN1、N2それぞれにおける静電容量について説明する。
<Boost状態におけるp−MOSバラクタP1の静電容量(図24(b))>
図24(b)を参照すると、Boost状態におけるゲート端子から見える静電容量Cmin,p1は、反転層が消失することによりCoxとCdepとが見えるので、例えば、以下の数式11のように表される。
<Boost状態におけるn−MOSバラクタN2の静電容量(図25(b))>
図25(b)を参照すると、Boost状態におけるドレイン端子とソース端子から見える静電容量Cmin,N2は、反転層が消失することによりCoxとCdepとが見えなくなるので、例えば、以下の数式12のように表される。
<Boost状態におけるn−MOSバラクタN1の静電容量(図26(b))>
図26(b)を参照すると、Boost状態におけるゲート端子から見える静電容量Cmin,N1は、反転層が消失することによりCoxとCdepとが見えるので、例えば、以下の数式13のように表される。
<Boost状態におけるp−MOSバラクタP2の静電容量(図27(b))>
図27(b)を参照すると、Boost状態におけるドレイン端子とソース端子から見える静電容量Cmin,P2は、反転層が消失することによりCoxとCdepとが見えなくなるので、例えば、以下の数式14のように表される。
<Boost状態における増幅器150の静電容量>
したがって、Boost状態における増幅器150の静電容量Ca,minおよびCb,minは、例えば、以下の数式15、数式16のように表される。
ここで、数式15に示す静電容量Ca,minは、図21、図22における上側の静電容量(p−MOSバラクタP1の静電容量とn−MOSバラクタN2の静電容量の和、すなわち、数式11と数式12の和)である。また、数式16に示す静電容量Cb,minは、図21、図22における下側の静電容量(n−MOSバラクタN1の静電容量とp−MOSバラクタP2の静電容量の和、すなわち、数式13と数式14の和)である。
数式15と数式16を比較すると、Cjd、Cjs、およびCoxとCdepとのシリーズ容量(数式15および数式16の第1項)が、p−MOSバラクタに関するものと、n−MOSバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式15に示される値と、数式16に示される値とは、Cjd、Cjs、CoxおよびCdepの値に依存して、差が生じることが分かる。一方、CjdとCjsとは、上述したようにMOSバラクタのサイズが略同一であれば、p−MOSバラクタとn−MOSバラクタとで変わらない。また、CoxとCdepとのシリーズ容量は、p−MOSバラクタとn−MOSバラクタとの双方においてCdepよりも十分小さいことから、数式15と数式16とにおけるCoxとCdepとのシリーズ容量の差もまた十分小さいものとなる。したがって、数式15と数式16とにおけるCoxとCdepとのシリーズ容量の差は、許容可能な誤差として無視することができる。
したがって、増幅器を構成するMOSバラクタのサイズが略同一の場合、増幅器150では、Boost状態において容量差ΔCは生じない(厳密には、容量差ΔCを非常に小さくすることができる。)。
また、増幅器150のTrack状態における静電容量、すなわち、増幅器150における最大容量Cmaxは数式9と数式10との和とすることができる。したがって、増幅器150における最大容量は、例えば、以下の数式17で表される。
さらに、増幅器150のBoost状態における静電容量、すなわち、増幅器150における最小容量Cminは数式15と数式16との和とすることができる。したがって、増幅器150における最小容量は数式18で表される。
数式17と数式18とに示すように、CoxおよびCdepが容量変化比に寄与することがわかる。ここで、p−MOSバラクタとn−MOSバラクタとにおいて、Boost状態の場合にはCoxがCoxとCdepのシリーズ容量に変化するので、他の容量はできるだけ小さくなるように、増幅器150をレイアウトすることが容量変化比を大きくするためには有効である。具体的には、増幅器150を構成する各MOSバラクタのGate長を長くすると、Gate領域の面積に対するドレイン端子とソース端子との面積を相対的に小さくすることができる。したがって、上記のように増幅器150をレイアウトすることにより、容量変化比の増大に寄与することが可能となる。
上述したように、増幅器150では、Track状態、およびBoost状態において、容量差ΔCは生じない。したがって、増幅器150は、Boost状態において、第1の構成例に係る増幅器120と同様に、数式2、数式3に示すような静電容量の変化によって、バイアス電圧Vbiasの大きさが保持されたまま、電圧信号Vinを容量変化比倍に増幅することができる。
したがって、増幅器150の出力電圧Voutputは、図23(c)に示すように、入力電圧信号Vinputに対して、バイアス電圧Vdd/2の大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された波形となる。ここで、出力電圧Voutputは、電源電圧Vdd(第2レベルの制御信号)よりも小さいため、従来のMOSFETパラメトリック増幅器50のように出力電圧に歪みは生じていない。
第4の構成例に係る増幅器150は、サイズが略同一のp−MOSバラクタとn−MOSバラクタとの双方をそれぞれ上下(ここで、「上下」とは、例えば、図21に示す対象的な配置を指す。したがって、「左右」や「ななめ」なども当然にして第4の構成例に係る増幅器150の構成に含まれる。)に配置する構成をとる。ここで、サイズが略同一である同一導電型のMOSバラクタでれば、たとえ、増幅器150を構成するn−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、MOSバラクタ相互における容量差は非常に小さい。したがって、増幅器150では、たとえ、増幅器150を構成するp−MOSバラクタおよびn−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、容量差ΔCを非常に小さくすることができる。よって、増幅器150は、増幅後も入力電圧信号Vinputに含まれるバイアス電圧Vbiasの大きさを維持することができる。
したがって、本発明の実施形態の第4の構成例に係る増幅器150は、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された出力電圧信号Voutputを出力することができるので、出力電圧信号Voutputが必要以上に大きくなることはない。したがって、増幅器150を備える回路では、増幅器150の出力電圧信号Voutputに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器150は、出力電圧信号Voutputの大きさが電源電圧Vdd(第2レベルの制御信号)よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Voutputには歪みが生じず、ノイズが含まれない所望の出力電圧信号Voutputを得ることができる。
〔5〕増幅器の第5の構成例
上記では、本発明の第1〜第4の構成例に係る増幅器として、スイッチSW2とスイッチSW3とを選択的に切り替えることによって、可変静電容量素子をグランドまたは電源電圧源に接続して、可変静電容量素子に第1レベルの制御信号または第2レベルの制御信号を印加する構成を示した。しかしながら、本発明の実施形態に係る増幅器は、上記の構成に限られない。図28は、本発明の実施形態の固体撮像素子100が備える第5の構成例に係る増幅器160を説明するための説明図である。
図28を参照すると、増幅器160は、増幅回路162と、インバータ164と、スイッチSW1とを備える。また、増幅器160には、入力電圧信号Vinputと、制御信号とが入力される。ここで、入力電圧信号Vinputは、第1〜第4の構成例に係る増幅器と同様に、信号線から伝達される。また、制御信号は、第1レベルの制御信号または第2レベルの制御信号を選択的に出力する制御信号生成部(図示せず)から伝達される。なお、制御信号生成部(図示せず)は、例えば、本発明の実施形態に係る固体撮像素子が備えることができるが、上記に限られず、本発明の実施形態に係る固体撮像素子を有する撮像装置などの外部装置に備えられていてもよい。
増幅回路162は、p−MOSバラクタP1、P2と、n−MOSバラクタN1、N2とを備え、図21に示す第4の構成例に係る増幅器150と同様の構成を有する。したがって、増幅回路162は、第4の構成例に係る増幅器150と同様に入力電圧信号Vinputの増幅を行うことができる。なお、増幅回路162が、第1〜第3の構成例に係る増幅器と同様の構成を有することができることは、言うまでもない。
インバータ164は、入力される制御信号のレベルを反転させ、レベルが反転された制御信号を、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN2のゲート端子に印加する。したがって、p−MOSバラクタP1のソース端子およびドレイン端子と、n−MOSバラクタN1のソース端子およびドレイン端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。また、n−MOSバラクタN2のゲート端子と、p−MOSバラクタP2のゲート端子とには、それぞれ異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)が入力されることとなる。
また、インバータ164は、レベルが反転された制御信号をスイッチSW1に印加する。したがって、図28に示す増幅器160では、レベルが反転された制御信号が、図15(a)などに示すクロック信号φ1の役目を果たす。
増幅器160は、スイッチSW2、SW3ではなく、インバータ164を用いて異なる電圧レベルの制御信号を可変静電容量素子に印加する点が第4の構成例に係る増幅器と異なるが、増幅の原理は第4の構成例に係る増幅器と同様である。よって、本発明の実施形態の第5の構成例に係る増幅器160は、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、画素信号Vinが容量変化比倍に増幅された出力電圧信号Voutputを出力することができるので、出力電圧信号Voutputが必要以上に大きくなることはない。したがって、増幅器160を備える回路では、増幅器160の出力電圧信号Voutputに対して特別な対策を講じる必要はなくなるため、回路の微細化および低消費電力化に寄与することができる。さらには、増幅器160は、出力電圧信号Voutputの大きさが電源電圧Vdd(第2レベルの制御信号)よりも大きくなる可能性を非常に低くすることができるので、出力電圧信号Voutputには歪みが生じず、ノイズが含まれない所望の出力電圧信号Voutputを得ることができる。
増幅部106は、例えば、上述した第1〜第5の構成例に係る増幅器を備えることによって、各信号線から伝達される画素信号の増幅を行うことができる。
ここで、本発明の実施形態に係る増幅器は、p−MOSバラクタおよび/またはn−MOSバラクタにより構成される。また、本発明の実施形態に係る増幅器は、Boost状態において、印加される第2レベルの制御信号の電圧レベルに応じて静電容量を変化させる(より具体的には、静電容量が小さくなる方向へ変化させる)ことによって、容量変化比倍に入力電圧信号Vinputを増幅する。したがって、固体撮像素子100は、増幅部106の各増幅器に印加する第2レベルの制御信号の電圧レベルを制御することによって、画素信号の増幅率を調整することができる。ここで、上記第2レベルの制御信号の制御は、例えば、固体撮像素子100が備える制御信号生成部(図示せず)が行うことができるが、上記に限られない。例えば、行駆動回路104が上記第2レベルの制御信号の制御を行ってもよいし、あるいは、上記制御信号生成部(図示せず)が固体撮像素子100を有する撮像装置などの外部装置に備えられていてもよい。
[本発明の実施形態に係る増幅器の動作例]
次に、上述した本発明の実施形態に係る固体撮像素子100が備える増幅器の動作の一例を示す。図29は、本発明の実施形態に係る固体撮像素子100が備える増幅器の動作の一例を示す説明図である。ここで、図29は、図28に示す第5の構成例に係る増幅器160を例に挙げたものである。また、図29では、図12に示す画素102a1に印加される信号SEL(選択信号)、信号RST、および信号TXと、増幅器160に印加される制御信号Boostと、増幅器160から出力される出力電圧信号Voutputを示している。
選択信号SELがローからハイに変化させるとき(図29の時点a)、信号RSTもローからハイとなり、当該信号RSTによって図12のトランジスタM3のゲート端子にはリセット電圧が与えられてリセットされる。信号RSTがハイとなる区間において、制御信号Boostを、ロー(第1レベル)からハイ(第2レベル)へと変化させると、増幅器からは画素信号がない状態の出力電圧信号Voutput(無信号レベルの出力電圧信号)が出力される(図29の区間b)。
制御信号Boostをハイ(第2レベル)からロー(第1レベル)に変化させると、図12のトランジスタM3は、再びリセットされる(図29の区間c)。その後、信号TXをローからハイに変化させると、フォトダイオードPD1が生成した画素信号の転送が始まり、画素信号の信号量に応じて出力電圧信号Voutputが変化する(図29の区間d)。このとき、制御信号Boostを再びローからハイへと変化させると、増幅器からは、画素信号が増幅回路162を構成する可変静電容量素子の容量変化比倍に増幅された出力電圧信号Voutput(信号レベルの出力電圧信号)が出力される(図29の区間e)。
本発明の実施形態に係る固体撮像素子100が備える増幅器には、例えば、図29に示すように制御信号Boostが印加されることによって、入力された画素信号を可変静電容量素子の容量変化比倍に増幅することができる。
ここで、図29では、信号RSTがハイの区間(図29の区間b)と、信号TXがハイの区間(図29の区間e)の双方で制御信号Boostをハイ(第2レベル)とする例を示した。これは、無信号レベルの出力電圧信号と、信号レベルの出力電圧信号との電圧差を検出することによって、例えば、CMOSイメージセンサの特性の向上を図ることが可能となるからである。なお、本発明の実施形態に係る固体撮像素子100が備える増幅器の動作は、上記に限られないことは、言うまでもない。例えば、無信号レベルの出力電圧信号と、信号レベルの出力電圧信号との電圧差の検出が必要でない場合には、信号TXがハイの区間(図29の区間e)においてのみ制御信号Boostをハイ(第2レベル)とすることもできる。上記の場合であっても、本発明の実施形態に係る増幅器は、上述したように入力された画素信号を可変静電容量素子の容量変化比倍に増幅することができる。
再度図8を参照して、本発明の実施形態に係る固体撮像素子100の構成要素について説明する。多重器108は、各増幅器から出力される増幅された画素信号を多重化し、画像信号(多重化された画素信号)をA/Dコンバータ110へ出力する。
A/Dコンバータ110は、多重器108から出力される画像信号をデジタル信号に変換する。デジタル信号に変換された画像信号は、例えば、撮像装置(図示せず)の信号処理回路(図示せず)などに伝達され、当該信号処理回路(図示せず)においてJpegコーディング処理などの各種処理が行われる。
固体撮像素子100は、例えば、図8に示すような構成によって、撮像した被写体に対応する画像信号を得ることができる。
以上のように、本発明の実施形態に係る固体撮像素子100は、光電変換素子が生成した画素信号を選択的に信号線へ伝達する画素を備える画素部102と、信号線から伝達される画素信号を増幅する増幅器を信号線ごとに備える増幅部106とを備え、各画素から伝達される画素信号を増幅する。そして、固体撮像素子100は、増幅された画素信号を多重化することによって、撮像した被写体に対応する画像信号を得ることができる。
ここで、増幅部106が備える各増幅器は、可変静電容量素子により構成される。よって、本発明の実施形態に係る増幅器では、オペアンプおよびスイッチト・キャパシタ回路で構成される図2に示す従来の増幅器における3つの問題(微細化が困難な問題/ノイズが生じる問題/消費電力が大きい問題)が生じない。したがって、固体撮像素子100は、オペアンプを用いた従来の増幅器(図2に示す増幅器)を備える従来の固体撮像素子10における固体撮像素子10のサイズの問題、感度の低下が生じる問題、そして、固体撮像素子全体の消費電力の問題という3つの問題の発生を防止することができる。
また、増幅部106が備える各増幅器は、図9〜図11を参照して示した増幅の原理を用いて入力された入力電圧信号Vinputを増幅し、バイアス電圧の大きさを保持したまま、画素信号を容量変化比倍に増幅する。よって、本発明の実施形態に係る増幅器では、従来のMOSFETパラメトリック増幅器50(図5に示す増幅器)における2つの問題(回路の微細化や低消費電力化に適さない問題/ノイズが生じる問題)が発生する可能性を低くすることができる。したがって、固体撮像素子100は、従来のMOSFETパラメトリック増幅器50(図5に示す増幅器)を備える従来の固体撮像素子10における固体撮像素子10の微細化や低消費電力化が困難となる問題、および感度の低下が生じる問題という2つの問題の発生を防止することができる。
したがって、固体撮像素子100は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
(本発明の実施形態に係る固体撮像素子が備える増幅器における増幅方法)
次に、本発明の実施形態に係る固体撮像素子100が備える増幅器における増幅方法について説明する。図30は、本発明の実施形態に係る固体撮像素子100が備える増幅器における増幅方法の一例を示す流れ図である。以下では、第1可変静電容量素子と第2可変静電容量素子とからなる増幅器(第1〜第4の構成例に係る増幅器)を固体撮像素子100が備える場合を例に挙げて説明する。
固体撮像素子100は、増幅器に画素信号を入力する(S100)。ステップS100において画素信号が入力されると、固体撮像素子100は、増幅器が備える第1可変静電容量素子と第2可変静電容量素子とに第1静電容量(第1の値)に対応する第1電荷を蓄積させる(S102)。ここで、固体撮像素子100は、例えば、増幅器が備えるスイッチSW1を制御することによってステップS100、S102の処理を行う。
固体撮像素子100は、ステップS102において蓄積された第1電荷を保持させる(S104)。ここで、固体撮像素子100は、例えば、増幅器が備えるスイッチSW1を制御することによってステップS104の処理を行う。
固体撮像素子100は、増幅器が備える第1可変静電容量素子と第2可変静電容量素子との静電容量を、第1静電容量(第1の値)からより小さな第2静電容量(第2の値)に減少させ、画素信号を容量変化比倍に増幅させる(S106)。ここで、固体撮像素子100は、例えば、増幅器が備える第1可変静電容量素子と第2可変静電容量素子とに、互いに異なる電圧レベルの制御信号(第1レベルの制御信号/第2レベルの制御信号)を印加することによって、ステップS106の処理を行う。
図30に示す方法を用いることによって、固体撮像素子100は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
(本発明の実施形態に係る撮像装置)
上述した本発明の実施形態に係る固体撮像素子100は、例えば、撮像装置に適用することができる。そこで、次に、上述した本発明の実施形態に係る固体撮像素子100を備える撮像装置について説明する。図31は、本発明の実施形態に係る撮像装置200のハードウェア構成の一例を示す説明図である。
図31を参照すると、撮像装置200は、レンズ/固体撮像素子250と、信号処理回路252(信号処理部)と、MPU254と、ROM256と、RAM258と、記録媒体260と、入出力インタフェース262と、操作入力デバイス264と、表示デバイス266と、通信インタフェース268と、スロット270とを備えることができる。また、撮像装置200は、例えば、データの伝送路としてのバス272で各構成要素間を接続することができる。
レンズ/固体撮像素子250は、例えば、光学系のレンズ(Lens)と、図8に示す本発明の実施形態に係る固体撮像素子100で構成され、撮像した被写体に対応する画像信号を出力する。なお、図8に示す固体撮像素子100では、固体撮像素子がA/Dコンバータ110を備え、デジタル信号としての画像信号(以下、「画像データ」という。)を出力する構成を示したが、上記に限られない。例えば、レンズ/固体撮像素子250は、アナログ信号としての画像信号を出力することもできる。
信号処理回路252は、レンズ/固体撮像素子250から伝達される画像データに対して各種処理を行う。なお、レンズ/固体撮像素子250からアナログ信号としての画像信号が伝達される場合(すなわち、固体撮像素子がA/Dコンバータを備えていない場合)には、信号処理回路252は、例えば、AGC(Automatic Gain Control)回路やA/Dコンバータを備え、画像信号をデジタル信号(画像データ)に変換した後に各種信号処理を行うこともできる。
信号処理回路252が行う信号処理としては、例えば、White Balance補正処理や、補間処理、色調補正処理、ガンマ補正処理、YCbCr変換処理、エッジ強調処理、およびJpegコーディング処理などが挙げられるが、上記に限られない。ここで、White Balance補正処理は、例えば、RAW画像データ(信号処理前の画像データ)に対して、RGB(Red/Green/Blue)の各色ごとに予め設定されたゲインをかけ、各画素(pixel)に対応する画素値を増幅する処理である。補間処理は、例えば、ベイヤー配列からすべての画素のRGBを作り出す処理である。色調補正処理は、例えば、画像の色調を補正する処理である。ガンマ補正処理は、例えば、RGBの信号を非線形変換し、視覚的なリニアリティ(linearity)を確保する処理である。YCbCr変換処理は、例えば、所定の変換式に基づいて、RGBをYCbCrに変換する処理である。ここで、Yは輝度(luminance)、Cbは色差(chrominance)、そして、Crは色差(chrominance)をそれぞれ表す。エッジ強調処理は、例えば、画像からエッジ部分を検出し、検出されたエッジ部分の輝度を高めることにより画像の濃淡を強調する処理である。そして、Jpegコーディング処理は、画像データをJpeg形式の画像ファイルに変換する処理である。なお、本発明の実施形態に係る撮像装置200の信号処理回路252における処理が、上記に限られないことは、言うまでもない。
また、信号処理回路252は、信号処理された画像データに対して圧縮処理を施して各種記録媒体(例えば、記録媒体260、外部メモリ280)に記録したり、また、各種記録媒体から読み出した画像データに対して伸張処理を施して表示デバイス266に表示させたりすることもできる。
MPU254は、撮像装置200全体を制御する制御部としての機能する。ROM256は、MPU254が使用するプログラムや演算パラメータなどの制御用データを記憶し、また、RAM258は、MPU254により実行されるプログラムなどを一次記憶する。
記録媒体260は、撮像装置200の記憶部として機能し、例えば、信号処理回路252により記録される画像データ(画像ファイル)や、各種アプリケーションなどを記憶する。ここで、記録媒体260としては、例えば、ハードディスク(Hard Disk)などの磁気記録媒体や、EEPROM(Electronically Erasable and Programmable Read Only Memory)、フラッシュメモリ(flash memory)、MRAM(Magnetoresistive Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)、PRAM(Phase change Random Access Memory)などの不揮発性メモリ(nonvolatile memory)が挙げられるが、上記に限られない。
入出力インタフェース262は、例えば、操作入力デバイス264や、表示デバイス266を接続する。ここで、入出力インタフェース262としては、例えば、USB(Universal Serial Bus)端子や、DVI(Digital Visual Interface)端子、HDMI(High-Definition Multimedia Interface)端子などが挙げられるが、上記に限られない。また、操作入力デバイス264は、例えば、ボタン、方向キー、ジョグダイヤルなどの回転型セレクター、あるいは、これらの組み合わせなど、撮像装置200上に備えられ、撮像装置200の内部で入出力インタフェース262と接続される。また、表示デバイス266は、例えば、LCD(Liquid Crystal Display;液晶ディスプレイ)、有機ELディスプレイ(organic ElectroLuminescence display;または、OLEDディスプレイ(Organic Light Emitting Diode display)とも呼ばれる。)など、撮像装置200上に備えられ、撮像装置200の内部で入出力インタフェース262と接続される。なお、入出力インタフェース262は、撮像装置200の外部装置としての操作入力デバイス(例えば、キーボードやマウスなど)や、表示デバイス(例えば、外部ディスプレイなど)と接続することもできることは、言うまでもない。
通信インタフェース268は、外部装置と通信を行うためのインタフェースであり、通信部として機能する。ここで、通信インタフェース268としては、例えば、LAN端子、IEEE802.11ポート、RF(Radio Frequency)回路などが挙げられるが、上記に限られない。
スロット270は、着脱可能な外部メモリの差込口を有し、外部メモリ280を着脱可能に収納する外部メモリ収納部として機能する。ここで、スロット270に挿入され収納される外部メモリ280としては、例えば、メモリスティック(Memory Stick)やSDメモリーカード(SD Memory Card)などが挙げられるが、上記に限られない。また、スロット270は、複数の外部メモリの規格に対応したマルチスロットとすることもできる。
撮像装置200は、図31に示すようなハードウェア構成により、レンズ/固体撮像素子250から伝達される画像信号に対して各種処理を施し、画像データの記録や記録された画像データの再生を行うことができる。
ここで、撮像装置200が備えるレンズ/固体撮像素子250は、本発明の実施形態に係る固体撮像素子100で構成することができるので、撮像装置200は、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
本発明の実施形態として撮像装置200を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。例えば、本発明の実施形態は、デジタルカメラや、本件出願人が商標権を有する「ハンディカム(Handycam)」などのデジタルビデオカメラ、デジタルカメラ機能を有する携帯電話などの携帯型通信装置、デジタルカメラ機能を有するUMPC(Ultra Mobile Personal Computer)などのコンピュータ、PlayStation Portable(登録商標)などの携帯型ゲーム機などに適用することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば、上記では、本発明の実施形態に係る固体撮像素子として、図8に示すように各信号線に対応する増幅器を備えるCMOSイメージセンサを例に挙げて説明したが、かかる形態に限られない。例えば、本発明の実施形態に係る固体撮像素子は、本発明の実施形態に係る増幅の原理を用いて信号の増幅を行う本発明の実施形態に係る増幅器を備えるCCDイメージセンサであってもよい。上述したように本発明の実施形態に係る増幅器は、従来の増幅器における問題が発生する可能性を低くすることができるので、本発明の実施形態に係る固体撮像素子が、CCDイメージセンサであったとしても、固体撮像素子の感度の低下を防止し、消費電力の低減を図ることができる。
上述した構成は、本発明の実施形態の一例を示すものであり、当然に、本発明の技術的範囲に属するものである。