JP2013048285A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特にはんだバンプを用いたフリップチップ実装により形成される半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device formed by flip chip mounting using solder bumps.
近年、電子機器は、高機能化及び小型化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。このような電子機器に使用される半導体装置（半導体パッケージ）は、従来にもまして小型化且つ多ピン化が進んできている。 2. Description of the Related Art In recent years, with the demand for higher functionality and smaller electronic devices, electronic components have been densely integrated and further densely packaged. Semiconductor devices (semiconductor packages) used in such electronic devices are becoming smaller and more pins than ever before.
従来のようなリードフレームを用いる形態のパッケージでは、小型化に限界がきている。そこで、半導体装置の高密度集積化と高密度実装化とを可能とするために、ワイヤボンディング実装、ＴＡＢ（Tape Automated Bonding）実装又はフリップチップ実装によって半導体装置が構成されるようになってきている。これらの実装技術のなかでも、フリップチップ実装技術は、半導体装置の大きさを抑えながら半導体装置の最も高密度な実装を可能とする技術として、コンピュータ機器又は高機能モバイル機器等に使用される半導体装置に多く用いられている。 There is a limit to the miniaturization of the conventional package using the lead frame. Therefore, in order to enable high-density integration and high-density mounting of the semiconductor device, the semiconductor device is configured by wire bonding mounting, TAB (Tape Automated Bonding) mounting, or flip chip mounting. . Among these mounting technologies, flip-chip mounting technology is a semiconductor used in computer equipment or high-performance mobile devices as a technology that enables the highest density mounting of semiconductor devices while suppressing the size of the semiconductor device. Many are used in equipment.
フリップチップ実装は、面実装であることから小さい面積で多数の電気的接続を行うことができるものの、半導体装置の小型化且つ多ピン化に伴って接続パッドの狭ピッチ化を招く。接続パッドはそのピッチが狭ピッチ化されるにつれて、はんだバンプの高さも低くなる傾向にある。今後は、このように狭ピッチ化（特に、接続パッドのピッチが２００μｍ以下となる場合）の接続形態を持つ半導体装置が主流になると考えられる。 Since flip chip mounting is surface mounting, a large number of electrical connections can be made in a small area. However, as the semiconductor device is miniaturized and the number of pins is increased, the pitch of connection pads is reduced. As the pitch of the connection pads is narrowed, the height of the solder bumps tends to decrease. In the future, it is considered that semiconductor devices having such a connection form with a narrow pitch (particularly when the pitch of connection pads is 200 μm or less) will become mainstream.
フリップチップ実装において、半導体チップに設けられた電極パッドにはんだバンプを形成するには、電極パッドを構成する銅若しくはアルミニウム又はこれら合金と、はんだバンプを構成するスズとの金属間化合物の形成を抑制するため、半導体チップの電極パッドとはんだバンプとの間に、バリア層としてのアンダーバンプメタル（ＵＢＭ）層を形成する手法が一般的である。 In flip chip mounting, in order to form solder bumps on the electrode pads provided on the semiconductor chip, the formation of intermetallic compounds of copper, aluminum, or their alloys constituting the electrode pads and tin constituting the solder bumps is suppressed. Therefore, a general method is to form an under bump metal (UBM) layer as a barrier layer between an electrode pad of a semiconductor chip and a solder bump.
また、半導体チップを実装する配線基板に設けられる接続パッドにおいても、はんだを構成するスズと接続パッドを構成する銅との合金層の形成を抑制するために、ニッケル（Ｎｉ）若しくはチタン（Ｔｉ）等の金属又はこれらの金属を含む合金からなるバリアメタル層を形成し、接続の信頼性を向上する方法が採用されている。なお、一般には、製造コスト及び加工性の観点から、主にバリアメタル層には、無電解ニッケルめっき法により形成された無電解ニッケル膜が用いられている。 Also, in connection pads provided on a wiring board on which a semiconductor chip is mounted, nickel (Ni) or titanium (Ti) is used in order to suppress formation of an alloy layer of tin constituting solder and copper constituting connection pads. A method of forming a barrier metal layer made of such a metal or an alloy containing these metals and improving the reliability of connection is employed. In general, from the viewpoint of manufacturing cost and workability, an electroless nickel film formed by an electroless nickel plating method is mainly used for the barrier metal layer.
半導体チップと配線基板とではそれぞれの熱膨張率が大きく異なる。このため、半導体チップ及び配線基板がフリップチップ実装工程等において大きな温度変化を受けると、半導体チップと配線基板との接続を担うはんだバンプによる接続部に応力が集中して、該接続部又はその近傍にクラックが発生してしまい、接続不良が起きるおそれがある。 The coefficient of thermal expansion differs greatly between the semiconductor chip and the wiring board. For this reason, when the semiconductor chip and the wiring board are subjected to a large temperature change in a flip chip mounting process or the like, stress concentrates on the connection portion by the solder bump that bears the connection between the semiconductor chip and the wiring substrate, and the connection portion or the vicinity thereof There is a risk that a crack will occur and a connection failure will occur.
そこで、接続信頼性を確保するために、フリップチップ実装を行った後に、半導体チップと配線基板との間の隙間にアンダーフィルと呼ばれる絶縁性樹脂材を充填してこれを硬化させることにより、はんだバンプによる接続部を封止する技術も実施されている。ところが、前述したように、半導体装置の小型化且つ多ピン化により、はんだバンプがますます微細化することから、はんだバンプによる接続部への応力負荷は多大となる。このため、アンダーフィル樹脂材による接続部の封止による保護だけでは、クラックの発生は防げなくなることが懸念される。 Therefore, in order to ensure connection reliability, after performing flip-chip mounting, an insulating resin material called underfill is filled in the gap between the semiconductor chip and the wiring board and cured, thereby soldering. A technique for sealing a connection portion by a bump has also been implemented. However, as described above, as the semiconductor device is miniaturized and the number of pins is increased, the solder bump is further miniaturized, so that the stress load on the connection portion due to the solder bump becomes great. For this reason, there is a concern that the generation of cracks cannot be prevented only by the protection by sealing the connection portion with the underfill resin material.
この問題に対して種々の対策が講じられており、例えば特許文献１に記載されているように、半導体基板に外部接続用電極をなすバンプが接合された半導体装置において、厚さの増大を伴わない簡単な構造を備えながら、はんだバンプのうち特に応力が集中する半導体チップの四隅に位置するはんだバンプの体積を大きくすることにより、その位置のはんだバンプの断面積を大きくする方法が開示されている。 Various countermeasures have been taken against this problem. For example, as described in Patent Document 1, a semiconductor device in which bumps forming external connection electrodes are bonded to a semiconductor substrate is accompanied by an increase in thickness. Disclosed is a method of increasing the cross-sectional area of a solder bump at that position by increasing the volume of the solder bump located at the four corners of the semiconductor chip where stress is particularly concentrated among the solder bumps, while having a simple structure. Yes.
このように、特許文献１に記載された半導体装置は、半導体チップを配線基板に実装した状態での接続寿命を向上すべく、半導体チップに形成されるはんだバンプのうち、接続バンプへの応力が高くなる半導体チップの四隅にのみ電極パッドの開口径を大きくしている。これにより、半導体チップの四隅には他の部分の電極パッドよりも大きいはんだバンプが形成され、この径が大きいはんだバンプによる接続部によって応力を緩和又は吸収する構成を実現している。 As described above, in the semiconductor device described in Patent Document 1, in order to improve the connection life in a state where the semiconductor chip is mounted on the wiring board, the stress on the connection bump among the solder bumps formed on the semiconductor chip is increased. The opening diameter of the electrode pad is made large only at the four corners of the semiconductor chip that becomes higher. As a result, solder bumps larger than the electrode pads of the other portions are formed at the four corners of the semiconductor chip, and a configuration is realized in which stress is relieved or absorbed by the connection portions of the solder bumps having a large diameter.
しかしながら、前記従来の半導体装置は、半導体チップの電極パッド又は配線基板の接続パッドから受ける内部応力の差によってはんだバンプに印加される応力が、電極パッドが大型化されることにより大きくなることによる影響、又は負荷応力の不釣合いによって発生が懸念されるはんだバンプ内の破壊の対策に関する記載はなされていない。 However, in the conventional semiconductor device, the stress applied to the solder bump due to the difference in internal stress received from the electrode pad of the semiconductor chip or the connection pad of the wiring board increases due to the increase in the size of the electrode pad. There is no description regarding countermeasures against breakage in solder bumps, which are likely to occur due to imbalance of load stress.
また、前記従来の半導体装置は、半導体チップに形成されるはんだバンプの体積が半導体チップの部位によって異なる。このため、はんだバンプを形成する手法であるペースト印刷法又はペーストディスペンス法では、はんだバンプにボイドが発生し、抵抗の上昇又は接続不良が発生する要因となる。また、はんだバンプの形成法が限られるため、狭ピッチによる接続形態をとることが困難である。 In the conventional semiconductor device, the volume of the solder bump formed on the semiconductor chip differs depending on the part of the semiconductor chip. For this reason, in the paste printing method or paste dispensing method, which is a method for forming solder bumps, voids are generated in the solder bumps, causing a rise in resistance or poor connection. Moreover, since the method of forming solder bumps is limited, it is difficult to adopt a connection form with a narrow pitch.
ところで、はんだバンプの形成方法としては、前述の通り、作製上の容易さから電解はんだめっきを用いる方法が主流である。 By the way, as a method for forming solder bumps, as described above, a method using electrolytic solder plating is the mainstream because of its ease of manufacture.
さらに、他の方法として、露光、現像及び電解めっき法を用いないＵＢＭ及びはんだバンプを形成する方法として、半導体チップ上の電極パッドに選択的に形成される無電解ニッケルめっき法を用いてＵＢＭを形成した後、はんだボールを所望の位置に形成してリフローすることにより、はんだバンプを形成するボール搭載法、又はマスクを使用してはんだペーストを所望の位置に印刷することにより、はんだバンプを形成するはんだペースト印刷法等が検討されている。 Further, as another method of forming UBM and solder bump without using exposure, development, and electrolytic plating, UBM is formed by using electroless nickel plating that is selectively formed on electrode pads on a semiconductor chip. After forming, solder balls are formed at the desired position by reflowing, and solder bumps are formed by printing solder paste at the desired position using a ball mounting method to form solder bumps or a mask. A solder paste printing method is being studied.
しかしながら、はんだペースト印刷法は、はんだバンプのピッチが２００μｍ以下となると、はんだ印刷時に隣り合うバンプ同士で短絡が発生し、歩留まりを極端に低下させる。従って、狭ピッチのはんだバンプの形成には、はんだボール搭載法が望ましい。 However, in the solder paste printing method, when the pitch of the solder bumps is 200 μm or less, a short circuit occurs between adjacent bumps at the time of solder printing, and the yield is extremely reduced. Therefore, a solder ball mounting method is desirable for forming narrow pitch solder bumps.
しかし、はんだボール搭載法は、無電解めっき法を用いてＵＢＭが形成された電極パッドの上に、はんだバンプを形成する方法として適しているものの、同一寸法のはんだボールを一括で搭載することから、同一面内に形成するはんだバンプの寸法及び組成を変更することができない。従って、前述の特許文献１のように、半導体チップの部位によりはんだバンプの形状（体積）を変更して、接合部に印加される応力を緩和する構造は採ることができない。このため、はんだボール搭載法では、結果的に、実装後の接続信頼性が劣るという問題がある。 However, although the solder ball mounting method is suitable as a method of forming solder bumps on the electrode pad on which the UBM is formed by using the electroless plating method, the solder balls having the same dimensions are mounted in a lump. The size and composition of solder bumps formed in the same plane cannot be changed. Therefore, unlike the above-mentioned Patent Document 1, it is impossible to adopt a structure in which the shape (volume) of the solder bump is changed depending on the part of the semiconductor chip to relieve the stress applied to the joint. For this reason, the solder ball mounting method has a problem that connection reliability after mounting is inferior as a result.
本発明は、前記従来の問題に鑑み、半導体チップに形成するはんだバンプの形成方法を限定することなく、また、はんだバンプによる複数の接続部の面積をいずれも同程度に保ったままで、接続信頼性が高い実装を可能とする半導体装置を得られるようにすることを目的とする。 In view of the above-described conventional problems, the present invention does not limit the method of forming solder bumps formed on a semiconductor chip, and the connection reliability is maintained while keeping the areas of a plurality of connection portions by the solder bumps at the same level. An object of the present invention is to obtain a semiconductor device that can be mounted with high performance.
前記の目的を達成するため、本発明は、半導体装置を、はんだバンプにおける半導体チップ側の組成と配線基板側の組成とを同一とする構成とする。 In order to achieve the above object, according to the present invention, the semiconductor device has a configuration in which the composition on the semiconductor chip side and the composition on the wiring board side in the solder bump are the same.
具体的に、本発明に係る半導体装置は、少なくとも１つの素子が形成された素子形成面と該素子形成面に形成された複数の電極パッドとを有する半導体チップと、主面が半導体チップにおける素子形成面と対向し、且つそれぞれが主面の各電極パッドと対向する位置に形成された複数の接続パッドを有する配線基板と、各電極パッドと各接続パッドとの間にそれぞれ設けられ、各電極パッドと各接続パッドとを電気的に接続する複数のはんだバンプとを備え、各はんだバンプにおける電極パッド側の組成と接続パッド側の組成とは同一であることを特徴とする。 Specifically, a semiconductor device according to the present invention includes a semiconductor chip having an element formation surface on which at least one element is formed and a plurality of electrode pads formed on the element formation surface, and an element in which the main surface is a semiconductor chip. A wiring substrate having a plurality of connection pads formed at positions facing the forming surface and facing each electrode pad on the main surface, and each electrode provided between each electrode pad and each connection pad. A plurality of solder bumps for electrically connecting the pad and each connection pad are provided, and the composition on the electrode pad side and the composition on the connection pad side in each solder bump are the same.
本発明の半導体装置によると、半導体チップの各電極パッドと配線基板の各接続パッドとを電気的に接続する複数のはんだバンプは、それぞれ電極パッド側の組成と接続パッド側の組成とは同一である。このため、はんだバンプにおける半導体チップ及び配線基板から受ける熱ストレスによる応力が均等となるので、はんだバンプに発生するクラックを生じ難くすることができる。 According to the semiconductor device of the present invention, the plurality of solder bumps that electrically connect each electrode pad of the semiconductor chip and each connection pad of the wiring board have the same composition on the electrode pad side and the composition on the connection pad side, respectively. is there. For this reason, since the stress by the thermal stress received from the semiconductor chip and the wiring board in the solder bump becomes uniform, it is possible to make it difficult to generate a crack generated in the solder bump.
本発明の半導体装置において、はんだバンプにおける電極パッド側部分と接続パッド側部分とは、共に非晶質であってよい。 In the semiconductor device of the present invention, both the electrode pad side portion and the connection pad side portion of the solder bump may be amorphous.
この場合に、はんだバンプにおける電極パッドとの間及び接続パッドとの間には、それぞれ無電解めっき法により形成されたニッケル化合物からなるバリア層が形成されていることが好ましい。 In this case, it is preferable that a barrier layer made of a nickel compound formed by an electroless plating method is formed between the electrode pads and the connection pads in the solder bumps.
また、本発明の半導体装置において、はんだバンプにおける電極パッド側部分と接続パッド側部分とは、共に結晶質であってもよい。 In the semiconductor device of the present invention, both the electrode pad side portion and the connection pad side portion of the solder bump may be crystalline.
この場合に、はんだバンプにおける電極パッドとの間及び接続パッドとの間には、それぞれ電解めっき法により形成されたニッケル化合物からなるバリア層が形成されていることが好ましい。 In this case, it is preferable that a barrier layer made of a nickel compound formed by electrolytic plating is formed between the electrode pads and the connection pads in the solder bumps.
本発明の半導体装置は、上記のいずれかのバリア層を含む場合に、バリア層は、半導体チップにおける隅部を除く領域に設けられた、電極パッドとはんだバンプとの間及び接続パッドとはんだバンプとの間に形成されていることが好ましい。 When the semiconductor device of the present invention includes any one of the barrier layers described above, the barrier layer is provided between the electrode pad and the solder bump, and between the connection pad and the solder bump provided in a region excluding the corner of the semiconductor chip. It is preferable that it is formed between.
本発明の半導体装置において、複数のはんだバンプは、その体積が互いに等しいことが好ましい。 In the semiconductor device of the present invention, the plurality of solder bumps preferably have the same volume.
本発明に係る半導体装置の製造方法は、少なくとも１つの素子が形成された半導体チップの素子形成面に、複数の電極パッドを選択的に形成する工程（ａ）と、工程（ａ）よりも後に、無電解めっき法により、複数の電極パッドの少なくとも一部の上に、金属を主成分とする第１のバリア層を形成する工程（ｂ）と、配線基板の主面に、半導体チップにおける各電極パッドと対向する位置に接続パッドをそれぞれ形成する工程（ｃ）と、工程（ｃ）よりも後に、無電解めっき法により、配線基板における複数の接続パッドの少なくとも一部であって第１のバリア層と対向する接続パッドの上に、第１のバリア層を構成する金属を主成分とする第２のバリア層を形成する工程（ｄ）と、半導体チップの各電極パッドと配線基板の各接続パッドとをそれぞれはんだバンプを介在させて対向させ、各はんだバンプにより半導体チップと配線基板とを固着することにより、半導体チップを配線基板の主面に実装する工程（ｅ）とを備えていることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step (a) of selectively forming a plurality of electrode pads on an element formation surface of a semiconductor chip on which at least one element is formed, and a step after the step (a). A step (b) of forming a first barrier layer mainly composed of a metal on at least a part of the plurality of electrode pads by an electroless plating method, and each of the semiconductor chips on the main surface of the wiring board Steps (c) and (c) for forming connection pads at positions facing the electrode pads, respectively, and after the step (c), at least a part of the plurality of connection pads on the wiring board is formed by electroless plating. A step (d) of forming a second barrier layer mainly composed of a metal constituting the first barrier layer on the connection pad facing the barrier layer; and each electrode pad of the semiconductor chip and each of the wiring substrate With connection pad And a step (e) of mounting the semiconductor chip on the main surface of the wiring board by fixing the semiconductor chip and the wiring board with each solder bump, with the solder bumps facing each other. To do.
本発明の半導体装置の製造方法によると、無電解めっき法により、半導体チップにおける複数の電極パッドの少なくとも一部の上に、金属を主成分とする第１のバリア層を形成し、且つ無電解めっき法により、配線基板における複数の接続パッドの少なくとも一部であって、第１のバリア層と対向する接続パッドの上に、第１のバリア層を構成する金属を主成分とする第２のバリア層を形成する。これにより、第１のバリア層及び第２のバリア層と接するはんだバンプにおける電極パッド側の組成と接続パッド側の組成とが同一となる。このため、これらのはんだバンプにおける半導体チップ及び配線基板から受ける熱ストレスによる応力が均等となるので、はんだバンプに発生するクラックを生じ難くすることができる。 According to the method for manufacturing a semiconductor device of the present invention, the first barrier layer mainly composed of metal is formed on at least a part of the plurality of electrode pads in the semiconductor chip by electroless plating, and electroless A second main component of the metal constituting the first barrier layer is formed on at least a part of the plurality of connection pads on the wiring substrate and facing the first barrier layer by plating. A barrier layer is formed. As a result, the composition on the electrode pad side and the composition on the connection pad side in the solder bumps in contact with the first barrier layer and the second barrier layer are the same. For this reason, since the stress by the thermal stress received from the semiconductor chip and the wiring board in these solder bumps becomes uniform, it is possible to make it difficult to generate cracks generated in the solder bumps.
本発明の半導体装置の製造方法において、第１のバリア層及び第２のバリア層を構成する金属にはニッケルを主成分とする金属を用いることができる。 In the method for manufacturing a semiconductor device of the present invention, a metal mainly composed of nickel can be used as a metal constituting the first barrier layer and the second barrier layer.
半導体チップに設ける、無電解めっき法によるニッケルを主成分とする第１のバリア層及び配線基板に設ける、バリアメタル層として用いる無電解めっき法によるニッケルを主成分とする第２のバリア層は、両バリア層が同一の組成であれば特に組成及び方法の制限はない。但し、めっきの容易さ及びコストの観点から、次亜リン酸ナトリウムを還元剤に用いる無電解ニッケル−リン（Ｎｉ−Ｐ）めっき、又はジメチルアミノボランを還元剤に用いる無電解ニッケル−ボロン（Ｎｉ−Ｂ）めっきが良く、なかでもめっき膜中のリン含有量が６ｗｔ％〜１０ｗｔ％程度の中リンタイプと呼ばれる無電解ニッケル−リンめっきが、めっきの成長速度及びめっきの硬さの観点から好ましい。 A first barrier layer mainly composed of nickel by an electroless plating method provided on a semiconductor chip and a second barrier layer mainly composed of nickel by an electroless plating method used as a barrier metal layer provided on a wiring substrate are: If both barrier layers have the same composition, there is no particular limitation on the composition and method. However, from the viewpoint of ease of plating and cost, electroless nickel-phosphorus (Ni-P) plating using sodium hypophosphite as a reducing agent or electroless nickel-boron (Ni using dimethylaminoborane as a reducing agent) -B) Electroless nickel-phosphorus plating called a medium phosphorus type in which the plating content is good and the phosphorus content in the plating film is about 6 wt% to 10 wt% is preferable from the viewpoint of plating growth rate and plating hardness. .
本発明の半導体装置の製造方法は、工程（ｂ）において、第１のバリア層は、複数の電極パッドのうち半導体チップの隅部を除く電極パッドに形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in the step (b), the first barrier layer is preferably formed on an electrode pad excluding a corner of the semiconductor chip among the plurality of electrode pads.
また、本発明の半導体装置の製造方法は、工程（ｄ）において、第２のバリア層は、複数の接続パッドのうち半導体チップの隅部に位置する電極パッドと対向する接続パッドを除いて形成することが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in the step (d), the second barrier layer is formed by removing the connection pads facing the electrode pads located at the corners of the semiconductor chip among the plurality of connection pads. It is preferable to do.
このようにすると、半導体チップと配線基板とを接続するはんだバンプのうち、接続応力が最も大きく掛かる半導体チップの隅部に形成されたはんだバンプは、電極パッドの上又は接続パッドの上にバリア層を形成しない状態で接続（接合）される。これにより、無電解めっき法により形成したバリア層が持つ内部応力による引っ張り方向の応力負荷が掛かることがない。このため、接続信頼性が高い接合を得ることができる。また、例えば配線基板の接続パッドに用いられる銅とバンプはんだに含まれるスズとが、ニッケル−スズ合金よりも強固な合金を形成する。このため、電極パッド又は接続パッドとの接合強度が向上するので、負荷として半導体チップの隅部に集中的に掛かる応力を効果的に緩和できる。従って、温度サイクル試験等によるクラックの発生を抑制することができる。 In this case, among the solder bumps that connect the semiconductor chip and the wiring board, the solder bumps formed at the corners of the semiconductor chip where the connection stress is the largest are the barrier layers on the electrode pads or the connection pads. Are connected (joined) in a state in which they are not formed. Thereby, the stress load of the tension | pulling direction by the internal stress which the barrier layer formed by the electroless-plating method has is not applied. For this reason, a connection with high connection reliability can be obtained. Further, for example, copper used for connection pads of the wiring board and tin contained in the bump solder form a stronger alloy than the nickel-tin alloy. For this reason, since the bonding strength with the electrode pad or the connection pad is improved, the stress concentrated on the corner of the semiconductor chip as a load can be effectively relieved. Therefore, the generation of cracks due to a temperature cycle test or the like can be suppressed.
本発明の半導体装置の製造方法において、各はんだバンプは、その体積が互いに等しいことが好ましい。 In the semiconductor device manufacturing method of the present invention, it is preferable that the solder bumps have the same volume.
このようにすると、はんだバンプの形成方法が限定されることがない。 If it does in this way, the formation method of a solder bump will not be limited.
本発明の半導体装置の製造方法は、工程（ｅ）よりも後に、半導体チップと配線基板との間に絶縁性樹脂材を充填し、充填された絶縁性樹脂材を硬化させる工程（ｆ）をさらに備えていることが好ましい。 The method for manufacturing a semiconductor device of the present invention includes a step (f) of filling the insulating resin material between the semiconductor chip and the wiring substrate and curing the filled insulating resin material after the step (e). Furthermore, it is preferable to provide.
このようにすると、半導体チップを配線基板により強固に実装することができる。 In this way, the semiconductor chip can be more firmly mounted on the wiring board.
本発明に係る半導体装置及びその製造方法によると、半導体チップに形成するはんだバンプの形成方法を限定することなく、また、はんだバンプによる複数の接続部の面積をいずれも同程度に保ったままで、接続信頼性が高い実装が可能な半導体装置を得ることができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, without limiting the method of forming the solder bumps formed on the semiconductor chip, while keeping the area of the plurality of connecting portions by the solder bumps to the same level, A semiconductor device that can be mounted with high connection reliability can be obtained.
以下に示す実施形態及びその変形例は、本発明に係る最良の実施形態ではあるものの、本発明は、以下の実施形態等には限定されない。 Although the following embodiment and its modification are the best embodiments according to the present invention, the present invention is not limited to the following embodiment and the like.
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
図１は本発明の第１の実施形態に係るフリップチップ実装型の半導体装置の断面構成を示している。 FIG. 1 shows a cross-sectional configuration of a flip chip mounting type semiconductor device according to a first embodiment of the present invention.
図１に示すように、主面に半導体素子（図示せず）が形成された半導体チップ１には、その主面に複数の電極パッド２が形成されている。各電極パッド２の上には、バリア層としてのアンダーバンプメタル（ＵＢＭ）層３を介在させたはんだバンプ４がそれぞれ形成されている。半導体チップ１の主面における各電極パッド２を除く領域には、ポリイミド樹脂からなる絶縁保護膜５が形成されている。 As shown in FIG. 1, a semiconductor chip 1 on which a semiconductor element (not shown) is formed on the main surface has a plurality of electrode pads 2 formed on the main surface. On each electrode pad 2, a solder bump 4 is formed, with an under bump metal (UBM) layer 3 as a barrier layer interposed. An insulating protective film 5 made of polyimide resin is formed on the main surface of the semiconductor chip 1 except for the electrode pads 2.
ここで、電極パッド２は、例えば厚さが５μｍのアルミニウム（Ａｌ）からなり、径が例えば１００μｍの平面円形状を持つ。ＵＢＭ層３は、例えば濃度が５ｗｔ％のリン（Ｐ）を含み、厚さが５μｍの無電解ニッケル−リンめっきからなる。また、ＵＢＭ層３の表面には、厚さが０．１μｍの金めっき層（図示せず）が形成されている。はんだバンプ４は、例えば径が１００μｍで、組成が９６．５ｗｔ％のスズ（Ｓｎ）、３．０ｗｔ％の銀（Ａｇ）及び０．５ｗｔ％の銅（Ｃｕ）であるはんだボールを各ＵＢＭ層３の上に形成し、その後、窒素（Ｎ２）ガス雰囲気でリフロー処理を行うことにより形成されている。 Here, the electrode pad 2 is made of, for example, aluminum (Al) having a thickness of 5 μm and has a planar circular shape having a diameter of, for example, 100 μm. The UBM layer 3 is made of, for example, electroless nickel-phosphorous plating having a concentration of 5 wt% phosphorus (P) and a thickness of 5 μm. Further, a gold plating layer (not shown) having a thickness of 0.1 μm is formed on the surface of the UBM layer 3. For example, the solder bump 4 has a diameter of 100 μm and a solder ball of 96.5 wt% tin (Sn), 3.0 wt% silver (Ag), and 0.5 wt% copper (Cu). 3 and then reflowing in a nitrogen (N 2 ) gas atmosphere.
ＵＢＭ層３の形成方法の一例を挙げる。まず、半導体チップ１を固片化する前のウェーハ状態のままで、スズの拡散防止効果を持つニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはニオブ（Ｎｂ）等の金属又はこれらの合金をスパッタ法又は真空蒸着法により、ウェーハの全面にシード層として形成する。その後、形成されたシード層の上にフォトレジスト層をスピンコート法等により成膜し、フォトレジスト層におけるはんだバンプ形成領域を露光及び現像によって開口する。続いて、開口されたシード層の上に無電解ニッケルめっき法により所望の厚さとなるまでＵＢＭ層３を形成する。その後、フォトレジスト層を除去する。 An example of a method for forming the UBM layer 3 will be given. First, nickel (Ni), titanium (Ti), tungsten (W), chromium (Cr), tantalum (Ta) or tin (diffusion preventing effect) with the effect of preventing the diffusion of tin in the wafer state before the semiconductor chip 1 is solidified. A metal such as niobium (Nb) or an alloy thereof is formed as a seed layer on the entire surface of the wafer by sputtering or vacuum deposition. Thereafter, a photoresist layer is formed on the formed seed layer by spin coating or the like, and a solder bump formation region in the photoresist layer is opened by exposure and development. Subsequently, the UBM layer 3 is formed on the opened seed layer by electroless nickel plating until a desired thickness is obtained. Thereafter, the photoresist layer is removed.
半導体チップ１が実装される配線基板（多層配線基板）１０には、配線の高密度化、軽量化、薄型化、さらには低コスト化の観点から、一般にシーケンシャルビルドアップ製造工法と呼ばれる工法により作製されたビルドアップ基板が用いられる。ビルドアップ基板は、ガラスクロスにエポキシ樹脂を含浸させたガラスエポキシ基板（コア基板）１１の上に回路パターン１２と絶縁層とを交互に形成していき、表面には半導体チップとの電気的な接続を行うための複数の接続パッド１５が形成されている。絶縁層には、熱硬化性を有する絶縁性樹脂が用いられ、回路パターン１２及び接続パッド１５には、電気伝導性、加工性及び製造コストの観点から主に電解めっき法による銅（Ｃｕ）が用いられる。 A wiring substrate (multilayer wiring substrate) 10 on which the semiconductor chip 1 is mounted is manufactured by a method generally called a sequential build-up manufacturing method from the viewpoint of increasing the density, weight, thickness, and cost of wiring. The built-up substrate is used. In the build-up substrate, circuit patterns 12 and insulating layers are alternately formed on a glass epoxy substrate (core substrate) 11 in which a glass cloth is impregnated with an epoxy resin, and the surface is electrically connected to a semiconductor chip. A plurality of connection pads 15 for connection are formed. A thermosetting insulating resin is used for the insulating layer, and the circuit pattern 12 and the connection pad 15 are mainly made of copper (Cu) by electrolytic plating from the viewpoint of electrical conductivity, workability, and manufacturing cost. Used.
具体的には、配線基板１０は、コア基板１１の上に形成された層間絶縁樹脂層１４に回路パターン１２と接続されるビア１３が形成され、該ビア１３の上には接続パッド１５がそれぞれ形成されている。ここで、接続パッド１５は径が例えば１００μｍの平面円形状である。接続パッド１５の上には、バリアメタル層１７がそれぞれ形成されている。バリアメタル層１７は、半導体チップ１のＵＢＭ層３と同様に、例えばリン（Ｐ）の濃度が５ｗｔ％で、厚さが５μｍの無電解ニッケル−リンめっきにより構成されている。また、バリアメタル層１７の表面には、厚さが０．１μｍの金めっき層（図示せず）が形成されている。層間絶縁樹脂層１４における各接続パッド１５を除く領域には、ソルダレジスト層１６が形成されている。 Specifically, in the wiring substrate 10, vias 13 connected to the circuit pattern 12 are formed in an interlayer insulating resin layer 14 formed on the core substrate 11, and connection pads 15 are respectively formed on the vias 13. Is formed. Here, the connection pad 15 has a planar circular shape with a diameter of, for example, 100 μm. A barrier metal layer 17 is formed on each connection pad 15. Similar to the UBM layer 3 of the semiconductor chip 1, the barrier metal layer 17 is made of, for example, electroless nickel-phosphorous plating with a phosphorus (P) concentration of 5 wt% and a thickness of 5 μm. A gold plating layer (not shown) having a thickness of 0.1 μm is formed on the surface of the barrier metal layer 17. A solder resist layer 16 is formed in a region excluding the connection pads 15 in the interlayer insulating resin layer 14.
また、半導体チップ１と配線基板１０との間には、アンダーフィル樹脂６が充填されており、充填されたアンダーフィル樹脂６によって半導体チップ１が配線基板１０に固着されている。 An underfill resin 6 is filled between the semiconductor chip 1 and the wiring substrate 10, and the semiconductor chip 1 is fixed to the wiring substrate 10 by the filled underfill resin 6.
第１の実施形態においては、半導体チップ１の電極パッド２の上に形成されたＵＢＭ層３と、配線基板１０の接続パッド１５の上に形成されたバリアメタル層１７とが、いずれもリンの濃度が５ｗｔ％で、厚さが５μｍの無電解ニッケル−リンめっきにより形成されている。さらに、ＵＢＭ層３及びバリアメタル層１７の表面には、いずれも厚さが０．１μｍの金めっき層が形成されている。 In the first embodiment, the UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 and the barrier metal layer 17 formed on the connection pad 15 of the wiring substrate 10 are both phosphorous. It is formed by electroless nickel-phosphorus plating having a concentration of 5 wt% and a thickness of 5 μm. Further, a gold plating layer having a thickness of 0.1 μm is formed on the surfaces of the UBM layer 3 and the barrier metal layer 17.
これにより、各はんだバンプ４における電極パッド２側の組成と接続パッド１５側の組成とが同一となる。さらに、無電解めっき法により、ＵＢＭ層３及びバリアメタル層１７はいずれも非晶質となるため、はんだバンプ４における半導体チップ１及び配線基板１０から受ける熱ストレスによる応力が均等となる。これにより、はんだバンプ４に発生するクラックを抑制することができる。 As a result, the composition on the electrode pad 2 side and the composition on the connection pad 15 side in each solder bump 4 are the same. Furthermore, since the UBM layer 3 and the barrier metal layer 17 are both amorphous by the electroless plating method, the stress due to the thermal stress received from the semiconductor chip 1 and the wiring substrate 10 on the solder bumps 4 becomes uniform. Thereby, the crack which generate | occur | produces in the solder bump 4 can be suppressed.
このように、本発明においては、はんだバンプ４における電極パッド２側の組成と接続パッド１５側の組成とが同一であるとは、材料組成及び結晶構造だけでなく、該はんだバンプ４と接合する部材（ＵＢＭ層３及びバリアメタル層１７）の厚さ、すなわち体積が等しくなることが好ましい。 Thus, in the present invention, the composition on the electrode pad 2 side and the composition on the connection pad 15 side in the solder bump 4 are the same as the composition of the solder bump 4 as well as the material composition and crystal structure. It is preferable that the thickness (ie, volume) of the members (UBM layer 3 and barrier metal layer 17) be equal.
第１の実施形態に係る半導体装置を製造後の状態において、"ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３-Ａ ＬＥＶＥＬ３"により規定される条件下で吸湿保存の前処理を行い、その後、温度が２６０℃の条件ではんだリフロー試験を３回行う、前処理を行った。その後、半導体チップ１と配線基板２との間に形成されたはんだバンプ４を含む配線部分の接続抵抗値の変化を、気相での温度サイクル試験（−５５℃と１２５℃とで３０分ずつの処理を１サイクルとする）により確認した。その結果、信頼性評価の判断基準である１０００サイクル後においても、接続抵抗値の変化率は初期抵抗値に対して＋１０％以下であった。また、１５００サイクル後においても、接続抵抗値の変化率は初期抵抗値に対して＋１０％以下であり、繰り返しの温度変化に対して良好な温度サイクル試験耐性を持つことを確認している。 In a state after manufacturing the semiconductor device according to the first embodiment, pretreatment for moisture storage is performed under the conditions specified by “JEDEC STANDARD TEST METHOD A113-A LEVEL3”, and then the temperature is 260 ° C. A pretreatment was performed in which a solder reflow test was performed three times. Thereafter, a change in connection resistance value of the wiring portion including the solder bump 4 formed between the semiconductor chip 1 and the wiring substrate 2 is measured by a temperature cycle test in a gas phase (each at −55 ° C. and 125 ° C. for 30 minutes). This is confirmed as 1 cycle). As a result, even after 1000 cycles, which is the criterion for reliability evaluation, the change rate of the connection resistance value was + 10% or less with respect to the initial resistance value. In addition, even after 1500 cycles, the change rate of the connection resistance value is + 10% or less with respect to the initial resistance value, and it has been confirmed that it has a good temperature cycle test resistance against repeated temperature changes.
（第１の実施形態の第１変形例）
なお、第１の実施形態の一変形例として、半導体チップ１の電極パッド２の上に形成されるＵＢＭ層３と、配線基板１０の接続パッド１５の上に形成されるバリアメタル層１７とを、いずれもリンの濃度が５ｗｔ％で、厚さが５μｍの電解ニッケル−リンめっきによって形成してもよい。このようにすると、ＵＢＭ層３及びバリアメタル層１７はいずれも電解めっき法により結晶質となるため、はんだバンプ４における半導体チップ１及び配線基板１０から受ける熱ストレスによる応力が均等となる。従って、はんだバンプ４に発生するクラックを抑制することができる。
(First modification of the first embodiment)
As a modification of the first embodiment, a UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 and a barrier metal layer 17 formed on the connection pad 15 of the wiring substrate 10 are provided. Any of these may be formed by electrolytic nickel-phosphorus plating with a phosphorus concentration of 5 wt% and a thickness of 5 μm. In this case, since both the UBM layer 3 and the barrier metal layer 17 are made crystalline by the electrolytic plating method, the stress due to the thermal stress received from the semiconductor chip 1 and the wiring board 10 in the solder bumps 4 becomes uniform. Therefore, cracks generated in the solder bumps 4 can be suppressed.
（第１の実施形態の第２変形例）
第２変形例として、半導体チップ１の電極パッド２の上に形成されるＵＢＭ層３を構成する無電解ニッケル−リンめっきの厚さと、配線基板１０の接続パッド１５の上に形成されるバリアメタル層１７を構成する無電解ニッケル−リンめっきの厚さとを、いずれも５μｍに代えて１０μｍとする。
(Second modification of the first embodiment)
As a second modification, the thickness of the electroless nickel-phosphorous plating constituting the UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 and the barrier metal formed on the connection pad 15 of the wiring substrate 10 The thickness of the electroless nickel-phosphorous plating constituting the layer 17 is 10 μm instead of 5 μm.
第２変形例においても、第１及び第２の実施形態と同様の温度サイクル試験の結果、信頼性評価の判断基準である１０００サイクル後における接続抵抗値の変化率が初期抵抗値に対して＋１０％以下であり、また１５００サイクル後における接続抵抗値の変化率も初期抵抗値に対して＋１０％以下であり、繰り返しの温度変化に対して良好な耐性を持つことを確認している。 Also in the second modification, as a result of the same temperature cycle test as in the first and second embodiments, the change rate of the connection resistance value after 1000 cycles, which is a criterion for reliability evaluation, is +10 with respect to the initial resistance value. %, And the change rate of the connection resistance value after 1500 cycles is also + 10% or less with respect to the initial resistance value, confirming that it has good resistance to repeated temperature changes.
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
図２は本発明の第１の実施形態に係るフリップチップ実装型の半導体装置の断面構成を示している。図２において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。 FIG. 2 shows a cross-sectional structure of the flip chip mounting type semiconductor device according to the first embodiment of the present invention. In FIG. 2, the same components as those shown in FIG.
図２に示すように、第２の実施形態に係る半導体装置は、配線基板１０に設けられる複数の接続パッド１５のうち、半導体チップ１の４つの隅部に配置されたはんだバンプ４と接続される接続パッド１５にはバリアメタル層１７が形成されていない。 As shown in FIG. 2, the semiconductor device according to the second embodiment is connected to the solder bumps 4 arranged at the four corners of the semiconductor chip 1 among the plurality of connection pads 15 provided on the wiring board 10. The barrier metal layer 17 is not formed on the connecting pad 15.
このように、複数のはんだバンプ４のうち、接続応力が最も大きく掛かる半導体チップ１の隅部に形成されるはんだバンプ４が、配線基板１０の接続パッド１５の上にバリアメタル層１７と接合部を形成しない。これにより、無電解めっき法により形成されたニッケルを含む化合物膜が持つ内部応力による引っ張り方向の応力負荷が掛かることがなくなるため、はんだバンプ４による接続の信頼性が高い接合を得ることができる。 As described above, the solder bumps 4 formed at the corners of the semiconductor chip 1 where the connection stress is the largest among the plurality of solder bumps 4 are formed on the connection pads 15 of the wiring substrate 10 and the joint portions of the barrier metal layers 17. Does not form. Accordingly, since a stress load in the tensile direction due to internal stress of the compound film containing nickel formed by the electroless plating method is not applied, it is possible to obtain a connection with high connection reliability by the solder bumps 4.
さらに、配線基板１０の接続パッド１５を構成する銅と、はんだバンプ４に含まれるスズとが、ニッケル−スズ合金と比べてより強固な銅−スズ合金を形成する。このため、はんだバンプ４の接続パッド１５との接合強度が向上して、負荷として半導体チップ１の隅部に集中的に掛かる応力が効果的に緩和される。これにより、例えば温度サイクル試験によるクラックの発生を抑制しながら、半導体チップ１におけるチップ全体の接合強度が高い半導体装置を得ることが可能となる。 Further, copper constituting the connection pads 15 of the wiring board 10 and tin contained in the solder bumps 4 form a stronger copper-tin alloy than the nickel-tin alloy. For this reason, the bonding strength between the solder bump 4 and the connection pad 15 is improved, and the stress concentrated on the corner of the semiconductor chip 1 as a load is effectively relieved. Thereby, for example, it is possible to obtain a semiconductor device having high bonding strength of the entire chip in the semiconductor chip 1 while suppressing the occurrence of cracks due to a temperature cycle test.
なお、図３の第１変形例に示すように、半導体チップ１の複数の電極パッド２の上に形成されるＵＭＢ層３のうち、隅部に形成されるＵＢＭ層３を形成しない構成としてもよい。この場合には、電極パッド２を構成する金属をアルミニウムに代えて、銅とすれば、半導体チップ１の４つの隅部に配置されたはんだバンプ４の半導体チップ１側部分にも、銅−スズ合金が形成される。これにより、半導体チップ１の全体の接合強度をより一層高めることができる。 As shown in the first modification of FIG. 3, among the UMB layers 3 formed on the plurality of electrode pads 2 of the semiconductor chip 1, the UBM layer 3 formed at the corner may not be formed. Good. In this case, if the metal constituting the electrode pad 2 is made of copper instead of aluminum, the copper-tin is also formed on the semiconductor chip 1 side portion of the solder bump 4 arranged at the four corners of the semiconductor chip 1. An alloy is formed. As a result, the overall bonding strength of the semiconductor chip 1 can be further increased.
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。図４〜図９は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。 Hereinafter, a method of manufacturing the semiconductor device configured as described above will be described with reference to the drawings. 4 to 9 show cross-sectional structures in the order of steps of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
まず、図４に示すように、はんだバンプ４が形成された半導体チップ１を用意する。ここでは、半導体チップ１の構成は、第１の実施形態と同等である。 First, as shown in FIG. 4, a semiconductor chip 1 on which solder bumps 4 are formed is prepared. Here, the configuration of the semiconductor chip 1 is the same as that of the first embodiment.
次に、図５に示す配線基板１０を用意する。図５に示す配線基板１０は、各接続パッド１５の上にバリアメタル層１７を形成する前の状態である。 Next, the wiring board 10 shown in FIG. 5 is prepared. The wiring substrate 10 shown in FIG. 5 is in a state before the barrier metal layer 17 is formed on each connection pad 15.
配線基板１０の製造には、前述したビルドアップ基板を用い、ガラスクロスを含むコア基板１１の上に層間絶縁樹脂層１４と回路パターン１２とが順次積層され、該層間絶縁樹脂層１４にバイアホールを形成し、該バイアホールに形成されたビアを介して電気的な接続が図られる。 The wiring substrate 10 is manufactured by using the build-up substrate described above, and the interlayer insulating resin layer 14 and the circuit pattern 12 are sequentially laminated on the core substrate 11 including the glass cloth, and via holes are formed in the interlayer insulating resin layer 14. And electrical connection is made through vias formed in the via holes.
より具体的には、例えば、厚さが０．４ｍｍでガラスクロスを含むコア基板１１の両面に、厚さが１５μｍの金属箔を貼り合わせて熱圧着する。その後、コア基板１１の表面と裏面との配線層を電気的に接続するために、炭酸ガスレーザを用いて、貼り合わせた金属箔を含むコア基板を貫通する孔部を形成する。続いて、形成した孔部を無電解銅めっきと電解銅めっきとによって充填して、コンタクトプラグ１８を形成する。続いて、金属箔をエッチングによりパターニングすることにより、コア基板１１の上に回路パターン１２を形成する。 More specifically, for example, a metal foil having a thickness of 15 μm is bonded to both surfaces of the core substrate 11 having a thickness of 0.4 mm and including a glass cloth, and thermocompression bonded. Thereafter, in order to electrically connect the wiring layers of the front surface and the back surface of the core substrate 11, a hole that penetrates the core substrate including the bonded metal foil is formed using a carbon dioxide laser. Subsequently, the formed hole is filled with electroless copper plating and electrolytic copper plating to form a contact plug 18. Subsequently, the circuit pattern 12 is formed on the core substrate 11 by patterning the metal foil by etching.
コア基板１１には、ガラスクロスと熱硬化性樹脂とを用い、熱硬化性樹脂としてエポキシ樹脂を用いている。なお、エポキシ樹脂に代えて、例えばビスマレイミドトリアジン又は熱硬化性ポリフェニレンエーテル等の耐熱性が高い熱硬化性樹脂を１つ又は２つ以上含む組成としてもよい。また、ここでは金属箔には、電解めっきによる銅箔を用いている。 For the core substrate 11, a glass cloth and a thermosetting resin are used, and an epoxy resin is used as the thermosetting resin. Instead of the epoxy resin, for example, a composition including one or two or more thermosetting resins having high heat resistance such as bismaleimide triazine or thermosetting polyphenylene ether may be used. In addition, here, a copper foil by electrolytic plating is used as the metal foil.
次に、回路パターン１２が形成されたコア基板１１の上に、予めフィルム状に成形されたエポキシ樹脂からなる熱硬化性樹脂と、無機フィラーとして平均粒径が５μｍの球状シリカを５０体積％配合した層間絶縁樹脂層１４とを熱圧着により貼り合わせて硬化する。層間絶縁樹脂層１４に使用する熱硬化性樹脂には、エポキシ樹脂の他にビスマレイミドトリアジン又は熱硬化性ポリフェニレンエーテル等の耐熱性が高い樹脂を使用できる。また、その形成方法にも、未硬化で液状のワニスをスクリーン印刷法によって塗布する方法、又はスピンコート法によって塗布する方法を用いることができる。無機フィラーは、層間絶縁樹脂層１４の絶縁性を保った状態で熱膨張率の低下と弾性率の向上とを図るために添加している。無機フィラーには、シリカに代えて、アルミナ、水酸化アルミニウム又はチタン酸バリウム等からなる球状フィラー若しくは破砕フィラーを用いることができる。 Next, 50% by volume of a thermosetting resin made of an epoxy resin previously formed into a film shape and spherical silica having an average particle diameter of 5 μm as an inorganic filler is blended on the core substrate 11 on which the circuit pattern 12 is formed. The interlayer insulating resin layer 14 thus made is bonded and cured by thermocompression bonding. As the thermosetting resin used for the interlayer insulating resin layer 14, a resin having high heat resistance such as bismaleimide triazine or thermosetting polyphenylene ether can be used in addition to the epoxy resin. Moreover, the formation method can also use the method of apply | coating an uncured and liquid varnish by the screen printing method, or the method of apply | coating by a spin coat method. The inorganic filler is added to reduce the coefficient of thermal expansion and improve the elastic modulus while maintaining the insulating property of the interlayer insulating resin layer 14. As the inorganic filler, spherical fillers or crushed fillers made of alumina, aluminum hydroxide, barium titanate, or the like can be used instead of silica.
次に、炭酸ガスレーザ光により、層間絶縁樹脂層１４の縦方向（深さ方向）に、下層の回路パターン１２に達する有底バイアホールを形成する。レーザ光による有底バイアホールの形成は、炭酸ガスレーザに代えて、第三高調波ネオジム−イットリウムアルミニウムガーネット（Ｎｄ−ＹＡＧ）レーザ光又は波長が３００ｎｍよりも短い深紫外エキシマレーザ光等を用いるレーザ加工装置により加工してもよい。 Next, a bottomed via hole reaching the lower circuit pattern 12 is formed in the longitudinal direction (depth direction) of the interlayer insulating resin layer 14 by carbon dioxide laser light. The formation of bottomed via holes by laser light is performed by laser processing using a third harmonic neodymium-yttrium aluminum garnet (Nd-YAG) laser light or a deep ultraviolet excimer laser light having a wavelength shorter than 300 nm, instead of a carbon dioxide laser. You may process by an apparatus.
次に、層間絶縁樹脂層１４に形成された有底バイアホールに厚さが０．５μｍの無電解銅めっき膜を形成し、さらに電解めっきを施すことにより、有底バイアホールに厚さが１５μｍのめっき膜を形成する。その後、形成しためっき膜の表面に感光性のドライフィルムレジストを熱圧着によって貼り合わせる。続いて、所望の回路パターンのネガイメージが描画されたガラスマスクを位置合わせする。その後、露光及び現像を行って、めっき膜における回路パターンを除く部分が露出したエッチングレジストを形成する。続いて、エッチングレジストをマスクとしてエッチングを行い、さらにエッチングレジストを剥離する。これにより、層間絶縁樹脂層１４の上に所望の回路パターン１２が形成される。その後図示はしていないが、層間絶縁樹脂層１４の上に、他の層間絶縁樹脂層１４及び回路パターン１２とを複数回繰り返して形成する。従って、最上層の回路パターンが接続パッド１５として形成される。 Next, an electroless copper plating film having a thickness of 0.5 μm is formed on the bottomed via hole formed in the interlayer insulating resin layer 14 and further subjected to electrolytic plating, so that the thickness of the bottomed via hole is 15 μm. The plating film is formed. Thereafter, a photosensitive dry film resist is bonded to the surface of the formed plating film by thermocompression bonding. Subsequently, a glass mask on which a negative image of a desired circuit pattern is drawn is aligned. Thereafter, exposure and development are performed to form an etching resist in which a portion excluding the circuit pattern in the plating film is exposed. Subsequently, etching is performed using the etching resist as a mask, and the etching resist is further removed. Thereby, a desired circuit pattern 12 is formed on the interlayer insulating resin layer 14. Thereafter, although not shown, another interlayer insulating resin layer 14 and the circuit pattern 12 are repeatedly formed on the interlayer insulating resin layer 14 a plurality of times. Accordingly, the uppermost circuit pattern is formed as the connection pad 15.
次に、フリップチップ実装によるはんだ接合時に、隣り合うはんだバンプ同士のショートを避けるために、配線基板１０の上面及び下面の両面に感光性エポキシ樹脂からなるソルダレジスト樹脂を塗布する。続いて、塗布されたソルダレジスト樹脂に露光及び現像を行って、ソルダレジスト層１６を形成する。但し、ソルダレジスト層１６は感光性材料に限られず、所望の形状を得られるのであれば、他の工法を用いてもよい。例えば、炭酸ガスレーザ、第三高調波Ｎｄ−ＹＡＧレーザ又は波長が３００ｎｍよりも短い深紫外エキシマレーザ等のレーザ光を用いてもよい。ここで、ソルダレジスト層１６の厚さ２０μｍとし、接続パッド１５上のはんだバンプ形成部の開口径は１００μｍとしている。 Next, a solder resist resin made of a photosensitive epoxy resin is applied to both the upper surface and the lower surface of the wiring substrate 10 in order to avoid short-circuiting between adjacent solder bumps during solder bonding by flip chip mounting. Subsequently, the applied solder resist resin is exposed and developed to form the solder resist layer 16. However, the solder resist layer 16 is not limited to a photosensitive material, and other methods may be used as long as a desired shape can be obtained. For example, a laser beam such as a carbon dioxide laser, a third harmonic Nd-YAG laser, or a deep ultraviolet excimer laser having a wavelength shorter than 300 nm may be used. Here, the thickness of the solder resist layer 16 is 20 μm, and the opening diameter of the solder bump forming portion on the connection pad 15 is 100 μm.
次に、図６に示すように、複数の接続パッド１５のうち、半導体チップ１の４つの隅部と対向する接続パッド１５を除いた他の接続パッド１５の上にそれぞれバリアメタル層１７を形成する。 Next, as shown in FIG. 6, barrier metal layers 17 are formed on the other connection pads 15 except for the connection pads 15 facing the four corners of the semiconductor chip 1 among the plurality of connection pads 15. To do.
具体的には、まず、配線基板１０に形成された接続パッド１５のうち、半導体チップ１の隅部に配置されたはんだバンプ４と対向する接続パッド１５をドライフィルムレジストによって覆う。その後、ソルダレジスト層１６の開口部からそれぞれ露出する他の接続パッド１５の上に、バリアメタル層１７として、含有リン濃度が５ｗｔ％となるように無電解ニッケル−リンめっきを施す。続いて、金めっき処理を行うことにより、半導体チップ１の各隅部の電極パッド２と対向しない接続パッド１５の上に、厚さが５μｍの無電解ニッケル−リンめっきと、厚さが０．１μｍの金めっきとからなるバリアメタル層１７が形成される。その後、ドライフィルムレジストを除去する。ここで、複数の接続パッド１５のうちの半導体チップの４つの隅部と対向する接続パッド１５の個数は、各隅部ごとに１個に限られず、複数個であってもよい。 Specifically, first, of the connection pads 15 formed on the wiring substrate 10, the connection pads 15 facing the solder bumps 4 arranged at the corners of the semiconductor chip 1 are covered with a dry film resist. Thereafter, electroless nickel-phosphorous plating is performed on the other connection pads 15 exposed from the openings of the solder resist layer 16 as a barrier metal layer 17 so that the phosphorus concentration is 5 wt%. Subsequently, an electroless nickel-phosphorous plating with a thickness of 5 μm is formed on the connection pad 15 not facing the electrode pad 2 at each corner of the semiconductor chip 1 by performing a gold plating process, and a thickness of 0. A barrier metal layer 17 made of 1 μm gold plating is formed. Thereafter, the dry film resist is removed. Here, the number of connection pads 15 facing the four corners of the semiconductor chip among the plurality of connection pads 15 is not limited to one for each corner, and may be plural.
次に、図７に示すように、半導体チップ１の各電極パッド２の上にＵＢＭ層３を介在させて形成されたはんだバンプ４の表面にフラックス７を付着させる。フラックス７の付着方法は、各はんだバンプ４の表面の全体にフラックス７が濡れ広がり、且つ半導体チップ１に形成されている絶縁保護膜５にフラックス７が付着しなければ、特に方法は問われない。例えば、平坦な面に均一で且つはんだバンプ４高さよりも薄い膜厚に塗布されたフラックス７に、半導体チップ１に形成されたはんだバンプ４を浸漬することによって行うことができる。本実施形態においては、膜厚が５０μｍのフラックス膜に半導体チップ１に形成されたはんだバンプ４を浸漬させることによって、フラックス７を付着した。このようにすると、フラックス７のはんだバンプ４に対する濡れ性の作用により、フラックス７は浸漬されていないはんだバンプ４の表面に濡れ広がるため、はんだバンプ４の表面をフラックス７により均一に覆うことができる。 Next, as shown in FIG. 7, a flux 7 is attached to the surface of a solder bump 4 formed by interposing the UBM layer 3 on each electrode pad 2 of the semiconductor chip 1. The method of attaching the flux 7 is not particularly limited as long as the flux 7 wets and spreads over the entire surface of each solder bump 4 and the flux 7 does not adhere to the insulating protective film 5 formed on the semiconductor chip 1. . For example, it can be performed by immersing the solder bumps 4 formed on the semiconductor chip 1 in a flux 7 that is evenly applied to a flat surface and thinner than the height of the solder bumps 4. In this embodiment, the flux 7 is attached by immersing the solder bumps 4 formed on the semiconductor chip 1 in a flux film having a film thickness of 50 μm. In this case, the flux 7 wets and spreads on the surface of the solder bump 4 that is not immersed due to the wettability of the flux 7 with respect to the solder bump 4, so that the surface of the solder bump 4 can be uniformly covered with the flux 7. .
次に、図８に示すように、配線基板１０の所定の位置に半導体チップ１を位置合わせし、位置合わせされた半導体チップ１を配線基板１０に搭載する。この搭載段階では、配線基板１０の各接続パッド１５又はバリアメタル層１７には、フラックス７を介して半導体チップ１のはんだバンプ４が接触しており、はんだによる接合はなされていない。 Next, as shown in FIG. 8, the semiconductor chip 1 is aligned with a predetermined position of the wiring substrate 10, and the aligned semiconductor chip 1 is mounted on the wiring substrate 10. At this mounting stage, the solder bumps 4 of the semiconductor chip 1 are in contact with the connection pads 15 or the barrier metal layer 17 of the wiring substrate 10 via the flux 7 and are not joined by solder.
次に、図９に示すように、はんだリフロー装置により、半導体チップ１が搭載された配線基板１０を、はんだバンプ４に使用した、組成が９６．５ｗｔ％スズ−３．０ｗｔ％銀−０．５ｗｔ％である銅はんだが溶融する温度（融点２１７℃）よりも３０℃以上高い温度を窒素雰囲気下で保持して、２０秒間以上加熱する。これにより、半導体チップ１と配線基板１０との間の接続部に、はんだバンプ４が形成された実装体を得る。 Next, as shown in FIG. 9, the wiring board 10 on which the semiconductor chip 1 is mounted is used for the solder bump 4 by a solder reflow apparatus, and the composition is 96.5 wt% tin-3.0 wt% silver-0. A temperature higher by 30 ° C. or higher than the temperature at which 5% by weight of copper solder melts (melting point: 217 ° C.) is maintained in a nitrogen atmosphere and heated for 20 seconds or longer. As a result, a mounting body in which the solder bumps 4 are formed at the connection portion between the semiconductor chip 1 and the wiring substrate 10 is obtained.
その後、はんだバンプ４の周辺部に残るフラックスを除去するため、フラックス洗浄を行う。フラックス洗浄は、図９に示すような配線基板１０に半導体チップ１が実装された実装体を洗浄液に完全に浸漬し、周波数が１００ｋＨｚで、出力が１００Ｗの超音波による洗浄を５分間行う。その後、洗浄液から取り出した実装体を速やかに純水を用いて５分間のリンス処理を行う。このように、洗浄液中で超音波処理を行うことにより、実装体における半導体チップ１と配線基板１０との間の隙間部分に洗浄液が効果的に進入し、該隙間部分に残るフラックス７を効率良く除去することができる。実装後にダミーサンプルである半導体チップ１を剥がしてはんだバンプ４の周辺部を観察したところ、はんだバンプ４の周辺部にはフラックス７の残渣はみられなかった。 Thereafter, flux cleaning is performed to remove the flux remaining around the solder bumps 4. In the flux cleaning, a mounting body in which the semiconductor chip 1 is mounted on the wiring substrate 10 as shown in FIG. 9 is completely immersed in a cleaning liquid, and cleaning is performed with ultrasonic waves having a frequency of 100 kHz and an output of 100 W for 5 minutes. Thereafter, the mounting body taken out from the cleaning liquid is immediately rinsed with pure water for 5 minutes. In this way, by performing ultrasonic treatment in the cleaning liquid, the cleaning liquid effectively enters the gap portion between the semiconductor chip 1 and the wiring substrate 10 in the mounting body, and the flux 7 remaining in the gap portion is efficiently obtained. Can be removed. After mounting, the semiconductor chip 1 as a dummy sample was peeled off and the peripheral portion of the solder bump 4 was observed. As a result, no residue of the flux 7 was observed in the peripheral portion of the solder bump 4.
フラックス洗浄の効果を高めるため、洗浄中の超音波条件の出力を１０００Ｗよりも高くすると、はんだバンプ４の内部、はんだバンプ４における接続パッド１５又は電極パッド２との界面にクラックが発生した。また、出力を５０Ｗよりも低くするとフラックス残渣は全く除去されなかった。また、超音波の発信周波数を６００ｋＨｚよりも高くした場合と、５０ｋＨｚよりも低くした場合には、いずれもフラックス残渣は除去されなかった。洗浄時間とリンス処理時間とは、１分間を越える条件であればフラックス残渣の除去性に差は見られないが、長時間の超音波処理は配線基板１０が吸湿してしまい、以降の熱処理工程で配線基板１０の膨れやデラミネーションを引き起こすため、洗浄時間は１０分以下が好ましい。 When the output of the ultrasonic condition during cleaning was made higher than 1000 W in order to enhance the effect of flux cleaning, cracks occurred inside the solder bumps 4 and at the interfaces between the solder pads 4 and the connection pads 15 or the electrode pads 2. Further, when the output was lower than 50 W, the flux residue was not removed at all. Moreover, the flux residue was not removed in either case where the ultrasonic transmission frequency was higher than 600 kHz or lower than 50 kHz. As long as the cleaning time and the rinsing time are longer than 1 minute, there is no difference in the removability of the flux residue, but the ultrasonic treatment for a long time causes the wiring board 10 to absorb moisture, and the subsequent heat treatment process. In order to cause swelling and delamination of the wiring board 10, the cleaning time is preferably 10 minutes or less.
次に、フラックス洗浄が終了した実装体を、温度が１１５℃〜１２５℃の窒素雰囲気で１時間のべーク処理を行う。ベーク時間が１時間よりも短い場合又はベーク温度が１１５℃を下回った場合は、配線基板１０の表面に付着した表面吸着水が十分に除去されない。このため、次のアンダーフィル充填工程において、アンダーフィル樹脂６のソルダレジスト層１６に対する濡れ性が低下して、アンダーフィル樹脂６が十分に充填されなくなる。また、３時間以上のベークを行った場合又は温度が１２５℃を超える場合は、ソルダレジスト層１６の表面が変色する。 Next, the mounted body after flux cleaning is baked for 1 hour in a nitrogen atmosphere at a temperature of 115 ° C. to 125 ° C. When the baking time is shorter than 1 hour or when the baking temperature is lower than 115 ° C., the surface adsorbed water adhering to the surface of the wiring board 10 is not sufficiently removed. For this reason, in the next underfill filling step, the wettability of the underfill resin 6 to the solder resist layer 16 is lowered, and the underfill resin 6 is not sufficiently filled. Moreover, when baking for 3 hours or more or when temperature exceeds 125 degreeC, the surface of the soldering resist layer 16 discolors.
次に、アンダーフィル塗布装置により、実装体における半導体チップ１と配線基板１０との隙間部分に、未硬化のアンダーフィル樹脂６を塗布する。アンダーフィル樹脂６の塗布は、半導体チップ１の外形をなす４つの辺のうち、最も長い辺に沿って所定量を塗布し、塗布されたアンダーフィル樹脂６の粘度を下げて隙間部分への浸透性を高める。このため、図９に示す半導体チップ１が実装された配線基板１０を６５℃程度の温度に過熱した状態で塗布し、塗布後も１０分間、６５℃の温度で放置する。このように、アンダーフィル樹脂６の浸透性を利用して、半導体チップ１と配線基板１０との隙間部分にアンダーフィル樹脂６を浸透させる。 Next, the uncured underfill resin 6 is applied to the gap portion between the semiconductor chip 1 and the wiring substrate 10 in the mounting body by an underfill application device. The underfill resin 6 is applied by applying a predetermined amount along the longest side of the four sides forming the outer shape of the semiconductor chip 1 and lowering the viscosity of the applied underfill resin 6 to penetrate into the gap portion. Increase sex. For this reason, the wiring substrate 10 on which the semiconductor chip 1 shown in FIG. 9 is mounted is applied while being heated to a temperature of about 65 ° C., and is left at a temperature of 65 ° C. for 10 minutes after the application. In this way, the underfill resin 6 is infiltrated into the gap portion between the semiconductor chip 1 and the wiring substrate 10 by utilizing the permeability of the underfill resin 6.
次に、アンダーフィル樹脂６が塗布された実装体をオーブンへ入れ、温度が１４５℃から１５５℃の窒素雰囲気で１時間の硬化処理を行うことにより、図２に示す半導体装置を得ることができる。この熱処理工程により、未硬化のアンダーフィル樹脂が硬化することから、各はんだバンプ４が封止されるため、外部からの水分の浸入、並びに外的なストレス、熱変形若しくは内部残留応力によって発生する圧縮又はせん断応力からはんだバンプ４による接合部を保護することができる。 Next, the mounting body to which the underfill resin 6 is applied is put into an oven, and a curing process is performed in a nitrogen atmosphere at a temperature of 145 ° C. to 155 ° C. for 1 hour, whereby the semiconductor device shown in FIG. 2 can be obtained. . Since the uncured underfill resin is cured by this heat treatment process, each solder bump 4 is sealed, so that it occurs due to the ingress of moisture from the outside and external stress, thermal deformation or internal residual stress. The joint portion by the solder bump 4 can be protected from compressive or shear stress.
ここで、アンダーフィル樹脂６に対する硬化温度が１３０℃に満たない場合、又は硬化時間が１時間に満たない場合は、アンダーフィル樹脂６が十分に硬化しなくなる。このため、水分の浸入による電気絶縁性が低下する等の封止効果が不十分となる。従って、振動又は熱変形による局所的な応力負荷が発生した場合に、はんだバンプ４による接続部が破壊される。また、アンダーフィル樹脂６の硬化温度が１７０℃を超えた場合、又は硬化時間が３時間を越える場合には、アンダーフィル樹脂６の過剰な硬化反応により配線基板１０が変形する。さらには、はんだバンプ４の接合部又は配線基板１０の内部が破壊したり、剥離が発生したりする。 Here, when the curing temperature for the underfill resin 6 is less than 130 ° C., or when the curing time is less than 1 hour, the underfill resin 6 is not sufficiently cured. For this reason, a sealing effect such as a decrease in electrical insulation due to the ingress of moisture becomes insufficient. Therefore, when a local stress load due to vibration or thermal deformation occurs, the connection portion by the solder bump 4 is destroyed. Further, when the curing temperature of the underfill resin 6 exceeds 170 ° C., or when the curing time exceeds 3 hours, the wiring substrate 10 is deformed by an excessive curing reaction of the underfill resin 6. Furthermore, the joint part of the solder bump 4 or the inside of the wiring board 10 is destroyed or peeling occurs.
以上説明したように、第２の実施形態に係る半導体装置は、半導体チップ１と配線基板１０とを接続する複数のはんだバンプ４のうち、接続応力が最も大きく掛かる半導体チップ１の隅部に配置されたはんだバンプ４が、配線基板１０に形成された接続パッド１５とバリアメタル層１７を介在させることなく接合する。これにより、無電解めっき法により形成されたニッケルを含む化合物膜（バリアメタル層１７）の持つ内部応力による引っ張り方向の応力負荷が掛かることがない。このため、半導体チップ１の各隅部に形成されるはんだバンプ４による接合部の接続信頼性はより一層向上する。 As described above, the semiconductor device according to the second embodiment is arranged at the corner of the semiconductor chip 1 where the connection stress is the largest among the plurality of solder bumps 4 that connect the semiconductor chip 1 and the wiring substrate 10. The solder bumps 4 thus bonded are bonded to the connection pads 15 formed on the wiring substrate 10 without interposing the barrier metal layer 17 therebetween. Thus, a stress load in the tensile direction due to internal stress of the nickel-containing compound film (barrier metal layer 17) formed by the electroless plating method is not applied. For this reason, the connection reliability of the joint portion by the solder bump 4 formed at each corner of the semiconductor chip 1 is further improved.
さらに、前述したように、配線基板１０の接続パッド１５を構成する銅と、はんだバンプ４を構成するスズがニッケル−スズ合金と比べてより強固な銅−スズ合金を形成する。このため、半導体チップ１の隅部に配置されたはんだバンプ４の、配線基板１０の接続パッド１５に対する接合強度が向上する。従って、負荷として半導体チップ１の各隅部に集中する応力が効果的に緩和されて、温度サイクル試験等によるクラックの発生を抑制しながら、半導体チップ１全体の接合強度をより高めることが可能となる。 Furthermore, as described above, the copper constituting the connection pads 15 of the wiring board 10 and the tin constituting the solder bumps 4 form a stronger copper-tin alloy than the nickel-tin alloy. For this reason, the bonding strength of the solder bumps 4 arranged at the corners of the semiconductor chip 1 to the connection pads 15 of the wiring board 10 is improved. Therefore, the stress concentrated on each corner of the semiconductor chip 1 as a load is effectively relaxed, and it is possible to further increase the bonding strength of the entire semiconductor chip 1 while suppressing the occurrence of cracks due to a temperature cycle test or the like. Become.
第２の実施形態に係る半導体装置を製造後の状態において、第１の実施形態と同様の検査を行ったところ、信頼性評価の判断基準である１０００サイクル後においても、接続抵抗値の変化率は、初期抵抗値に対して＋１０％以下であった。また、１５００サイクル後においても、接続抵抗値の変化率は、初期抵抗値に対して＋１０％以下であり、良好な温度サイクル試験耐性を持つことを確認している。 When the semiconductor device according to the second embodiment was manufactured in the same state as that in the first embodiment, the change rate of the connection resistance value was measured even after 1000 cycles, which is a criterion for reliability evaluation. Was + 10% or less with respect to the initial resistance value. Further, even after 1500 cycles, the change rate of the connection resistance value is + 10% or less with respect to the initial resistance value, and it has been confirmed that it has a good temperature cycle test resistance.
（第２の実施形態の第１変形例）
第１変形例として、半導体チップ１の電極パッド２の上に形成されるＵＢＭ層３を構成する無電解ニッケル−リンめっきの厚さと、配線基板１０の接続パッド１５の上に形成されるバリアメタル層１７を構成する無電解ニッケル−リンめっきの厚さとを、いずれも５μｍに代えて１０μｍとする。
(First Modification of Second Embodiment)
As a first modification, the thickness of the electroless nickel-phosphorous plating constituting the UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 and the barrier metal formed on the connection pad 15 of the wiring substrate 10 The thickness of the electroless nickel-phosphorous plating constituting the layer 17 is 10 μm instead of 5 μm.
第２変形例においても、第１及び第２の実施形態と同様の温度サイクル試験の結果、信頼性評価の判断基準である１０００サイクル後における接続抵抗値の変化率が初期抵抗値に対して＋１０％以下であり、また１５００サイクル後における接続抵抗値の変化率も初期抵抗値に対して＋１０％以下であり、繰り返しの温度変化に対して良好な耐性を持つことを確認している。 Also in the second modification, as a result of the same temperature cycle test as in the first and second embodiments, the change rate of the connection resistance value after 1000 cycles, which is a criterion for reliability evaluation, is +10 with respect to the initial resistance value. %, And the change rate of the connection resistance value after 1500 cycles is also + 10% or less with respect to the initial resistance value, confirming that it has good resistance to repeated temperature changes.
（第２の実施形態の第２変形例）
第２変形例として、半導体チップ１の電極パッド２の上に形成されるＵＢＭ層３を構成する無電解ニッケル−リンめっきと、配線基板１０の接続パッド１５の上に形成されるバリアメタル層１７を構成する無電解ニッケル−リンめっきに代えて、いずれも無電解ニッケル−ボロンめっきとしている。無電解ニッケル−ボロンめっきの厚さは共に５μｍである。
(Second modification of the second embodiment)
As a second modification, electroless nickel-phosphorous plating that constitutes the UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 and a barrier metal layer 17 formed on the connection pad 15 of the wiring substrate 10. Instead of electroless nickel-phosphorous plating, the electroless nickel-boron plating is used. The thickness of the electroless nickel-boron plating is 5 μm.
第２変形例においては、第１及び第２の実施形態と同様の温度サイクル試験の結果、信頼性評価の判断基準である１０００サイクル後における接続抵抗値の変化率が初期抵抗値に対して＋１０％以下であった。なお、１５００サイクル後における接続抵抗値の変化率は初期抵抗値に対して＋１０％を超える不良が発生した。抵抗変化の発生原因を確認するため、温度サイクル試験後の半導体装置に対して不良モードの解析を行った結果、抵抗の上昇が発生した箇所のはんだバンプ４と接合された、配線基板１０のバリアメタル層１７である無電解ニッケル−ボロンめっきにクラックが観察された。 In the second modification, as a result of the same temperature cycle test as in the first and second embodiments, the change rate of the connection resistance value after 1000 cycles, which is a criterion for reliability evaluation, is +10 with respect to the initial resistance value. % Or less. In addition, the defect in which the change rate of the connection resistance value after 1500 cycles exceeded + 10% with respect to the initial resistance value occurred. In order to confirm the cause of the resistance change, a failure mode analysis is performed on the semiconductor device after the temperature cycle test. As a result, the barrier of the wiring board 10 bonded to the solder bump 4 at the portion where the resistance rises. Cracks were observed in the electroless nickel-boron plating as the metal layer 17.
このように、ＵＢＭ層３及びバリアメタル層１７の組成を無電解ニッケル−リンめっきに代えて、無電解ニッケル−ボロンめっきを用いた場合でも、信頼性評価の判断基準である１０００サイクル後の接続抵抗値の変化率は初期抵抗値に対して＋１０％以下であり、信頼性評価の判断基準に達している。 Thus, even when the composition of the UBM layer 3 and the barrier metal layer 17 is replaced with electroless nickel-phosphorous plating and electroless nickel-boron plating is used, the connection after 1000 cycles, which is a criterion for reliability evaluation, is used. The rate of change of the resistance value is + 10% or less with respect to the initial resistance value, and reaches the criterion for reliability evaluation.
（第２の実施形態の第３変形例）
第３変形例として、配線基板１０の接続パッド１５の上に形成されるバリアメタル層１７を構成する無電解ニッケル−リンめっきの厚さを５μｍに代えて１０μｍとする。一方、半導体チップ１の電極パッド２の上に形成されるＵＢＭ層３の厚さは、５μｍのままとしている。
(Third Modification of Second Embodiment)
As a third modification, the thickness of the electroless nickel-phosphorous plating constituting the barrier metal layer 17 formed on the connection pad 15 of the wiring board 10 is set to 10 μm instead of 5 μm. On the other hand, the thickness of the UBM layer 3 formed on the electrode pad 2 of the semiconductor chip 1 remains 5 μm.
第３変形例においては、第１及び第２の実施形態と同様の温度サイクル試験の結果、信頼性評価の判断基準である１０００サイクル後における接続抵抗値の変化率が初期抵抗値に対して＋１０％以下であった。しかしながら、１２５０サイクル後では接続抵抗値の変化率が初期抵抗値に対して＋１０％を超え、１５００サイクル後には断線に至る不良が発生した。 In the third modification, as a result of the same temperature cycle test as in the first and second embodiments, the change rate of the connection resistance value after 1000 cycles, which is the criterion for reliability evaluation, is +10 with respect to the initial resistance value. % Or less. However, after 1250 cycles, the change rate of the connection resistance value exceeded + 10% with respect to the initial resistance value, and after 1500 cycles, a defect that resulted in disconnection occurred.
断線不良の発生原因を確認するため、温度サイクル試験後の半導体装置に対して不良モードの解析を行った結果、抵抗上昇が発生した箇所は、半導体チップ１の隅部に形成されたはんだバンプ４ではなく、それ以外のはんだバンプ４で且つ配線基板１０のバリアメタル層１５に近い部分のはんだバンプ４の内部に生じたクラックであることが確認された。 In order to confirm the cause of the disconnection failure, the failure mode analysis is performed on the semiconductor device after the temperature cycle test. As a result, the portion where the resistance increase occurs is the solder bump 4 formed at the corner of the semiconductor chip 1. Instead, it was confirmed that the cracks were generated inside the solder bumps 4 in portions other than the solder bumps 4 and near the barrier metal layer 15 of the wiring substrate 10.
以上により、はんだバンプ４とそれぞれ接合されるバリア膜である、半導体チップ１のＵＢＭ層３及び配線基板１０のバリアメタル層１５は、膜厚が互いに等しい、すなわち接合部の組成が互いに等しいことが重要である。 As described above, the UBM layer 3 of the semiconductor chip 1 and the barrier metal layer 15 of the wiring substrate 10, which are barrier films bonded to the solder bumps 4, have the same film thickness, that is, the compositions of the bonding portions are equal to each other. is important.
以上説明したように、第２の実施形態及びその変形例に係る半導体装置によると、半導体チップ１と配線基板１０とを接続するはんだバンプ４のうち、接続応力が最も大きく掛かる半導体チップ１の隅部に形成されたはんだバンプ４が配線基板１０の接続パッド上にバリアメタル層１７を形成しない部位と接合する。これにより、配線基板１０の銅からなる接続パッド１５は、バリアメタル層１７を介さずに直接にはんだバンプ４と接続される。このため、バリアメタル層１７の主成分であるニッケルと、はんだバンプの主成分であるスズとが温度サイクル試験により負荷を受ける接合面に対して配線基板１０の主面と平行な方向からの擦り応力に対して脆弱なニッケル−スズ合金が接合部に形成されることがなくなる。この脆弱なニッケル−スズ合金の代わりに、擦り応力に対して高い耐性を持つ銅−スズ合金による接合が形成される。その上、無電解ニッケル系めっき膜が持つ内部応力による引っ張り方向の応力負荷が掛かることがなくなる。このため、配線基板１０の接続パッド１５との界面部分の接合強度が向上するので、負荷として半導体チップ１の隅部に集中的に掛かる応力が効果的に緩和される。 As described above, according to the semiconductor device according to the second embodiment and the modification thereof, the corner of the semiconductor chip 1 where the connection stress is the largest among the solder bumps 4 that connect the semiconductor chip 1 and the wiring substrate 10. The solder bumps 4 formed on the portions are bonded to portions where the barrier metal layer 17 is not formed on the connection pads of the wiring substrate 10. As a result, the connection pads 15 made of copper of the wiring substrate 10 are directly connected to the solder bumps 4 without the barrier metal layer 17 interposed therebetween. For this reason, nickel, which is the main component of the barrier metal layer 17, and tin, which is the main component of the solder bump, are rubbed in a direction parallel to the main surface of the wiring board 10 with respect to the bonding surface subjected to a load in the temperature cycle test. A nickel-tin alloy that is weak against stress is not formed at the joint. Instead of this brittle nickel-tin alloy, a bond is formed with a copper-tin alloy having a high resistance to frictional stress. In addition, the stress load in the tensile direction due to the internal stress of the electroless nickel-based plating film is not applied. For this reason, since the bonding strength of the interface portion with the connection pad 15 of the wiring substrate 10 is improved, the stress concentrated on the corner of the semiconductor chip 1 as a load is effectively relieved.
また、複数のはんだバンプ４のうち、半導体チップ１の隅部を除くはんだバンプ４は、半導体チップ１の配線基板１０への実装時のはんだ濡れ性の向上と、配線基板１０の製造後から実装までの経時変化による表面の酸化防止との観点から、配線基板１０にバリアメタル層１７を設ける必要がある。そこで、はんだバンプ４における接続パッド１５と反対側に位置する半導体チップ１のＵＢＭ層３には、バリアメタル層１７と同一の組成及び同一の厚さ（体積）を持つ無電解ニッケル系めっきを用いることが好ましい。この構成により、半導体チップ１の隅部を除く各はんだバンプ４が受けるバリアメタル層１７及びＵＢＭ層３からの引っ張り応力が同方向で同程度となる。 Among the plurality of solder bumps 4, the solder bumps 4 excluding the corners of the semiconductor chip 1 are improved in solder wettability when the semiconductor chip 1 is mounted on the wiring board 10 and mounted after the wiring board 10 is manufactured. From the viewpoint of preventing oxidation of the surface due to changes over time, it is necessary to provide the barrier metal layer 17 on the wiring substrate 10. Therefore, electroless nickel plating having the same composition and the same thickness (volume) as the barrier metal layer 17 is used for the UBM layer 3 of the semiconductor chip 1 located on the opposite side of the solder bump 4 from the connection pad 15. It is preferable. With this configuration, the tensile stress from the barrier metal layer 17 and the UBM layer 3 received by each solder bump 4 except for the corner of the semiconductor chip 1 is approximately the same in the same direction.
これにより、はんだバンプ４の接合面における応力の方向による偏りが発生し難くなるため、実装工程時及び温度サイクル試験時等に発生が懸念されるはんだバンプ４の内部に生じるクラックを抑制できる。従って、半導体チップ１側に形成されるはんだバンプ４の大きさを特異的に変更することなく、クラック耐性が高い接合形態を形成することができる。 Thereby, since it becomes difficult to generate | occur | produce the bias | deviation by the direction of the stress in the joint surface of the solder bump 4, the crack which arises inside the solder bump 4 with a possibility of generating at the time of a mounting process, a temperature cycle test, etc. can be suppressed. Therefore, it is possible to form a bonding form having high crack resistance without specifically changing the size of the solder bump 4 formed on the semiconductor chip 1 side.
（比較例）
以下、本発明の比較例について図面を参照しながら説明する。
(Comparative example)
Hereinafter, a comparative example of the present invention will be described with reference to the drawings.
図１０は本発明の比較例に係る半導体装置の部分的な断面構成を示している。 FIG. 10 shows a partial cross-sectional configuration of a semiconductor device according to a comparative example of the present invention.
比較例に係る配線基板１０Ａは、半導体チップ１の電極パッド１１とはんだバンプ４を介して接続する全ての接続パッド１５の上に、バリアメタル層が形成されない構造を採る。 The wiring substrate 10A according to the comparative example employs a structure in which no barrier metal layer is formed on all the connection pads 15 connected to the electrode pads 11 of the semiconductor chip 1 via the solder bumps 4.
本比較例に係る配線基板１０Ａを製造するには、ソルダレジスト層１６を形成するまでは、第１の及び第２の実施形態と同様であり、その後、バリアメタル層１７を形成せずにそのまま配線基板１０Ａとしている。また、半導体チップ１と配線基板１０Ａの実装は、第１の実施形態と同様の条件としている
本比較例においては、半導体チップ１と配線基板１０Ａがはんだバンプ４を介して接続される場合に、全てのはんだバンプ４における半導体チップ１側に形成される接合界面が、水平方向からの擦り応力に対して脆弱なニッケル−スズ（Ｎｉ６Ｓｎ５）合金となる。
The manufacturing of the wiring board 10A according to this comparative example is the same as that of the first and second embodiments until the solder resist layer 16 is formed, and then the barrier metal layer 17 is not formed and is left as it is. The wiring board 10A is used. The mounting of the semiconductor chip 1 and the wiring board 10A is the same as that of the first embodiment. In this comparative example, when the semiconductor chip 1 and the wiring board 10A are connected via the solder bumps 4, The bonding interface formed on the side of the semiconductor chip 1 in all the solder bumps 4 is a nickel-tin (Ni 6 Sn 5 ) alloy that is fragile to a rubbing stress from the horizontal direction.
一方、全てのはんだバンプ４における配線基板１０Ａ側に形成される接合界面が接続パッド１５を構成する銅と、はんだバンプ４の組成に含まれるスズとにより、ニッケル−スズ合金と比較して強固な銅−スズ合金が形成される。従って、全てのはんだバンプ４の上下の接合界面に異なる組成の接合部が形成されることにより、半導体装置に熱ストレスが印加された際に、接合強度が高い配線基板１０Ａ側に引っ張り方向の応力が全ての接合部に均一に掛かる。その結果、接合強度が低い半導体チップ１側のニッケル−スズ合金部の、半導体チップ１の各隅部に掛かる応力を緩和することができない。 On the other hand, the bonding interface formed on the wiring board 10 </ b> A side in all the solder bumps 4 is stronger than the nickel-tin alloy due to the copper constituting the connection pads 15 and the tin contained in the composition of the solder bumps 4. A copper-tin alloy is formed. Accordingly, by forming joint portions having different compositions at the upper and lower joint interfaces of all the solder bumps 4, when thermal stress is applied to the semiconductor device, stress in the tensile direction toward the wiring board 10A having high joint strength. Applies evenly to all joints. As a result, the stress applied to each corner of the semiconductor chip 1 in the nickel-tin alloy part on the semiconductor chip 1 side having low bonding strength cannot be relaxed.
このため、温度サイクル試験によって半導体チップ１の各隅部に形成されるはんだバンプ４による接合部の半導体チップ１側にクラックが発生するおそれがある。 For this reason, there exists a possibility that a crack may generate | occur | produce on the semiconductor chip 1 side of the junction part by the solder bump 4 formed in each corner part of the semiconductor chip 1 by a temperature cycle test.
本比較例に係る半導体装置は、温度サイクル試験の結果、７５０サイクル後に接続抵抗値の変化率が初期抵抗値に対して＋１０％を越え、１２５０サイクル後に断線不良が発生し、温度変化に対する耐性が劣ることが確認された。 As a result of the temperature cycle test, the change rate of the connection resistance value exceeds + 10% with respect to the initial resistance value after 750 cycles, and the semiconductor device according to this comparative example has a disconnection failure after 1250 cycles and is resistant to temperature changes. Inferiority was confirmed.
断線不良の発生原因を確認するため、温度サイクル試験１２５０サイクル後の半導体装置に対して不良モード解析を行った結果、半導体チップ１の隅部に配置された電極パッド２の上のＵＢＭ層３とはんだバンプ４との接合部の界面部分にクラックが観察された。 In order to confirm the cause of the disconnection failure, the failure mode analysis was performed on the semiconductor device after 1250 cycles of the temperature cycle test. As a result, the UBM layer 3 on the electrode pad 2 arranged at the corner of the semiconductor chip 1 Cracks were observed at the interface portion of the joint with the solder bump 4.
本発明に係る半導体装置及びその製造方法は、半導体チップに形成するはんだバンプの形成方法を限定することなく、また、はんだバンプによる複数の接続部の面積をいずれも同程度に保ったままで、接続信頼性が高い実装が可能な半導体装置を得ることができ、はんだバンプを用いたフリップチップ実装により形成される種々の電子機器分野に有用である。 The semiconductor device and the manufacturing method thereof according to the present invention are not limited to the method of forming solder bumps formed on the semiconductor chip, and the connection is made while keeping the area of the plurality of connecting portions by the solder bumps to be the same. A semiconductor device that can be mounted with high reliability can be obtained, and is useful in various electronic device fields formed by flip-chip mounting using solder bumps.
１ 半導体チップ
２ 電極パッド
３ アンダーバンプメタル（ＵＢＭ）層
４ はんだバンプ
５ 絶縁保護膜
６ アンダーフィル樹脂
７ フラックス
１０ 配線基板
１０Ａ 配線基板
１１ コア基板
１２ 回路パターン
１３ ビア
１４ 層間絶縁樹脂層
１５ 接続パッド
１６ ソルダレジスト層
１７ バリアメタル層
１８ コンタクトプラグ
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Electrode pad 3 Under bump metal (UBM) layer 4 Solder bump 5 Insulation protective film 6 Underfill resin 7 Flux 10 Wiring board 10A Wiring board 11 Core board 12 Circuit pattern 13 Via 14 Interlayer insulation resin layer 15 Connection pad 16 Solder resist layer 17 Barrier metal layer 18 Contact plug
Claims (6)
主面が前記半導体チップの素子形成面と対向し、且つそれぞれが前記主面の前記各電極パッドと対向する位置に形成された複数の接続パッドを有する配線基板と、
前記各電極パッドと前記各接続パッドとの間にそれぞれ設けられ、前記各電極パッドと前記各接続パッドとを電気的に接続する複数のはんだバンプとを備え、
前記はんだバンプにおける、前記電極パッド側の組成と前記接続パッド側の組成とは同一であり、
前記半導体チップにおける隅部を除く領域であって、前記電極パッドと前記はんだバンプとの間及び前記接続パッドと前記はんだバンプとの間には、それぞれバリア層が形成されていることを特徴とする半導体装置。 A semiconductor chip having an element formation surface on which at least one element is formed and a plurality of electrode pads formed on the element formation surface;
A wiring board having a plurality of connection pads formed at positions where the main surface faces the element formation surface of the semiconductor chip and each of the main surfaces faces the electrode pads;
A plurality of solder bumps provided between the electrode pads and the connection pads, respectively, and electrically connecting the electrode pads and the connection pads;
In the solder bump, the composition on the electrode pad side and the composition on the connection pad side are the same,
Barrier layers are formed in regions excluding the corners of the semiconductor chip between the electrode pads and the solder bumps and between the connection pads and the solder bumps. Semiconductor device.
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