JP2004047510A - Electrode structure and its forming method - Google Patents
Electrode structure and its forming method Download PDFInfo
- Publication number
- JP2004047510A JP2004047510A JP2002199076A JP2002199076A JP2004047510A JP 2004047510 A JP2004047510 A JP 2004047510A JP 2002199076 A JP2002199076 A JP 2002199076A JP 2002199076 A JP2002199076 A JP 2002199076A JP 2004047510 A JP2004047510 A JP 2004047510A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- electrode
- film
- electrode structure
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は回路基板の入出力端子に施す電極構造体および形成方法に関し、特に半導体素子および回路基板の入出力端子に施す電極構造体およびその形成方法に関する。
【0002】
【従来の技術】
近年、半導体素子の高集積化・高速化にともない、この半導体素子の性能を最大限に生かす高密度実装技術も進歩している。
【0003】
このような状況の中で、これらの実装技術の1つとして、裸の半導体素子(ベアチップ)を回路基板に直接はんだ付けする方式がある。このとき、半導体素子や回路基板の電極表面は、はんだ付け可能な状態にしておくことが不可欠となる。
【0004】
そこで、通常、たとえば半導体素子がアルミニウム(Al)配線のとき、Al膜の上に密着層としてチタン(Ti)膜を形成し、その上にニッケル(Ni)層を重ねる構成、あるいはNi層の上にさらに金(Au)膜を重ねて形成する膜構成などが適用される。
【0005】
また、最近、半導体素子のより一層の高速化・高性能化のために、配線材料としてAlに替え銅(Cu)を適用しようとする趨勢にある。この場合にも、入出力端子用電極の構造体は、前述のAlの場合と同様に、Cuの表面にNi層を重ねて形成するなどの構成が用いられる。
【0006】
一方、回路基板にも、同様な目的で、半導体素子の電極に対応した配列・配置で電極が形成される。この回路基板の配線材料は通常Cuであることから、電極の構造体はCuを配線材料とする半導体素子のときと同じである。
【0007】
また、はんだ付けについても、一般的には、半導体素子上の電極にはんだバンプが形成されて回路基板とはんだ付けされるが、回路基板側のみ、あるいは半導体素子と回路基板の両方にはんだバンプを形成するなどの形態がある。
【0008】
通常、これらの膜は、周囲が絶縁体(はんだ付けが生じない)で被覆されているが、位置合わせの不具合から、被覆されない場合がある。この場合には、側面がむき出しの状態で使用されることになる。その結果、はんだ付け時に溶融したはんだが側面を流れ、これらの膜材料とはんだとの間に拡散・反応が生じる(図4にて後述)。そして、最悪の場合には、本来はんだとは接触しないはずの膜成分(金属)がはんだ中に溶解してしまい、接合の信頼性を低下させるなど重大な影響を及ぼす。
【0009】
図4は、従来の電極構造体を示す図であり、図4(a)ははんだ溶融前の電極構造体の断面図、図4(b)ははんだ溶融後の電極構造体の断面図である。
図4(a)に示すように、電極構造体は、回路基板110の上層に回路パターン111を形成し、この回路パターン111の上部にCu電極部112を形成する。また、このCu電極部112の上層に、Ni膜113、Au層114を形成する。さらに、再び回路基板110上層には、ソルダーレジスト116,117を形成する。そして、Au層114の上層あるいは半導体素子上の電極部には、Sn−Ag(錫‐銀)系のはんだ115を形成する。
【0010】
このような電極の構造体にて、図4(b)に示すように、はんだ溶融した場合は、溶融して流れ込んだはんだが、Cu電極部112に対して反応化合物R111,R112を生じる。なお、図4(b)では、はんだ中に溶け込んでいるため、Au層114は図示していない。
【0011】
さらに、最近適用が増加しているボール・グリッド・アレイ(BGA)およびチップ・サイズ・パッケージ(CSP)の実装においては、はんだ接合部の長期接合信頼性を向上させる目的で、回路基板上の電極部は、絶縁膜で被覆するのではなく、それらとは離れた形態(すき間がある形態)で形成されるようになってきている。すなわち、電極を構成する膜の側面は、むき出しの状態で使用される。その結果、はんだ付け時、前述と同様の現象が生じる恐れが高い。
【0012】
図5は、CSPの実装において、はんだ接合の信頼性に及ぼす電極形状の影響を示す図である。なお、この図は、−40〜80℃の環境下で、各30分、温度サイクル寿命試験を実施した結果である。図5に示すように、接合形態には2通りの形態があり、接合形態300はすき間が無い形態を示し、接合形態400はすき間がある形態を示す。すなわち、この接合形態300は、CSP310がプリント配線板320上の電極部322と、はんだバンプ330を介して接合されており、ソルダーレジスト321と電極部322との間ですき間が無い形態を示す。この接合形態400は、CSP410がプリント配線板420上の電極部422と、はんだバンプ430を介して接合されており、ソルダーレジスト421と電極部422との間ですき間がある形態を示す。また、記号A,Bはランド露出部の大きさを示す。このような形態に対して、CSPの実装におけるはんだ接合の信頼性に及ぼす電極形状の影響を表しているのが、図5下の表(温度サイクル寿命(相対値))である。この表は、接合形態300の場合に、例えば、比率B/A=1.0において温度サイクル寿命が1.0であるのに対して、接合形態400の場合は温度サイクル寿命が8.6である。この表から、ランド露出部の大きさの比率B/Aに対応した寿命は、接合形態400の方が長いことが分かる。
【0013】
このため、電極膜を形成し終わってから、フォトリソグラフィ技術を用いて電極膜の周囲を被覆する(パシベーション膜を形成する)方法において、従来技術では、上記の問題点を解決するために、パターンニングの際に極めて高い位置合わせ精度を有する装置を必要とする。
【0014】
【発明が解決しようとする課題】
しかし、このような装置は高価であり、また精度維持のためのメンテナンス費用も要するので、高コスト化が避けられない。また、何段階もの工程(フォトリソグラフィ工程)を経ることから、製造コストが高くなるといった問題がある。
【0015】
本発明はこのような点に鑑みてなされたものであり、簡単な工程により高信頼性、かつ低コストのはんだ付けができる電極構造体およびその形成方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明では上記課題を解決するために、回路基板の入出力端子に施す電極構造体において、電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体が提供される。
【0017】
このような回路基板側の電極構造体によれば、電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜が形成される。
【0018】
また、上記課題を解決するために、半導体素子の入出力端子に施す電極構造体において、電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体が提供される。
【0019】
このような半導体素子側の電極構造体によれば、電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜が形成される。
【0020】
【発明の実施の形態】
本発明では、パシベーション膜を形成する代わりに、フォトリソグラフィ技術の不要な無電解めっき法によって、はんだ成分の拡散を防ぐ能力を有する材料の膜を形成し、この膜で電極部全体を被覆する。この無電解めっきは、プロセス条件を制御することで、金属膜部のみに選択的に所望の金属膜を形成できる方法であり、高コストのフォトリソグラフィ・プロセスが不要であることから、低コスト化が期待できる。
【0021】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の原理構成図であり、図1(a)は溶融前の電極構造体の断面図、図1(b)は溶融後の電極構造体の断面図である。
【0022】
図1(a)に示すように、回路基板1の上層には回路パターン2aが形成されており、回路パターン2aの上部には電極部2bが形成されている。さらに電極部2bの露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜3を形成する。このはんだ拡散防止膜3は、さらに電極とはんだとの密着を確保するために適した材料から成る。また、再び回路基板1の上部には、ソルダーレジスト6,7を形成する。そして、はんだ拡散防止膜3の上層には、はんだバンプ4を形成する。なお、はんだバンプ4は、はんだ拡散防止膜3の上層ではなく、対向する電子部品(例えば、半導体素子)の電極部に形成してもよい。また、はんだと回路パターン2aとの拡散・反応(化合物形成)を防止するために、はんだ拡散防止膜3の露出部全面を覆うように、さらにはんだ成分とのぬれ性が良い材料を形成してもよい。
【0023】
このような構成により、図1(b)に示すようにはんだ溶融した場合であっても、溶融して流れ込んだはんだが回路パターン2a、電極部2bに対して、拡散・反応(化合物形成)を起こさない。この結果、何段階もの工程を経ずに簡単な工程で、高信頼性、かつ低コストのはんだ付けが可能となる。
【0024】
なお、はんだ(成分)の拡散を防ぐ能力を有する材料としてNiを使用し、めっき法として無電解Niめっき法を使用する。しかし、この材料は一例であり、同等の拡散防止能や無電解めっき可能な材料であれば、他の材料でも良く、とくにNiに限定されることはない。また、ぬれ性が良い材料についても、はんだ成分とのぬれ性が良い材料がよく、例えばAuが使用でき、Niと同様に無電解Auメッキ法を適用することができる。
【0025】
以下、本発明の実施の形態について、具体的に説明する。
一般のLSI素子では、Al電極の周囲がパシベーション膜で被覆されている。さらに具体的には、内部配線のAl膜の電極部にTiあるいは窒化チタン(TiN)を形成し、その上にAl膜を形成した構造になっている。そして、このAl膜上に、蒸着法、スパッタ法、めっき法等の1種あるいは複数の手法を用いてニッケル(Ni)膜を形成している。さらに、必要に応じてNiの上に、はんだ付け性確保のためのAuの薄い膜が形成される。あるいは、はんだのバンプが形成されることもある。
【0026】
一方、このLSI素子を実装する回路基板では、通常銅(Cu)配線が形成されており、電極もCuの上にNi層、さらにその上にAu層(薄)という構成となっている。そして、電極部の周辺および電極以外の部分にはソルダーレジストが塗布されている。このソルダーレジストによる被覆が位置ずれして、電極部の側壁が露出している場合がある。さらに、BGAおよびCSP実装用の基板では、電極部の周辺は、意識的に、絶縁膜による被覆を実施していない。ここでは、このような形態の基板を、以下の実施例における比較例とした。
【0027】
まず、本実施例に適用するLSI素子(半導体素子)では、電極の周囲を確実にパシベーション膜で被覆する。この電極の膜構成は、上層からAu/Ni/Al/TiN/Al(配線)である。
【0028】
図2は、本発明の実施例を示す電極の膜構成を示す図であり、図2(a)ははんだ溶融前の電極構造体の断面図、図2(b)ははんだ溶融後の電極構造体の断面図である。
【0029】
図2(a)に示すように、通常のアルミナ回路基板10の上層に回路パターン11を形成し、さらに回路パターン11の上部にCu電極部12を形成する。また、無電解Niめっき液、プロセス条件を用いて、Cu電極部12の上層および側壁を含む全体を覆うようにNi膜13を形成する。さらに、Ni膜13の上に、Auフラッシュめっき液を用いてAu層14を同様に積み重ねる。この結果、電極膜の側面を含めてすべての露出面がAu/Ni膜で覆われた状態となる。なお、無電解ニッケルめっき液の標準成分は、例えば以下のものである。
【0030】
・硫酸ニッケル
・次亜りん酸ナトリウム
・乳酸などの添加剤
これらを混合しためっき液中の重量は、単位当たり(例えば、1リットル)でほぼ同等である。また、回路パターン11の上部かつCu電極部12を囲む(非接触)部位には、ソルダーレジスト16,17を形成する。
【0031】
そして、Au層14の上層、あるいは前述のLSI素子の電極部に、通常の手法によってSn−Ag系はんだによるはんだバンプ15を形成する。
上記のような構成により、図2(b)に示すようにはんだ溶融した場合であっても、溶融して流れ込んだはんだが回路パターン11およびCu電極部12に対して、拡散・反応(化合物形成)を起こさない。なお、図2(b)では、はんだ中に溶け込んでいるため、Au層14は図示していない。
【0032】
以下、本発明に係わる電極構造体およびその形成方法をもとに、実際にはんだバンプを形成し、その接合信頼性における評価結果を比較例と比較して説明する。なお、以下の実施例では、はんだバンプ15をAu層14の上層ではなく、LSI素子の電極部に形成した。
【0033】
[第1の実施例]
第1の実施例では、まず、LSI素子の電極部に形成したはんだバンプ15を、アルミナ回路基板10のAu/Ni膜で被覆したCu電極部12に突き合わせて、はんだの融点よりも100℃程度高い330℃の温度で30分加熱して、LSI素子を回路基板上に接合した試料を得る。なお、このAu/Ni膜は、Ni膜を2μmの厚さに形成し、このNi膜の上層にAu膜を0.1μm以下の厚さに形成したものである。この試料について、Cu電極部12とはんだバンプ15との界面を顕微鏡観察した結果、はんだが電極膜のNi層13を突き破って、Cu電極部12と反応している様子は観察されなかった。
【0034】
一方、比較例として、上述の実施形態と同じAu/Ni/Cu構成による従来の回路基板を用意した(図4参照)。これは、CSP実装用基板(回路基板110)で、電極の周囲にはんだレジスト層はなく、その側面にはCu電極部112が露出しているものである。この基板を用いて、前述と同様に、330℃の温度で30分加熱して、LSI素子を回路基板110上に接合した試料を得る。この試料について、Cu電極部112とはんだバンプ115との界面を顕微鏡観察した結果、側壁からCu電極部112中にはんだ成分であるSnが拡散して反応化合物R111,R112が形成されている様子が観察された。この化合物は、接合部に応力が加えられたときに破断し易く、接合信頼性を損なう。
【0035】
また、第1の実施例において、温度サイクル試験を実施し、はんだ劣化の過程(信頼性データ)を図3のようにまとめた。
図3は、第1の実施例におけるはんだ劣化の過程(信頼性データ)を示す図である。
【0036】
図3によると、従来法の例と第1の実施例とにおいて、温度サイクル試験の評価結果として、はんだ劣化の過程を示している。なお、縦軸に累積故障率(%)を示し、横軸に経過したサイクル数(サイクル)を示す。ここで、図3より明らかなように、温度サイクル試験では、従来法よりも第1の実施例の方が、経過サイクル数当たりの故障率が高いという結果となった。
【0037】
これらの結果から、第1の実施例における効果が確認できた。
[第2の実施例]
次に、第2の実施例について説明する。
【0038】
回路基板としてポリイミド樹脂基板(Cu配線)を用い、その他の条件はすべて第1の実施例と同じ条件とした。
その結果、Cu電極部12とはんだとの反応は、いずれの場所にも認められず、第2の実施例における効果が確認できた。
【0039】
[第3の実施例]
次に、第3の実施例について説明する。
回路基板としてエポキシ樹脂基板(Cu配線)を用い、はんだ接合条件を260℃、3分(はんだ耐熱試験規格に準拠)とした以外、その他の条件はすべて第1の実施例と同じ条件とした。
【0040】
その結果、Cu電極部12とはんだとの反応は、いずれの場所にも認められず、第3の実施例における効果が確認できた。
さらに、この試料を150℃で100時間放置した後にも、Cu電極部12とはんだとの反応はいずれの場所にも認められず、第3の実施例における効果が確認できた。
【0041】
なお、上記の説明では、電極部を銅として説明したが、銀を適用することもできる。しかし、これらの材料は一例であり、電気伝導性が良ければどのような導体材料でもよく、特に銅や銀に限定されることはない。
【0042】
また、上記の説明では、回路基板側の電極構造体として説明したが、半導体素子側の電極構造体として適用することもできる。
(付記1) 回路基板の入出力端子に施す電極構造体において、
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体。
【0043】
(付記2) 前記はんだ拡散防止膜は、さらに前記電極とはんだとの密着を確保するために適した材料から成ることを特徴とする付記1記載の電極構造体。
(付記3) 前記はんだ拡散防止膜は、無電解めっき法を用いた無電解Niめっき膜であることを特徴とする付記2記載の電極構造体。
【0044】
(付記4) さらに、前記はんだ拡散防止膜の上に、必要に応じて、前記はんだ成分とのぬれ性が良い材料から成る膜をつみ重ねることを特徴とする付記1記載の電極構造体。
【0045】
(付記5) 前記ぬれ性が良い材料から成る膜は、無電解めっき法を用いた無電解Auめっき膜であることを特徴とする付記4記載の電極構造体。
(付記6) 前記回路基板は、アルミナ回路基板であることを特徴とする付記1記載の電極構造体。
【0046】
(付記7) 前記回路基板は、ポリイミド樹脂基板であることを特徴とする付記1記載の電極構造体。
(付記8) 前記回路基板は、エポキシ樹脂基板であることを特徴とする付記1記載の電極構造体。
【0047】
(付記9) 半導体素子の入出力端子に施す電極構造体において、
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体。
【0048】
(付記10) 前記はんだ拡散防止膜は、さらに前記電極とはんだとの密着を確保するために適した材料から成ることを特徴とする付記9記載の電極構造体。
(付記11) 前記はんだ拡散防止膜は、無電解めっき法を用いた無電解Niめっき膜であることを特徴とする付記10記載の電極構造体。
【0049】
(付記12) さらに、前記はんだ拡散防止膜の上に、必要に応じて、前記はんだ成分とのぬれ性が良い材料から成る膜をつみ重ねることを特徴とする付記9記載の電極構造体。
【0050】
(付記13) 前記ぬれ性が良い材料から成る膜は、無電解めっき法を用いた無電解Auめっき膜であることを特徴とする付記12記載の電極構造体。
(付記14) 回路基板の入出力端子に施す電極形成方法において、
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成することを特徴とする電極形成方法。
【0051】
(付記15) 前記はんだ拡散防止膜は、さらに前記電極とはんだとの密着を確保するために適した材料から成ることを特徴とする付記14記載の電極形成方法。
【0052】
(付記16) 前記はんだ拡散防止膜は、無電解めっき法を用いた無電解Niめっき膜であることを特徴とする付記15記載の電極形成方法。
(付記17) さらに、前記はんだ拡散防止膜の上に、必要に応じて、前記はんだ成分とのぬれ性が良い材料から成る膜をつみ重ねることを特徴とする付記14記載の電極形成方法。
【0053】
(付記18) 前記ぬれ性が良い材料から成る膜は、無電解めっき法を用いた無電解Auめっき膜であることを特徴とする付記17記載の電極形成方法。
(付記19) 半導体素子の入出力端子に施す電極形成方法において、
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成することを特徴とする電極形成方法。
【0054】
(付記20) 前記はんだ拡散防止膜は、さらに前記電極とはんだとの密着を確保するために適した材料から成ることを特徴とする付記19記載の電極形成方法。
【0055】
(付記21) 前記はんだ拡散防止膜は、無電解めっき法を用いた無電解Niめっき膜であることを特徴とする付記20記載の電極形成方法。
(付記22) さらに、前記はんだ拡散防止膜の上に、必要に応じて、前記はんだ成分とのぬれ性が良い材料から成る膜をつみ重ねることを特徴とする付記19記載の電極形成方法。
【0056】
(付記23) 前記ぬれ性が良い材料から成る膜は、無電解めっき法を用いた無電解Auめっき膜であることを特徴とする付記22記載の電極形成方法。
【0057】
【発明の効果】
以上説明したように本発明では、電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成するようにしたので、はんだ成分の電極への拡散・反応を防止することができる。その結果、簡単な工程により高信頼性、かつ低コストのはんだ付けが可能となる。
【図面の簡単な説明】
【図1】本発明の原理構成図であり、図1(a)は溶融前の電極構造体の断面図、図1(b)は溶融後の電極構造体の断面図である。
【図2】本発明の実施例を示す電極の膜構成を示す図であり、図2(a)ははんだ溶融前の電極構造体の断面図、図2(b)ははんだ溶融後の電極構造体の断面図である。
【図3】第1の実施例におけるはんだ劣化の過程(信頼性データ)を示す図である。
【図4】従来の電極構造体を示す図であり、図4(a)ははんだ溶融前の電極構造体の断面図、図4(b)ははんだ溶融後の電極構造体の断面図である。
【図5】CSPの実装において、はんだ接合の信頼性に及ぼす電極形状の影響を示す図である。
【符号の説明】
1 回路基板
2a 回路パターン
2b 電極部
3 はんだ拡散防止膜
4 はんだバンプ
6,7 ソルダーレジスト[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electrode structure applied to input / output terminals of a circuit board and a method of forming the same, and more particularly to a semiconductor element and an electrode structure applied to input / output terminals of a circuit board and a method of forming the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with high integration and high speed of semiconductor devices, high-density packaging technology for maximizing the performance of the semiconductor devices has been advanced.
[0003]
Under such circumstances, as one of these mounting techniques, there is a method of directly soldering a bare semiconductor element (bare chip) to a circuit board. At this time, it is essential that the electrode surfaces of the semiconductor element and the circuit board are in a solderable state.
[0004]
Therefore, usually, for example, when the semiconductor element is an aluminum (Al) wiring, a titanium (Ti) film is formed as an adhesion layer on the Al film, and a nickel (Ni) layer is laminated thereon, or In addition, a film configuration in which a gold (Au) film is further stacked is applied.
[0005]
In recent years, there is a trend to apply copper (Cu) instead of Al as a wiring material in order to further increase the speed and performance of semiconductor devices. Also in this case, the structure of the input / output terminal electrode structure is such that a Ni layer is formed on a Cu surface in the same manner as in the case of Al described above.
[0006]
On the other hand, electrodes are formed on the circuit board for the same purpose in an arrangement and arrangement corresponding to the electrodes of the semiconductor element. Since the wiring material of this circuit board is usually Cu, the structure of the electrodes is the same as that of the semiconductor element using Cu as the wiring material.
[0007]
Regarding soldering, generally, solder bumps are formed on the electrodes on the semiconductor element and soldered to the circuit board. However, solder bumps are applied only on the circuit board side or on both the semiconductor element and the circuit board. There is a form such as forming.
[0008]
Normally, these films are covered with an insulator (no soldering occurs), but may not be covered due to alignment problems. In this case, it is used with the side face exposed. As a result, the solder melted at the time of soldering flows on the side surfaces, and diffusion and reaction occur between these film materials and the solder (described later with reference to FIG. 4). In the worst case, the film component (metal) that should not be in contact with the solder is dissolved in the solder, which has a serious effect such as lowering the reliability of the joint.
[0009]
4A and 4B are views showing a conventional electrode structure. FIG. 4A is a cross-sectional view of the electrode structure before solder melting, and FIG. 4B is a cross-sectional view of the electrode structure after solder melting. .
As shown in FIG. 4A, in the electrode structure, a
[0010]
In such an electrode structure, as shown in FIG. 4B, when the solder is melted, the molten solder flows into the
[0011]
Furthermore, in the mounting of a ball grid array (BGA) and a chip size package (CSP), which have been increasingly used recently, an electrode on a circuit board is used in order to improve long-term bonding reliability of a solder bonding portion. The parts are not covered with an insulating film but are formed in a form separated from them (a form having a gap). That is, the side surface of the film constituting the electrode is used in a bare state. As a result, at the time of soldering, the same phenomenon as described above is likely to occur.
[0012]
FIG. 5 is a diagram showing the effect of the electrode shape on the reliability of the solder joint in mounting the CSP. In addition, this figure is a result of performing a temperature cycle life test for 30 minutes in an environment of -40 to 80 ° C. As shown in FIG. 5, there are two types of bonding modes, a
[0013]
For this reason, in a method of forming a passivation film around the electrode film by using photolithography technology after the formation of the electrode film, in the conventional technology, a pattern is formed in order to solve the above problem. In this case, a device having extremely high positioning accuracy is required.
[0014]
[Problems to be solved by the invention]
However, such a device is expensive and requires maintenance costs for maintaining accuracy, so that an increase in cost is inevitable. In addition, there is a problem that the manufacturing cost is increased because the process involves a number of steps (photolithography step).
[0015]
The present invention has been made in view of such a point, and an object of the present invention is to provide an electrode structure that can be soldered with high reliability and low cost by a simple process, and a method for forming the same.
[0016]
[Means for Solving the Problems]
In the present invention, in order to solve the above problems, in an electrode structure applied to input / output terminals of a circuit board, a solder diffusion preventing film made of a material having a capability of preventing the diffusion of solder components so as to cover the entire exposed portion of the electrode. An electrode structure characterized by forming is provided.
[0017]
According to such an electrode structure on the circuit board side, a solder diffusion preventing film made of a material capable of preventing the diffusion of solder components is formed so as to cover the entire exposed portion of the electrode.
[0018]
Further, in order to solve the above-mentioned problem, in an electrode structure applied to an input / output terminal of a semiconductor element, a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is provided so as to cover the entire exposed portion of the electrode. An electrode structure characterized by being formed is provided.
[0019]
According to such an electrode structure on the semiconductor element side, a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is formed so as to cover the entire exposed portion of the electrode.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, instead of forming a passivation film, a film of a material having a capability of preventing the diffusion of solder components is formed by an electroless plating method that does not require a photolithography technique, and the entire electrode portion is covered with this film. This electroless plating is a method by which the desired metal film can be selectively formed only on the metal film portion by controlling the process conditions. Since a high-cost photolithography process is not required, the cost can be reduced. Can be expected.
[0021]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating the principle of the present invention. FIG. 1A is a cross-sectional view of an electrode structure before melting, and FIG. 1B is a cross-sectional view of the electrode structure after melting.
[0022]
As shown in FIG. 1A, a
[0023]
With such a configuration, even when the solder is melted as shown in FIG. 1B, the melted and flowing solder diffuses and reacts (compound formation) to the
[0024]
Note that Ni is used as a material having the ability to prevent the diffusion of solder (component), and electroless Ni plating is used as a plating method. However, this material is merely an example, and other materials may be used as long as they have the same diffusion preventing ability and electroless plating capability, and are not particularly limited to Ni. Also, as for a material having good wettability, a material having good wettability with a solder component is preferable. For example, Au can be used, and an electroless Au plating method can be applied similarly to Ni.
[0025]
Hereinafter, embodiments of the present invention will be specifically described.
In a general LSI element, the periphery of an Al electrode is covered with a passivation film. More specifically, the structure is such that Ti or titanium nitride (TiN) is formed on the electrode portion of the Al film of the internal wiring, and the Al film is formed thereon. Then, a nickel (Ni) film is formed on the Al film by using one or more methods such as a vapor deposition method, a sputtering method, and a plating method. Further, a thin film of Au for securing solderability is formed on Ni if necessary. Alternatively, solder bumps may be formed.
[0026]
On the other hand, in a circuit board on which this LSI element is mounted, usually, a copper (Cu) wiring is formed, and the electrodes also have a Ni layer on Cu and an Au layer (thin) thereon. Then, a solder resist is applied to the periphery of the electrode portion and to portions other than the electrode. There is a case where the coating with the solder resist is displaced and the side wall of the electrode portion is exposed. Furthermore, in the substrate for BGA and CSP mounting, the periphery of the electrode portion is not intentionally covered with an insulating film. Here, such a substrate was used as a comparative example in the following examples.
[0027]
First, in the LSI element (semiconductor element) applied to this embodiment, the periphery of the electrode is surely covered with the passivation film. The film configuration of this electrode is Au / Ni / Al / TiN / Al (wiring) from the upper layer.
[0028]
2A and 2B are diagrams showing a film configuration of an electrode according to an embodiment of the present invention. FIG. 2A is a cross-sectional view of an electrode structure before solder melting, and FIG. 2B is an electrode structure after solder melting. It is sectional drawing of a body.
[0029]
As shown in FIG. 2A, a
[0030]
Additives such as nickel sulfate, sodium hypophosphite, lactic acid, etc. The weight in the plating solution in which these are mixed is almost the same per unit (for example, 1 liter). In addition, solder resists 16 and 17 are formed on the
[0031]
Then, a
With the above configuration, even when the solder is melted as shown in FIG. 2B, the melted and flowing solder diffuses and reacts with the
[0032]
Hereinafter, solder bumps are actually formed based on the electrode structure and the method for forming the same according to the present invention, and the evaluation results on the bonding reliability of the solder bumps will be described in comparison with comparative examples. In the following examples, the solder bumps 15 were formed not on the
[0033]
[First Embodiment]
In the first embodiment, first, the
[0034]
On the other hand, as a comparative example, a conventional circuit board having the same Au / Ni / Cu configuration as the above-described embodiment was prepared (see FIG. 4). This is a CSP mounting board (circuit board 110), in which there is no solder resist layer around the electrodes, and the
[0035]
Further, in the first embodiment, a temperature cycle test was performed, and the process of solder deterioration (reliability data) was summarized as shown in FIG.
FIG. 3 is a diagram showing a process (reliability data) of solder deterioration in the first embodiment.
[0036]
According to FIG. 3, in the example of the conventional method and the first embodiment, the process of solder deterioration is shown as the evaluation result of the temperature cycle test. The vertical axis indicates the cumulative failure rate (%), and the horizontal axis indicates the number of elapsed cycles (cycles). Here, as is clear from FIG. 3, the temperature cycle test resulted in a higher failure rate per number of elapsed cycles in the first embodiment than in the conventional method.
[0037]
From these results, the effect in the first example was confirmed.
[Second embodiment]
Next, a second embodiment will be described.
[0038]
A polyimide resin substrate (Cu wiring) was used as a circuit board, and all other conditions were the same as those in the first embodiment.
As a result, no reaction between the
[0039]
[Third embodiment]
Next, a third embodiment will be described.
Except that an epoxy resin substrate (Cu wiring) was used as the circuit board and the soldering conditions were 260 ° C. and 3 minutes (conforming to the soldering heat test standard), all other conditions were the same as in the first embodiment.
[0040]
As a result, no reaction between the
Further, even after the sample was left at 150 ° C. for 100 hours, no reaction between the
[0041]
In the above description, the electrode portion is described as copper, but silver can be applied. However, these materials are merely examples, and any conductive material may be used as long as it has good electric conductivity, and is not particularly limited to copper or silver.
[0042]
In the above description, the electrode structure on the circuit board side has been described, but the present invention can also be applied as an electrode structure on the semiconductor element side.
(Appendix 1) In the electrode structure applied to the input / output terminals of the circuit board,
An electrode structure, wherein a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is formed so as to cover the entire exposed portion of the electrode.
[0043]
(Supplementary Note 2) The electrode structure according to Supplementary Note 1, wherein the solder diffusion prevention film is further made of a material suitable for ensuring the close contact between the electrode and the solder.
(Supplementary note 3) The electrode structure according to supplementary note 2, wherein the solder diffusion preventing film is an electroless Ni plating film using an electroless plating method.
[0044]
(Supplementary Note 4) The electrode structure according to Supplementary Note 1, wherein a film made of a material having good wettability with the solder component is stacked on the solder diffusion preventing film as needed.
[0045]
(Supplementary note 5) The electrode structure according to supplementary note 4, wherein the film made of a material having good wettability is an electroless Au plating film using an electroless plating method.
(Supplementary Note 6) The electrode structure according to Supplementary Note 1, wherein the circuit board is an alumina circuit board.
[0046]
(Supplementary Note 7) The electrode structure according to Supplementary Note 1, wherein the circuit board is a polyimide resin substrate.
(Supplementary Note 8) The electrode structure according to supplementary note 1, wherein the circuit board is an epoxy resin substrate.
[0047]
(Supplementary Note 9) In the electrode structure applied to the input / output terminals of the semiconductor element,
An electrode structure, wherein a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is formed so as to cover the entire exposed portion of the electrode.
[0048]
(Supplementary Note 10) The electrode structure according to Supplementary Note 9, wherein the solder diffusion preventing film is further made of a material suitable for ensuring close contact between the electrode and the solder.
(Supplementary Note 11) The electrode structure according to
[0049]
(Supplementary Note 12) The electrode structure according to Supplementary Note 9, wherein a film made of a material having good wettability with the solder component is stacked on the solder diffusion preventing film as needed.
[0050]
(Supplementary note 13) The electrode structure according to
(Supplementary Note 14) In an electrode forming method applied to input / output terminals of a circuit board,
An electrode forming method, comprising forming a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component so as to cover the entire exposed portion of the electrode.
[0051]
(Supplementary note 15) The electrode forming method according to
[0052]
(Supplementary note 16) The electrode forming method according to
(Supplementary Note 17) The electrode forming method according to
[0053]
(Supplementary note 18) The electrode forming method according to
(Supplementary Note 19) In the method of forming electrodes for input / output terminals of a semiconductor element,
An electrode forming method, comprising forming a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component so as to cover the entire exposed portion of the electrode.
[0054]
(Supplementary note 20) The electrode forming method according to Supplementary note 19, wherein the solder diffusion prevention film is further made of a material suitable for ensuring close contact between the electrode and the solder.
[0055]
(Supplementary note 21) The electrode forming method according to supplementary note 20, wherein the solder diffusion preventing film is an electroless Ni plating film using an electroless plating method.
(Supplementary Note 22) The electrode forming method according to Supplementary Note 19, wherein a film made of a material having good wettability with the solder component is stacked on the solder diffusion preventing film as needed.
[0056]
(Supplementary note 23) The electrode forming method according to supplementary note 22, wherein the film made of the material having good wettability is an electroless Au plating film using an electroless plating method.
[0057]
【The invention's effect】
As described above, in the present invention, the solder diffusion preventing film made of a material having the ability to prevent the diffusion of the solder component is formed so as to cover the entire exposed portion of the electrode.・ Reaction can be prevented. As a result, high-reliability and low-cost soldering can be performed by a simple process.
[Brief description of the drawings]
FIGS. 1A and 1B are principle configuration diagrams of the present invention. FIG. 1A is a sectional view of an electrode structure before melting, and FIG. 1B is a sectional view of the electrode structure after melting.
2A and 2B are diagrams illustrating a film configuration of an electrode according to an embodiment of the present invention. FIG. 2A is a cross-sectional view of an electrode structure before solder melting, and FIG. 2B is an electrode structure after solder melting. It is sectional drawing of a body.
FIG. 3 is a view showing a process (reliability data) of solder deterioration in the first embodiment.
4A and 4B are diagrams showing a conventional electrode structure, wherein FIG. 4A is a sectional view of the electrode structure before solder melting, and FIG. 4B is a sectional view of the electrode structure after solder melting. .
FIG. 5 is a diagram showing the influence of the electrode shape on the reliability of the solder joint in mounting the CSP.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1
Claims (10)
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体。In the electrode structure applied to the input / output terminals of the circuit board,
An electrode structure, wherein a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is formed so as to cover the entire exposed portion of the electrode.
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成したことを特徴とする電極構造体。In an electrode structure applied to an input / output terminal of a semiconductor element,
An electrode structure, wherein a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component is formed so as to cover the entire exposed portion of the electrode.
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成することを特徴とする電極形成方法。In an electrode forming method applied to input / output terminals of a circuit board,
An electrode forming method, comprising forming a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component so as to cover the entire exposed portion of the electrode.
電極の露出部全面を覆うように、はんだ成分の拡散を防ぐ能力を有する材料から成るはんだ拡散防止膜を形成することを特徴とする電極形成方法。In an electrode forming method applied to input / output terminals of a semiconductor element,
An electrode forming method, comprising forming a solder diffusion preventing film made of a material having a capability of preventing the diffusion of a solder component so as to cover the entire exposed portion of the electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002199076A JP2004047510A (en) | 2002-07-08 | 2002-07-08 | Electrode structure and its forming method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002199076A JP2004047510A (en) | 2002-07-08 | 2002-07-08 | Electrode structure and its forming method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004047510A true JP2004047510A (en) | 2004-02-12 |
Family
ID=31706348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002199076A Pending JP2004047510A (en) | 2002-07-08 | 2002-07-08 | Electrode structure and its forming method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004047510A (en) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010016522A1 (en) * | 2008-08-08 | 2010-02-11 | イビデン株式会社 | Printed-circuit board, printed-circuit board manufacturing method, and electronic device |
WO2011138921A1 (en) * | 2010-05-07 | 2011-11-10 | 日立オートモティブシステムズ株式会社 | Structure for mounting electronic circuit configuration component |
JP2012514320A (en) * | 2008-12-29 | 2012-06-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Structure and method for improving solder bump connections in semiconductor devices |
JP2012169591A (en) * | 2011-01-24 | 2012-09-06 | Ngk Spark Plug Co Ltd | Multilayer wiring board |
JP2012174870A (en) * | 2011-02-21 | 2012-09-10 | Ngk Spark Plug Co Ltd | Multilayer wiring board |
JP2013247344A (en) * | 2012-05-29 | 2013-12-09 | Canon Inc | Stacked-type semiconductor device |
JP2014203958A (en) * | 2013-04-04 | 2014-10-27 | ローム株式会社 | Semiconductor device and method for manufacturing semiconductor device |
JP2015012111A (en) * | 2013-06-28 | 2015-01-19 | 京セラサーキットソリューションズ株式会社 | Wiring board |
JP2015032594A (en) * | 2013-07-31 | 2015-02-16 | 京セラサーキットソリューションズ株式会社 | Wiring board |
JP2016111290A (en) * | 2014-12-10 | 2016-06-20 | 三菱電機株式会社 | Semiconductor element, semiconductor device, and method of manufacturing semiconductor element |
US9627344B2 (en) | 2013-04-04 | 2017-04-18 | Rohm Co., Ltd. | Semiconductor device |
-
2002
- 2002-07-08 JP JP2002199076A patent/JP2004047510A/en active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010016522A1 (en) * | 2008-08-08 | 2010-02-11 | イビデン株式会社 | Printed-circuit board, printed-circuit board manufacturing method, and electronic device |
CN102077701A (en) * | 2008-08-08 | 2011-05-25 | 揖斐电株式会社 | Printed-circuit board, printed-circuit board manufacturing method, and electronic device |
CN102077701B (en) * | 2008-08-08 | 2013-07-10 | 揖斐电株式会社 | Printed-circuit board, printed-circuit board manufacturing method, and electronic device |
JPWO2010016522A1 (en) * | 2008-08-08 | 2012-01-26 | イビデン株式会社 | Printed wiring board, printed wiring board manufacturing method, and electronic device |
JP2012514320A (en) * | 2008-12-29 | 2012-06-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Structure and method for improving solder bump connections in semiconductor devices |
US8680675B2 (en) | 2008-12-29 | 2014-03-25 | International Business Machines Corporation | Structures and methods for improving solder bump connections in semiconductor devices |
WO2011138921A1 (en) * | 2010-05-07 | 2011-11-10 | 日立オートモティブシステムズ株式会社 | Structure for mounting electronic circuit configuration component |
JP2012169591A (en) * | 2011-01-24 | 2012-09-06 | Ngk Spark Plug Co Ltd | Multilayer wiring board |
US9119333B2 (en) | 2011-02-21 | 2015-08-25 | Ngk Spark Plug Co., Ltd. | Multilayer wiring board |
CN102686024A (en) * | 2011-02-21 | 2012-09-19 | 日本特殊陶业株式会社 | Multilayer wiring board |
JP2012174870A (en) * | 2011-02-21 | 2012-09-10 | Ngk Spark Plug Co Ltd | Multilayer wiring board |
CN102686024B (en) * | 2011-02-21 | 2015-10-07 | 日本特殊陶业株式会社 | Multi-layered wiring board |
JP2013247344A (en) * | 2012-05-29 | 2013-12-09 | Canon Inc | Stacked-type semiconductor device |
JP2014203958A (en) * | 2013-04-04 | 2014-10-27 | ローム株式会社 | Semiconductor device and method for manufacturing semiconductor device |
US9627344B2 (en) | 2013-04-04 | 2017-04-18 | Rohm Co., Ltd. | Semiconductor device |
JP2015012111A (en) * | 2013-06-28 | 2015-01-19 | 京セラサーキットソリューションズ株式会社 | Wiring board |
JP2015032594A (en) * | 2013-07-31 | 2015-02-16 | 京セラサーキットソリューションズ株式会社 | Wiring board |
JP2016111290A (en) * | 2014-12-10 | 2016-06-20 | 三菱電機株式会社 | Semiconductor element, semiconductor device, and method of manufacturing semiconductor element |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100719905B1 (en) | Sn-bi alloy solder and semiconductor using the same | |
US10068873B2 (en) | Method and apparatus for connecting packages onto printed circuit boards | |
US7511232B2 (en) | Substrate for mounting electronic part and electronic part | |
US6121069A (en) | Interconnect structure for joining a chip to a circuit card | |
KR100373085B1 (en) | Solder pump for flip-chip assembly and method for manufacturing the same | |
KR100236448B1 (en) | Electrode structure for semiconductor device, method for forming the same, and mounted body including semiconductor device | |
KR101655926B1 (en) | Configuration and manufacturing method of semiconductor device | |
CN100539096C (en) | Semiconductor device and manufacture method thereof | |
US7851345B2 (en) | Semiconductor device and method of forming oxide layer on signal traces for electrical isolation in fine pitch bonding | |
US6130479A (en) | Nickel alloy films for reduced intermetallic formation in solder | |
TWI493672B (en) | Semiconductor device, electronic device, and semiconductor device manufacturing method | |
US20070023910A1 (en) | Dual BGA alloy structure for improved board-level reliability performance | |
KR20030067590A (en) | Semiconductor element and a producing method for the same, and a semiconductor device and a producing method for the same | |
KR19990023187A (en) | Electrode Structure of Silicon Semiconductor Devices | |
JP2009239278A (en) | Substrate for mounting electronic component, and method of manufacturing the same | |
KR101421907B1 (en) | Electronic-component mounted body, electronic component, and circuit board | |
JP2004047510A (en) | Electrode structure and its forming method | |
JP2007242900A (en) | Electron device, and its manufacturing method | |
TWI242866B (en) | Process of forming lead-free bumps on electronic component | |
US7545028B2 (en) | Solder ball assembly for a semiconductor device and method of fabricating same | |
JP4185892B2 (en) | Manufacturing method of semiconductor device | |
JP2001060760A (en) | Circuit electrode and formation process thereof | |
JP2002280407A (en) | Semiconductor chip, semiconductor device, circuit board, and electronic equipment | |
JP2003086626A (en) | Electronic component and manufacturing method thereof, and packaged body and packaging method for electronic component | |
US20110061907A1 (en) | Printed circuit board and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080313 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080527 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080620 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080711 |