JP2013027198A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】スイッチング損失を低減できるＤＣ−ＤＣコンバータを提供する。
【解決手段】ＤＣ−ＤＣコンバータ１は、スイッチング素子Ｑ１と、整流用ダイオードＤ１と、出力用コンデンサＣ１と、平滑用インダクタＬ２と、制御回路部２とを備える。平滑用インダクタＬ２は、直列に接続される２つの分割インダクタＬａ，Ｌｂを有している。分割インダクタＬａ，Ｌｂは、インダクタンスの総和が所望のインダクタンスとなるように、かつ、分割インダクタＬａ，Ｌｂの浮遊容量の総和が、同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるように、それぞれの巻線の巻数及び層数の少なくとも一方が調整されている。平滑用インダクタＬ２の浮遊容量を小さくすることができ、スイッチング素子Ｑ１がターンオンされたときのサージ電流を低減できる。
【選択図】図１

Description

この発明は、ＤＣ−ＤＣコンバータに関し、特に、スイッチング素子及びインダクタを用いた降圧型のＤＣ−ＤＣコンバータに関する。

スイッチング素子及びインダクタを用いた降圧型のＤＣ−ＤＣコンバータにおいては、いわゆるスイッチング損失を少なくすることが重要である。

図４は、従来の降圧型ＤＣ−ＤＣコンバータの回路構成を示す図である。

図４に示されるように、従来のＤＣ−ＤＣコンバータ８０は、スイッチング素子Ｑ１と、平滑用インダクタＬ１と、整流用ダイオードＤ１と備えている。ＤＣ−ＤＣコンバータ８０は、直流電源Ｖｉｎから供給される直流電圧を降圧して、負荷Ｒ１に出力する。スイッチング素子Ｑ１は、制御回路部８２からの信号（図４における電圧Ｖｃ）に応じてスイッチング動作を行うことにより、直流電圧を交流電圧に変換する。平滑用インダクタＬ１は、平滑用に設けられている。整流用ダイオードＤ１は、交流電力を整流する。出力用コンデンサＣ１は、負荷Ｒ１に並列に接続され、負荷Ｒ１に電力を供給する。

ＤＣ−ＤＣコンバータ８０において、スイッチング素子Ｑ１がターンオンすると、平滑用インダクタＬ１に向かってターンオン電流Ｉｏｎが流れる。スイッチング素子Ｑ１がターンオフすると、平滑用インダクタＬ１には、整流用ダイオードＤ１を介して順方向電流（ターンオフ電流）Ｉｏｆｆが流れる。

ここで、スイッチング素子Ｑ１がターンオンしたとき、整流用ダイオードＤ１に流れる電流を遮断しても、整流用ダイオードＤ１に逆バイアスがかかる。この逆回復時間に、整流用ダイオードＤ１のカソードからアノードへ大きなリカバリー電流Ｉｒが流れる。このリカバリー電流Ｉｒは、スイッチング素子Ｑ１に流れるターンオン電流Ｉｏｎに重畳される。これにより、スイッチング損失（ターンオン損失）が発生する。

下記特許文献１には、上記のようなリカバリー電流Ｉｒを低減するＤＣ−ＤＣコンバータの構成が開示されている。このＤＣ−ＤＣコンバータは、補助トランスの第２の巻線とダイオードとを直列に接続した回路を直流電源に接続し、補助トランスの第１の巻線をスイッチング素子に接続して構成されている。

特開２００７−１８５０７２号公報

ところで、このようなＤＣ−ＤＣコンバータについては、スイッチング素子Ｑ１がターンオンしたときにサージ電流Ｉｓが発生するという別の問題もある。

図５は、従来のＤＣ−ＤＣコンバータ８０の各部の電流波形を模式的に示す図を示す。

図５において、時刻ｔ１から時刻ｔ２までの期間が、スイッチング素子Ｑ１がターンオンされている期間（Ｔｏｎ）であり、時刻ｔ２から時刻ｔ３までの期間が、スイッチング素子Ｑ１がターンオフされている期間（Ｔｏｆｆ）である。

スイッチング素子Ｑ１がターンオンしたときに、スイッチング素子Ｑ１に流れる電流Ｉｑには、リカバリー電流Ｉｒ以外に、サージ電流Ｉｓが重畳される。サージ電流Ｉｓは、平滑用インダクタＬ１の巻線間及び巻線層間に生じる浮遊容量に応じて発生し、大きな電流となる。図５に示されるように、スイッチング素子Ｑ１がターンオンする時刻ｔ１において、ターンオン電流Ｉｏｎに、リカバリー電流Ｉｒとサージ電流Ｉｓとが重畳する。そのため、時刻ｔ１直後において、スイッチング素子Ｑ１に流れる電流Ｉｑは、大きなピーク電流となる。

図６は、従来のＤＣ−ＤＣコンバータ８０の平滑用インダクタＬ１に流れる充電電流ＩＬ１の電流波形を示すグラフである。

図６に示されるように、時刻ｔ１にスイッチング素子Ｑ１がターンオンすると、その直後にサージ電流Ｉｓが流れることにより、ピーク電流が発生する。このようにサージ電流Ｉｓが流れることで、スイッチング損失が発生する。

また、サージ電流Ｉｓが流れた後、しばらくの間は、図６において破線Ａ１で囲まれる部位に示されるように、充電電流ＩＬ１のリンギングが発生する。これにより、電磁ノイズが発生する場合がある。

特許文献１では、リカバリー電流Ｉｒは低減されるものの、上記のようなサージ電流Ｉｓは低減されないため、サージ電流Ｉｓによるスイッチング損失が生じる。このような構成では、特に、比較的大きなインダクタンスを有する平滑用インダクタＬ１を必要とする場合において、問題が顕著になる。すなわち、平滑用インダクタＬ１のインダクタンスに比例して浮遊容量が増大するため、スイッチング損失が大きくなる。

この発明はそのような問題点を解決するためになされたものであり、スイッチング損失を低減できるＤＣ−ＤＣコンバータを提供することを目的としている。

上記目的を達成するためこの発明のある局面に従うと、直流電源から供給される直流電圧を降圧して負荷に出力するＤＣ−ＤＣコンバータは、直流電圧をスイッチング動作により交流電圧に変換するスイッチング素子と、交流電力を整流する整流手段と、負荷に並列に接続される出力用コンデンサと、直列に接続される複数の分割インダクタからなる平滑用インダクタとを備え、平滑用インダクタは、複数の分割インダクタのインダクタンスの総和が所望のインダクタンスとなるように、かつ、複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるように、複数の分割インダクタのそれぞれの巻線の巻数及び層数の少なくとも一方が調整されて構成されている。

好ましくは、複数の分割インダクタのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している。

好ましくは、スイッチング素子と整流手段とは、直流電源の正負電極間に直列に接続され、平滑用インダクタは、スイッチング素子と整流手段との接続点と、出力用コンデンサと負荷との接続点と、の間に接続されている。

好ましくは、スイッチング素子と整流手段とは、直流電源の正電極と、出力用コンデンサと負荷の接続点と、の間に直列に接続され、平滑用インダクタは、スイッチング素子と整流手段の接続点と、直流電源の負電極と、の間に接続されている。

好ましくは、平滑用インダクタは、それぞれのインダクタンスが略同等である２個の分割インダクタが直列に接続されてなる。

これらの発明に従うと、平滑用インダクタは、複数の分割インダクタにより、同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるようにして構成されている。したがって、スイッチング損失を低減できるＤＣ−ＤＣコンバータを提供することができる。

本発明の第１の実施の形態に係るＤＣ−ＤＣコンバータの回路構成を示す図である。 本実施の形態のＤＣ−ＤＣコンバータの平滑用インダクタに流れる充電電流の電流波形を示すグラフである。 第２の実施の形態におけるＤＣ−ＤＣコンバータの回路構成を示す図である。 従来の降圧型ＤＣ−ＤＣコンバータの回路構成を示す図である。 従来のＤＣ−ＤＣコンバータの各部の電流波形を模式的に示す図を示す。 従来のＤＣ−ＤＣコンバータの平滑用インダクタに流れる充電電流の電流波形を示すグラフである。

以下、本発明の実施の形態におけるＤＣ−ＤＣコンバータについて説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態に係るＤＣ−ＤＣコンバータ１の回路構成を示す図である。

図１に示されるように、ＤＣ−ＤＣコンバータ１は、スイッチング素子Ｑ１と、整流用ダイオード（整流手段の一例）Ｄ１と、出力用コンデンサＣ１と、平滑用インダクタＬ２と、スイッチング素子Ｑ１の動作を制御する制御回路部２と、を備える。ＤＣ−ＤＣコンバータ１は、直流電源Ｖｉｎから供給される直流電圧を降圧して、負荷Ｒ１に出力する。

スイッチング素子Ｑ１と整流用ダイオードＤ１とは、直流電源Ｖｉｎの正負電極間に直列に接続されている。整流用ダイオードＤ１のカソードは、スイッチング素子Ｑ１に接続されており、整流用ダイオードＤ１のアノードは、直流電源Ｖｉｎの負電極に接続されている。出力用コンデンサＣ１は、負荷Ｒ１に並列に接続されている。平滑用インダクタＬ２は、スイッチング素子Ｑ１と整流用ダイオードＤ１との接続点１１と、出力用コンデンサＣ１と負荷Ｒ１との接続点１２との間に接続されている。換言すると、出力用コンデンサＣ１及び負荷Ｒ１のそれぞれの端部の一方は、スイッチング素子Ｑ１と平滑用インダクタＬ２とを介して、直流電源Ｖｉｎの正電極に接続されている。出力用コンデンサＣ１及び負荷Ｒ１のそれぞれの端部の他方は、直流電源Ｖｉｎの負電極に接続されている。

スイッチング素子Ｑ１は、例えばＦＥＴ（電界効果トランジスタ）である。スイッチング素子Ｑ１のゲート端子には、制御回路部２が接続されている。

スイッチング素子Ｑ１は、スイッチング動作により、直流電源Ｖｉｎから供給される直流電圧を交流電圧に変換する。交流電圧は、整流用ダイオードＤ１と平滑用インダクタＬ２と出力用コンデンサＣ１とで構成される整流平滑回路により、整流され、平滑化されたうえで、負荷Ｒ１に出力される。これにより、ＤＣ−ＤＣコンバータ１は、直流電源Ｖｉｎから供給された直流電圧をそれより低い直流電圧に変換して、負荷Ｒ１に出力する。

制御回路部２は、スイッチング素子Ｑ１のゲート端子に信号を送り、スイッチング素子Ｑ１をターンオン、ターンオフさせる。制御回路部２は、例えばスイッチング素子Ｑ１をＰＷＭ信号により制御し、負荷Ｒ１に出力される電圧を変更できる。制御回路部２は、出力用コンデンサＣ１と負荷Ｒ１との接続点１２側にも接続されており、負荷Ｒ１に出力される電圧を検知する。制御回路部２は、検知した電圧に応じてスイッチング素子Ｑ１に送る信号を変更することで、負荷Ｒ１に出力される電圧のフィードバック制御を行う。

ここで、本実施の形態において、平滑用インダクタＬ２は、２個の分割インダクタ（第１の分割インダクタＬａ，第２の分割インダクタＬｂ）を有している。平滑用インダクタＬ２は、第１の分割インダクタＬａと第２の分割インダクタＬｂとが直列に接続されて構成されている。

分割インダクタＬａ，Ｌｂは、それぞれのインダクタンスの総和が、所望のインダクタンスとなるように構成されている。すなわち、平滑用インダクタＬ２としてのインダクタンスは、所望のインダクタンスとなっている。また、分割インダクタＬａ，Ｌｂの浮遊容量の総和は、同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるように構成されている。分割インダクタＬａ，Ｌｂは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、上記のように構成されている。

また、本実施の形態において、分割インダクタＬａ，Ｌｂのそれぞれのインダクタンスは、略同等である。分割インダクタＬａ，Ｌｂのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している。

ここで、インダクタのインダクタンスＬ、浮遊容量Ｃｓは、簡単に説明すると、以下のように求められる。

１個のインダクタのインダクタンスＬは、次式で求められる。

Ｌ（Ｈ）＝ｋ×μｅ×Ｎ＾２（Ｎの２乗）
ただし、ｋ：形状などで決まる定数、μｅ：実効透磁率、Ｎ：巻数

ここで、互いに巻数が等しいｍ個の分割インダクタを直列接続してインダクタンスＬの平滑用インダクタを構成した場合を想定する。このとき、ｍ個の分割インダクタのそれぞれの巻数をＮ２とし、巻数がＮ１の１個のインダクタでインダクタンスＬの平滑用インダクタを構成した場合と比較すると、次の関係式が得られる。

ｋ×μｅ×（Ｎ１）＾２＝ｍ×ｋ×μｅ×（Ｎ２）＾２
よって
（Ｎ２）＝（Ｎ１）／ｍ＾（１／２）（ｍの１／２乗）

上式より、分割インダクタそれぞれの巻数は、１個のインダクタで平滑用インダクタを構成する場合のその巻数の１／ｍ＾（１／２）倍（ｍの平方根の逆数倍）とすればよいといえる。すなわち、分割インダクタそれぞれの巻数は、１個のインダクタで平滑用インダクタを構成する場合よりも少なくできる。したがって、例えば本実施の形態のように２つの分割インダクタＬａ，Ｌｂで平滑用インダクタＬ２を構成する場合には、分割インダクタＬａ，Ｌｂの巻数を、１個のインダクタで構成した場合の巻数を２の平方根で割った巻数とすることができる。

次に、１個のインダクタの浮遊容量Ｃｓは、次の式で求められる。

Ｃｓ（ｐＦ）＝α×（Ｓ／ｄ）×Ｌｍ
ただし、α：比誘電率などで決まる定数、Ｓ：巻線が接する面積（ｍｍ＾２）、ｄ：巻線間の距離（ｍｍ）、Ｌｍ：層数

上式より、巻線の層数Ｌｍが多いほど、また、層間での巻線の接する面積Ｓが大きいほど、浮遊容量Ｃｓは大きくなることがわかる。巻線の巻き枠が同じ大きさであれば、巻数が多いほど層数Ｌｍが多くなるため、その分、浮遊容量Ｃｓが増えてしまう。

また、例えば、２個の分割インダクタＬａ，Ｌｂを直列接続して平滑用インダクタＬ２を構成した場合、浮遊容量の総和Ｃｓｔは、２個の分割インダクタＬａ，Ｌｂの浮遊容量をそれぞれＣｓ１，Ｃｓ２とすると、次式のように表される。

１／Ｃｓｔ＝１／Ｃｓ１＋１／Ｃｓ２

このように、２つの分割インダクタＬａ，Ｌｂに分割して平滑用インダクタＬ２を構成することにより、巻数及び層数のうち少なくとも一方を減らし、浮遊容量Ｃｓを減少させることができる。また、平滑用インダクタＬ２の浮遊容量の総和Ｃｓｔは、分割インダクタＬａ，Ｌｂのそれぞれの浮遊容量Ｃｓ１と浮遊容量Ｃｓ２との和よりも小さくすることができる。

本実施の形態では、第１の分割インダクタＬａのインダクタンスと第２の分割インダクタＬｂのインダクタンスとは、略同等であるため、分割インダクタＬａ，Ｌｂとしては、互いに同じ仕様のインダクタを用いることができる。したがって、分割インダクタＬａ，Ｌｂとして、巻線の巻数や層数が調整されることで、最大電流で飽和しないような直流重畳特性を有するように、かつ、浮遊容量が可能な限り小さくなるように構成されたものを用いることができ、インダクタの仕様設計が容易となる。また、それと共に、製品の製造時においても、部品の種類を増加させることなく、生産性を向上させることができ、管理コストを低減することができる。

［実施の形態における効果］

本実施の形態では、平滑用インダクタＬ２が複数の分割インダクタＬａ，Ｌｂを用いて構成されていることにより、平滑用インダクタＬ２の全体としての浮遊容量が低減されている。そのため、スイッチング素子Ｑ１のターンオン時に平滑用インダクタＬ２に流れ、充電電流に重畳されるサージ電流が抑制される。

すなわち、上記のように、スイッチング素子Ｑ１がターンオンするとき、平滑用インダクタの浮遊容量が大きいほど、平滑用インダクタの充電電流に重畳するサージ電流が多く流れることになる。平滑用インダクタのインダクタンスを小さくすれば浮遊容量が減るが、インダクタンスが小さいと、その分、蓄えることができる充電電流の値が小さくなり、小さい電流が流れたときにも飽和しやすくなる。したがって、平滑用インダクタのインダクタンスを小さくすることには限界がある。また、所望のインダクタンスを１個の平滑用インダクタでまかなおうとすると、平滑用インダクタの巻線の巻数又は層数が多くなる。巻数や層数が多くなると、巻線間又は巻線層間の浮遊容量が大きなものとなるので、サージ電流が大きくなってしまう。

これに対して、本実施の形態では、平滑用インダクタＬ２は、２つの分割インダクタＬａ，Ｌｂにより、分割インダクタＬａ，Ｌｂのインダクタンスの総和が所望のインダクタンスとなるようにして構成されている。２つの分割インダクタＬａ，Ｌｂを用いることにより、それぞれの分割インダクタＬａ，Ｌｂの巻線の巻数及び層数のうち少なくとも一方を少なくすることができる。これにより、それぞれの分割インダクタＬａ，Ｌｂの浮遊容量の総和を、同等のインダクタンスを持った１個のインダクタと比べて大幅に低減することができる。したがって、ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、高効率化できる。

図２は、本実施の形態のＤＣ−ＤＣコンバータ１の平滑用インダクタＬ２に流れる充電電流ＩＬ２の電流波形を示すグラフである。

図２には、平滑用インダクタＬ２に流れる充電電流ＩＬ２の波形の実測データ例が示されている。図２において、時刻ｔ１から時刻ｔ２までがスイッチング素子Ｑ１がターンオンである期間（Ｔｏｎ）であって、時刻ｔ１まで、及び時刻ｔ２以降が、スイッチング素子Ｑ１がターンオフである期間（Ｔｏｆｆ）である。

図２に示されるように、本実施の形態では、時刻ｔ１にスイッチング素子Ｑ１がターンオンされても、平滑用インダクタＬ２の充電電流ＩＬ２には、微小なサージ電流Ｉｓが重畳されるだけである。このように、ＤＣ−ＤＣコンバータ１では、上記の図６に示されるような従来のＤＣ−ＤＣコンバータと比較して、サージ電流Ｉｓが著しく抑制されており、スイッチング損失を低減できる。また、図２において破線Ａ２で示すように、従来発生していたサージ電流Ｉｓが流れた直後のリンギングも発生しないので、電磁ノイズの発生も低減できる。

［第２の実施の形態］

第２の実施の形態におけるＤＣ−ＤＣコンバータの基本的な構成は、第１の実施の形態におけるそれと同じであるためここでの説明を繰り返さない。第２の実施の形態においては、平滑用インダクタの位置と整流用ダイオードの位置とが第１の実施の形態とは異なる。

図３は、第２の実施の形態におけるＤＣ−ＤＣコンバータ１０１の回路構成を示す図である。

第２の実施の形態において、ＤＣ−ＤＣコンバータ１０１は、降圧反転型すなわち出力が負電圧となるものである。図３に示されるように、ＤＣ−ＤＣコンバータ１０１において、スイッチング素子Ｑ１と整流用ダイオードＤ１とは、直流電源Ｖｉｎの正電極と、出力用コンデンサＣ１と負荷Ｒ１との接続点１１２との間に、直列に接続されている。整流用ダイオードＤ１のカソードは、スイッチング素子Ｑ１に接続されており、整流用ダイオードＤ１のアノードは、接続点１１２に接続されている。平滑用インダクタＬ３は、スイッチング素子Ｑ１と整流用ダイオードＤ１との接続点１１１と、直流電源Ｖｉｎの負電極との間に接続されている。

平滑用インダクタＬ３は、直列に接続された２個の分割インダクタ（第１のインダクタＬｃ、第２のインダクタＬｄ）を有している。２つの分割インダクタＬｃ，Ｌｄは、第１の実施の形態の分割インダクタＬａ，Ｌｂと同様に、それぞれのインダクタンスの総和すなわち平滑用インダクタＬ３としてのインダクタンスが、所望のインダクタンスとなるように構成されている。分割インダクタＬｃ，Ｌｄのそれぞれのインダクタンスは、略同等である。また、分割インダクタＬｃ，Ｌｄは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有し、かつ、浮遊容量が可能な限り小さくなるように構成されている。

このように、第２の実施の形態においても、平滑用インダクタＬ３が２個の分割インダクタＬｃ，Ｌｄを用いて構成されていることにより、第１の実施の形態と同様の効果を得ることができる。

［その他］

上記の実施の形態では、２個の分割インダクタ（第１、第２インダクタ）のインダクタンスを略同等としたが、分割インダクタのインダクタンスは、必ずしも略同等でなくてもよい。すなわち、インダクタンスの総和が所望のインダクタンスであること、浮遊容量の総和が極力少なくなるように設計されていることが満足されていれば、インダクタンスがそれぞれ異なる分割インダクタを用いてもよい。それぞれの分割インダクタは、それぞれを流れる最大電流に対して飽和しない直流重畳特性を有しているようにすればよい。

平滑用インダクタを構成する分割インダクタは、２個に限定されず、３個以上であってもよい。この場合、複数の分割インダクタは、それぞれの巻線の巻数及び層数の少なくとも一方が調整されていることにより、それぞれのインダクタンスの総和が所望のインダクタンスとなるように構成され、かつ、複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるように構成されていればよい。

スイッチング素子は、ＦＥＴに限定されず、例えば、バイポーラ型トランジスタなどであってもよい。また、整流用ダイオードは、これに代えて別のスイッチング素子（ＦＥＴなど）を設け、例えば制御回路部が、２つのスイッチング素子を所定のタイミングで同期させて駆動するようにしてもよい。この場合であっても、平滑用インダクタの浮遊容量を低減することができるため、スイッチング損失を低減させることができる。

上記実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１，１０１ ＤＣ−ＤＣコンバータ
Ｃ１ 出力用コンデンサ
Ｄ１ 整流用ダイオード
Ｌ２，Ｌ３ 平滑用インダクタ
Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ 分割インダクタ
Ｑ１ スイッチング素子
Ｒ１ 負荷
Ｖｉｎ 直流電源

Claims (5)

1. 直流電源から供給される直流電圧を降圧して負荷に出力するＤＣ−ＤＣコンバータであって、
   前記直流電圧をスイッチング動作により交流電圧に変換するスイッチング素子と、
   前記交流電力を整流する整流手段と、
   前記負荷に並列に接続される出力用コンデンサと、
   直列に接続される複数の分割インダクタからなる平滑用インダクタとを備え、
   前記平滑用インダクタは、前記複数の分割インダクタのインダクタンスの総和が所望のインダクタンスとなるように、かつ、前記複数の分割インダクタの浮遊容量の総和が同等のインダクタンスを有する１個のインダクタの浮遊容量よりも少なくなるように、前記複数の分割インダクタのそれぞれの巻線の巻数及び層数の少なくとも一方が調整されて構成されている、ＤＣ−ＤＣコンバータ。
2. 前記複数の分割インダクタのそれぞれは、動作時に流れる最大電流によって飽和することがないような直流重畳特性を有している、請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記スイッチング素子と前記整流手段とは、前記直流電源の正負電極間に直列に接続され、
   前記平滑用インダクタは、前記スイッチング素子と前記整流手段との接続点と、前記出力用コンデンサと前記負荷との接続点と、の間に接続されている、請求項１又は２に記載のＤＣ−ＤＣコンバータ。
4. 前記スイッチング素子と前記整流手段とは、前記直流電源の正電極と、前記出力用コンデンサと前記負荷の接続点と、の間に直列に接続され、
   前記平滑用インダクタは、前記スイッチング素子と前記整流手段の接続点と、前記直流電源の負電極と、の間に接続されている、請求項１又は２に記載のＤＣ−ＤＣコンバータ。
5. 前記平滑用インダクタは、それぞれのインダクタンスが略同等である２個の分割インダクタが直列に接続されてなる、請求項１から４のいずれか１項に記載のＤＣ−ＤＣコンバータ。

Images