JP2008054378A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】高効率でありノイズの少ないＤＣ−ＤＣコンバータを提供する。
【解決手段】直流電圧が供給される第１，第２のスイッチング素子を有し、デッドタイム期間以外はいずれか一方のスイッチング素子がオンして他方のスイッチング素子がオフとなるように周期的な動作をするスイッチング回路と、コンデンサ及びインダクタ及びトランスで構成され、コンデンサ及びインダクタ及びトランスの１次巻線を直列に接続して、このインダクタとこのトランスとを一つのコアに疎結合に設け、スイッチング回路の出力点と基準電位点間（または入力電圧点間）に接続した直列回路と、インダクタ及びトランスの２次巻線に誘起された電圧をそれぞれ整流する整流素子を含み直流出力電圧を得る出力回路と、を備える。
【選択図】図１

Description

本発明は、降圧比の大きいＤＣ−ＤＣコンバータに関し、例えば商用電源電圧を直流化して低電圧に変換するＤＣ−ＤＣコンバータに関する。

従来、商用電源電圧を降圧して直流電圧を得るため、ＤＣ−ＤＣコンバータ（直流・直流変換回路）が使用されている。ＤＣ−ＤＣコンバータとしては降圧型、昇圧型、昇降圧型が知られており、例えばトランスとスイッチング素子を用いたものがある。この場合、スイッチング素子をオン・オフすることでトランスの１次巻線に励磁電流を流し、２次巻線に生じる電圧を整流して直流出力電圧を得るようにしている。

ところで、トランス入り降圧型コンバータの場合、スイッチング素子のオン・オフ期間を制御することにより出力電圧を制御可能であるが、基本的には、入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、スイッチング素子の時比率をＤ、トランスの１次巻線の巻数Ｎ1と２次巻線の巻数Ｎ２の比（Ｎ１／Ｎ２）をｎとしたとき、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｄ×Ｖｉｎ／ｎ・・・（１）
で表される。尚、時比率Ｄは、スイッチング素子のスイッチング周期をＴｓ、そのオン期間をＴｏｎとしたとき、Ｄ＝Ｔｏｎ／Ｔｓで示される。

したがって降圧比の大きなＤＣ−ＤＣコンバータは、トランスの巻数比ｎを高くする必要があり、巻数が多いと漏れインダクタンスが増加し高周波化した際には周波数特性の劣化を招いていた。また巻数比ｎが高くなるため、小型化が困難であるという不都合があった。このため、商用電源電圧を降圧してもせいぜい５ボルト程度までにしか降圧することができず、さらに低い電圧（例えば２〜３ボルト）を得る場合には、一旦中間電圧に降圧し再度降圧する方式が採用されていた。この場合には、ＤＣ−ＤＣコンバータが２段挿入されることとなり、効率の低下、部品点数増加等の問題があった。

特許文献１には、降圧型のＤＣ−ＤＣコンバータの一例が記載されているが、出力電圧は上記（１）式で規定されるため、降圧するにも限度があった。

このように、従来のＤＣ−ＤＣコンバータは、商用電源から低電圧に変換した出力電圧を得ようとするとトランスの巻数比を高くする必要があり、周波数特性の劣化を招き、小型化が困難であるという不都合があり、降圧するにも限度があるという問題点があった。

この問題点を解決するため、出願人らは特願２００５−２５９６８９（以下、先願と呼ぶ。）に記載する回路を発明した。
米国特許６，７２８，１１８ Ｂ１

この発明により、上記の問題点は解決されるに至ったが、更に改良の余地が存在した。すなわち、先願に記載の回路においては、損失に比例する電圧時間積（ＥＴ積）と部分共振期間（デッドタイム期間）が重なっている期間が存在し、この期間において無駄に電力を損失させており、変圧効率に改善の余地があった。また、インダクタ及びトランスに直流電流が流れるため、大きな渦電流損失が発生し、変圧効率を改善するためには大きなギャップを入れる必要があった。この場合、漏れ磁束が大きいためにノイズが大きくなるという問題があった。

本発明は上記のような問題点に鑑みてなされたものであり、高効率でありノイズの少ないＤＣ−ＤＣコンバータを提供することを目的とする。

この目的を達成するために、請求項１のＤＣ−ＤＣコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と；コンデンサ及びインダクタ及びトランスを含んでなり、インダクタ及びトランスは１次巻線と２次巻線を有し、コンデンサ及びインダクタの１次巻線及びトランスの１次巻線を直列に接続し、スイッチング回路の出力点と基準電位点間またはスイッチング回路の出力点と入力電圧点間に接続した直列回路と；インダクタ及びトランスの２次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と；を備え、インダクタの１次巻線と２次巻き線をコアの第１の脚に設け、トランスの１次巻線と２次巻き線をコアの第２の脚に設け、インダクタとトランスを一つのコアに疎結合に配したことを特徴とする。

また、請求項８のＤＣ−ＤＣコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と；コンデンサ及びインダクタ及びトランスを含んでなり、インダクタは１次巻線と２次巻線を有し、コンデンサ及びインダクタの１次巻線とトランスの１次巻線とを直列に接続し、スイッチング回路の出力点と基準電位点間またはスイッチング回路の出力点と入力電圧点間に接続した直列回路と；を備え、インダクタの１次巻線と２次巻き線をコアの第１の脚に設け、インダクタとトランスを一つのコアに疎結合に配したことを特徴とする。

本発明によれば、インダクタとトランスを一つのコアに疎結合に設けたため、デッドタイム期間の電力の損失をなくし、直流重畳電流が流れず、渦電流損失が低減され、高効率でありノイズの少ないＤＣ−ＤＣコンバータを提供することが可能となる。

以下、本発明の実施形態について図面を用いて説明する。

＜実施形態１＞
図１は本発明のＤＣ−ＤＣコンバータの一実施形態を示す回路図である。

図１のＤＣ−ＤＣコンバータ１００は、直流電源１０から入力電圧Ｖｉｎが供給され、直流電源１０は、商用交流電源電圧を整流・平滑する回路で成り例えば１００Ｖの直流電源である。この直流電源１０の正極には、スイッチング素子１１とスイッチング素子１２の直列回路の一端が接続され、この直列回路の他端は直流電源１０の負極（基準電位点）に接続されており、スイッチング素子１１とスイッチング素子１２はスイッチング回路を形成している。

スイッチング素子１１，１２は、例えばＦＥＴ（電界効果トランジスタ）で構成される。以下、スイッチング素子としてＦＥＴを用いた例を説明するが、他のトランジスタで構成することもできる。

ＦＥＴ１１と１２の接続点は、コンデンサ１３、インダクタンス素子１４の１次巻線１４１、インダクタンス素子１５の１次巻線１５１で構成する直列回路を介して直流電源１０の負極に接続されている。尚、インダクタンス素子１４、１５は、インダクタ又はトランスで構成されるが、図１の実施形態ではインダクタンス素子１４はインダクタであり、インダクタンス素子１５はトランスである場合について説明する。

本実施形態においては、図２に示すようにインダクタ１４はコア３１の第１の脚３５に、トランス１５はコア３１の第２の脚３６に疎結合に設けられている。また、インダクタ１４の１次巻線と２次巻線はコア３１の第１の脚３５に、トランス１５の１次巻線と２次巻線はコア３１の第２の脚３６に巻かれている。このように、一つのコアにインダクタとトランスを設けた素子を以下インダクタ−トランスと呼び、各図においてインダクタ−トランス３００として表す。また、以下インダクタ部分及びトランス部分と記載した場合にはこのインダクタ−トランス３００に含まれるインダクタとトランスをそれぞれ表すものとする。

ここでインダクタ１４とトランス１５とを一つのコアに疎結合に設けるとは、インダクタ１４とトランス１５の間において磁束の漏れが生じるように一つのコアに配置することを意味する。本実施形態においてはインダクタ１４とトランス１５の結合度は０．９８以下であることが望ましい。

インダクタ１４の２次巻線１４２の一端には整流素子、例えばダイオード１６のカソードが接続され、インダクタ１４の２次巻線１４２の他端はトランス１５の２次巻線１５２の一端に接続され、トランス１５の２次巻線１５２の他端には整流用ダイオード１７のカソードが接続されている。

インダクタ１４の２次巻線１４２の他端とトランス１５の２次巻線１５２の一端は出力電圧端子２０１に接続され、ダイオード１６，１７のアノードは共に出力電圧端子２０２に接続され、出力電圧端子２０１，２０２間には平滑コンデンサ１８が接続されている。本例では、インダクタ１４の１次巻線１４１と２次巻線１４２の巻数比はｎ：１であり、トランス１５の１次巻線１５１と２次巻線１５２の巻数比もｎ：１に設定されている。なお、インダクタ１４の上記巻数比とトランス１５の上記巻数比が異なる場合もある。

また、前記ＦＥＴ１１，１２は制御ＩＣ１９からのドライブ信号ＤｒｖＡ、ＤｒｖＢによって、オン・オフ状態が制御され、一方がオンのときには他方がオフするように制御され、ＦＥＴ１１，１２の両者が同時に導通するのを防止するため、及びゼロ電圧スイッチングを実現するために、両ＦＥＴ１１，１２が共にオフするデッドタイム期間以外はいずれかのＦＥＴ１１，１２が必ずオンするように制御する。尚、ゼロ電圧スイッチングのため、ＦＥＴ１１，１２の少なくとも一方に並列にコンデンサを接続しても良い。また、この並列コンデンサの代わりにＦＥＴ１１，１２の浮遊容量を利用することもできる。

また、出力電圧端子２０１にはフィードバック回路２０が接続されている。このフィードバック回路２０は、出力電圧を安定化するため出力電圧端子２０１の電圧を検出して基準電圧と比較し、その比較結果によってＦＥＴ１１，１２のオンオフデューティを可変するように前記制御ＩＣ１９をコントロールする。

図２は本実施形態のインダクタ−トランス３００を横方向から見た図である。図２（ａ）はコアにＥ型コア３１とＩ型コア３０を用いた例である。Ｅ型コアの第１の脚３５にインダクタの巻線３２を設け、第２の脚３６にトランスの巻線３３を疎結合に設ける。図２（ｂ）はコアにＣ型コア３４とＩ型コア３０を用いた例である。Ｃ型コアの第１の脚３５にインダクタの巻線３２を設け、第２の脚３６にトランスの巻線３３を疎結合に設ける。Ｃ型コアを用いることにより、中足からの電力ロスをなくすことができる。Ｃ型コア３４に代えてＵ型コアなど、他の形状のコアを用いても本発明の効果を得ることができる。

図３はコア４０への巻線方法の例を示した図である。図３（ａ）は１次巻線４１と、２次巻線のインダクタ部分４２とトランス部分４３をそれぞれ１回巻きにした例である。１次巻線のトランス部分と２次巻線のインダクタ部分４２は任意の回数を巻くことができる。

コア４０の一方の脚に１次巻線及び２次巻線のインダクタ部分を巻き、他の脚に１次巻線及び２次巻線のトランス部分を巻く。インダクタ部分とトランス部分はそれぞれ別の足に巻かれる。

図３（ｂ）は１次巻線４１と、２次巻線のインダクタ部分４２とトランス部分４３をそれぞれ任意の回数巻く場合の巻き方を示した例である。巻線をいずれも下から上に巻いてゆく場合、１次巻線のインダクタ部分が時計回りに巻いたとすると、１次巻線のトランス部分は反時計回りに巻き、２次巻線のインダクタ部分は時計回りに巻き、２次巻線のトランス部分は反時計回りに巻く。巻き方はこれらに限られるものではない。

次に、本発明のＤＣ−ＤＣコンバータ１００の動作を図４、図５、図６を参照して説明する。図４は動作原理を説明するための図１の各部の波形図を示し、上から順に、ＤｒｖＡ、ＤｒｖＢはＦＥＴ１１，１２のドライブ信号、Ｖｌ１はインダクタ−トランス３００のインダクタ１４の１次巻線１４１に印加される電圧、Ｖｔ１はインダクタ−トランス３００のトランス１５の１次巻線１５１に印加される電圧を示している。Ｖｔはインダクタ−トランス３００に印加される電圧を示している。

ＦＥＴ１１とＦＥＴ１２は交互にオン（導通）とオフ（非導通）を繰り返し、ＦＥＴ１１がオンの期間（ＦＥＴ１２がオフの期間）は、図５に示すように直流電源ＶｉｎからＦＥＴ１１、コンデンサ１３、インダクタ１４及びトランス１５の各１次巻線１４１，１５１を介して電流が流れる。このとき、インダクタ１４及びトランス１５の２次巻線１４２，１５２に誘起される電圧は、整流素子１７に対しては順方向となり、電流Ｉｒｅｃ１が流れ、整流素子１６に対しては逆電圧となるため非導通となる。

一方、ＦＥＴ１２がオンの期間（ＦＥＴ１１がオフの期間）は、図６に示すようにＦＥＴ１２のルートを通って、コンデンサ１３、インダクタ１４及びトランス１５の各１次巻線１４１，１５１に電流が流れる。このとき、インダクタ１４及びトランス１５の２次巻線１４２，１５２に誘起される電圧は、整流素子１６に対しては順方向となり、電流Ｉｒｅｃ２が流れ、整流素子１７に対しては逆電圧となるため非導通となる。

これにより、出力電圧端子２０１には、図４のトランス１５の１次巻線１５１に印加される電圧Ｖｔ１と、インダクタの１次巻線１４１に印加される電圧Ｖｌ１を整流し、平滑コンデンサ１８で平滑された直流電圧Ｖｏｕｔが得られる。また、デッドタイム期間であるｔｄ１及びｔｄ２においてはＶｔが０Ｖとなる。

以上の動作をより詳細に説明する。尚、説明のため、ＦＥＴ１１，１２、インダクタ１４、トランス１５の電圧降下、及びインダクタ１４、トランス１５の漏れインダクタンス、デッドタイムは無視する。

入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、コンデンサ１３に印加される電圧をＶｃ、インダクタ１４の１次巻線１４１に印加される電圧をＶｌ１、トランス１５の１次巻線１５１に印加される電圧をＶｔ１とし、コンデンサ１３、インダクタの１次巻線１４１、トランスの１次巻線１５１に流れる電流をＩ１とし、スイッチ素子１１がオンする期間をｔｏｎとし、スイッチ素子１２がオンする期間ｔｏｆｆとし、スイッチ素子１１がオフからオンする期間のデッドタイムをｔｄ１とし、スイッチ素子１１がオンからオフする期間のデッドタイムをｔｄ２とし、スイッチング周期をＴｓとしたとき下式が成立する。

Ｔｓ＝Ｔｏｎ＋Ｔｏｆｆ ・・・（２）
このとき、ＦＥＴ１１のオン期間の比率（時比率）をＤとし、次式で定義する。

Ｄ＝Ｔｏｎ／Ｔｓ ・・・（３）
又、インダクタ１４の１次側巻線１４１の巻数をＮｌ１とし、２次側巻線１４２の巻数をＮｌ２としたとき、巻数比ｎｌ１を次式のように定義する。

ｎｌ１＝Ｎｌ１／Ｎｌ２ ・・・（４）
同様に、トランス１５の１次側巻線１５１の巻数をＮｔ１とし、２次側巻線１５２の巻数をＮｔ２としたとき、巻数比ｎｔ１を下式のように定義する。

ｎｔ１＝Ｎｔ１／Ｎｔ２ ・・・（５）
出力電圧のリップル電圧を最小にするには、ｎｌ１とｎｔ１を等しくすればよく、次式のように定義する。

ｎ＝ｎｌ１＝ｎｔ１ ・・・（６）
このとき、コンデンサ１３に印加される電圧Ｖｃは次式で表される。

Ｖｃ＝ＤＶｉｎ ・・・（７）
図５において、コンデンサ１３の電圧はＤＶｉｎであり、インダクタ１４の１次巻線１４１とトランス１５の１次巻線１５１の接続点には出力電圧Ｖｏｕｔのｎ倍の電圧ｎ・Ｖｏｕｔが発生するから、インダクタ１４の１次巻線１４１の両端の電圧は、（Ｖｉｎ−ＤＶｉｎ−ｎＶｏｕｔ）となる。

これにより、インダクタ１４の１次巻線１４１のインダクタンスをＬ、Ｔｏｎの期間に１次巻線１４１に流れる電流の変化分をΔＩｌｏｎ、Ｔｏｆｆの期間にインダクタ１４の１次巻線１４１に流れる電流の変化分をΔＩ１ｏｆｆとしたとき、以下の（８）（９）式が成立する。

ΔＩ１ｏｎ＝（Ｖｉｎ−ＤＶｉｎ−ｎＶｏｕｔ）×Ｔｏｎ／Ｌ・・・ （８）
ΔＩ１ｏｆｆ＝ｎＶｏｕｔ×Ｔｏｆｆ／Ｌ ・・・（９）
図７で示すように、電流ΔＩ１ｏｎは、インダクタ１４を励磁する電流であり、所定の傾きをもって立ち上がる。Ｉ１ｏｆｆはインダクタ１４の励磁エネルギーを放出する電流であり、所定の傾きをもって立ち下がる。このような電流が連続するモードでは、次式（１０）が成立する。

ΔＩ１ｏｆｆ＝ΔＩ１ｏｎ・・・（１０）
ここで、このような電流連続モードにおける出力電圧Ｖｏｕｔを（３）式及び、（８）式〜（１０）式より求めると、式（１１）のようになる。

Ｖｏｕｔ＝Ｄ×（１−Ｄ）×Ｖｉｎ／ｎ ・・・（１１）
（１１）式は従来の降圧形コンバータにおける（１）式に対して、（１−Ｄ）が乗算された形となるため、降圧比が従来に比べてさらに高いことがわかる。また、（１１）式では、ＶｏｕｔはＤ＝０．５のときが最大で、Ｄを０．５より大きくしても、小さくしてもＶｏｕｔは小さくなることがわかる。

（１１）式をＤについて解くと、値は２値得られ、０＜Ｄ＜０．５のときは、

で表すことができ、０．５＜Ｄ＜１のときは、

となる。

よって、出力電圧をフィードバック回路２０を介して制御ＩＣ１９に帰還し、安定化電源を構成する場合は、図８で示すように、０＜Ｄ＜０．５の範囲Ｗ１、又は０．５＜Ｄ＜１の範囲Ｗ２のいずれか一方の範囲で動作するよう、時比率に制限をかけるよう制御ＩＣ１９をコントロールする必要がある。

さらに、期間ｔｏｎにおいて、Ｖｌ１、Ｖｔ１、Ｖｔは下式であらわされる。

Ｖｌ１＝Ｖｉｎ−Ｄ×Ｖｉｎ−ｎ×Ｖｏｕｔ・・・（１２）
Ｖｔ１＝ｎ×Ｖｏｕｔ・・・（１３）
Ｖｔ＝Ｖｌ１＋Ｖｔ１＝Ｖｉｎ（１−Ｄ）・・・（１４）
期間ｔｏｆｆにおいて、Ｖｌ１、Ｖｔ１、Ｖｔは下式であらわされる。

Ｖｌ１＝−（ｎ×Ｖｏｕｔ）・・・（１５）
Ｖｔ１＝−｛ｎ×Ｖｏｕｔ×（１−Ｄ）／Ｄ｝・・・（１６）
Ｖｔ＝Ｖｌ１＋Ｖｔ１＝−｛ｎ×Ｖｏｕｔ／Ｄ｝・・・（１７）
期間ｔｄ１において、Ｖｌ１、Ｖｔ１、Ｖｔは下式であらわされる。

Ｖｌ１＝−（ｎ×Ｖｏｕｔ）・・・（１８）
Ｖｔ１＝ｎ×Ｖｏｕｔ・・・（１９）
Ｖｔ＝Ｖｌ１＋Ｖｔ１＝０・・・（２０）
期間ｔｄ２において、Ｖｌ１、Ｖｔ１、Ｖｔは下式であらわされる。

Ｖｌ１＝ｎ×Ｖｏｕｔ・・・（２１）
Ｖｔ１＝−（ｎ×Ｖｏｕｔ）・・・（２２）
Ｖｔ＝Ｖｌ１＋Ｖｔ１＝０・・・（２３）
ここで、期間ｔｄ１、期間ｔｄ２において、インダクタ部分とトランス部分のコアを別々に構成した場合、インダクタ部分とトランス部分それぞれ電圧が印加される。コアの損失は電圧×時間積に比例するため損失を発生させてしまう。

これに対し、インダクタ部分とトランス部分を一つのコアに疎結合に構成した場合には、デッドタイム期間であるｔｄ１、ｔｄ２において、コアインダクタ部分とトランス部分の電圧が相殺されてゼロになり、損失を発生させない。これは、インダクタとトランスを別のコアに構成して直列に接続した場合、デッドタイム期間においてインダクタとトランスそれぞれに逆の電流が発生するが、一つのコアに疎結合にインダクタとトランスを構成した場合にはこの逆の電流が互いに対向して打ち消しあうために電流が発生しないことによる。

また、一つのコアにインダクタ部分とトランス部分を設けた場合は、コアの一方の脚に１次巻線及び２次巻線のインダクタ部分を巻き、他の脚に１次巻線及び２次巻線のトランス部分を巻くため、１次側の磁束と２次側の磁束が打ち消し合ってゼロになり、直流電流が重畳されない。

以上に述べたように、本実施形態のＤＣ−ＤＣコンバータによれば、インダクタ部分とトランス部分を一つのコアに構成し、コアの一方の脚に１次巻線及び２次巻線のインダクタ部分を巻き、他の脚に１次巻線及び２次巻線のトランス部分を巻くため、部分共振期間（デッドタイム期間）はインダクタ部分の磁束とトランス部分の磁束が逆向きとなって互いに打ち消しあい、電圧が発生せずに損失はゼロとなる。また、インダクタ部分とトランス部分の１次巻線によって発生する磁束は２次巻線側に励起する磁束により打ち消され、直流磁束はゼロとなり、大きなギャップを用いずに渦電流の低減、ノイズの低減が可能となる。

＜その他の実施形態＞
図９は本発明のＤＣ−ＤＣコンバータの第２の実施形態を示すものである。本発明では、コンデンサ１３と、インダクタの１次巻線１４１と、トランスの１次巻線１５１は直列に接続されれば良く、本実施形態はコンデンサ１３の挿入位置を図１とは異なる位置、例えばトランス１５の他端側に配置したものである。この構成によっても実施形態１と同様の効果が得られる。

図１０は本発明のＤＣ−ＤＣコンバータの第３の実施形態を示すもので、ＦＥＴ１１，１２のスイッチング損失改善のために、インダクタ２１とコンデンサ２２を追加したものである。インダクタ２１は、ＦＥＴ１１，１２の接続点とコンデンサ１３間に直列に接続され、コンデンサ２２はＦＥＴ１２と並列に接続され、これらインダクタ２１とコンデンサ２２は共振回路を構成し、ゼロボルトスイッチＺＶＳを構成する。尚、コンデンサ２２はＦＥＴ１１と並列に接続しても良い。これによりスイッチング素子１１，１２のターンオフ時の電力損失を改善が改善される。

図１１は本発明のＤＣ−ＤＣコンバータの第４の実施形態を示すもので、トランス１５を非絶縁化するため、１巻線のトランス２３で構成したものである。非絶縁形にするためには、前記トランス２３を１巻線のインダクタに変更しても良い。これにより、１次側と２次側のグランドを共通化することができる。

図１２は、本発明のＤＣ−ＤＣコンバータの第５の実施形態を示すもので、インダクタ１４又はトランス１５の少なくとも一方の２次巻線を複数巻線の構成にしたものである。図１２では、インダクタ１４及びトランス１５の両方の２次巻線を２巻線とした例を示しており、インダクタ１４の１次巻線１４１に電磁結合したインダクタ１４２ａと、トランス１５の１次巻線に電磁結合したトランス巻線１５２ａを追加し、同様に整流素子１６ａ，１７ａ、平滑コンデンサ１８ａを追加接続した。このように構成することにより、一つの入力電源から複数の出力を得ることができる。

また、図１３は、本発明のＤＣ−ＤＣコンバータの第６の実施形態を示すもので、トランス１５の１次巻線１５１の他端側を入力電圧Ｖｉｎの正側に接続したものである。このように構成しても実施形態１と同様の効果が得られる。

さらに、図示はしないが、インダクタ１４とトランス１５の位置を入れ替えても良いし、整流素子１６，１７は極性を逆にすることで、出力電圧の極性を変えることができる。

このように、本発明によれば、出力電圧Ｖｏｕｔが、Ｖｏｕｔ＝Ｄ×（１−Ｄ）×Ｖｉｎ／ｎとなるＤＣ−ＤＣコンバータにおいて、インダクタとトランスが疎結合に一つのコアに構成したため、デッドタイム期間のコアの損失がゼロとなり、直流重畳電流が流れず、渦電流損失が低減され、高効率でありノイズの少ない電源を提供できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明のＤＣ−ＤＣコンバータの一実施形態を示す回路図。 同実施形態におけるインダクタ−トランスを横から見た図。 同実施形態におけるインダクタ−トランスの巻き方の例を示した図。 同実施形態における各部の信号波形を示す波形図。 同実施形態における動作を説明するための回路図。 同実施形態における動作を説明するための回路図。 同実施形態における動作を説明するための電流波形図。 同実施形態における動作を説明するための出力電圧の特性図。 本発明のＤＣ−ＤＣコンバータの第２の実施形態を示す回路図。 本発明のＤＣ−ＤＣコンバータの第３の実施形態を示す回路図。 本発明のＤＣ−ＤＣコンバータの第４の実施形態を示す回路図。 本発明のＤＣ−ＤＣコンバータの第５の実施形態を示す回路図。 本発明のＤＣ−ＤＣコンバータの第６の実施形態を示す回路図。

符号の説明

１０…直流電源
１１，１２…スイッチング素子
１３…コンデンサ
１４…インダクタ
１５，２３…トランス
１６，１７…整流素子
１８…平滑コンデンサ
１９…制御ＩＣ
２０…フィードバック回路
２１…インダクタ
２２…コンデンサ
２３…トランス
３００…インダクタ−トランス

Claims (8)

1. 直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
   コンデンサ及びインダクタ及びトランスを含んでなり、前記インダクタ及び前記トランスは１次巻線と２次巻線を有し、前記コンデンサ及び前記インダクタの１次巻線及び前記トランスの１次巻線を直列に接続し、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
   前記インダクタ及び前記トランスの２次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を備え、
   前記インダクタの１次巻線と２次巻き線をコアの第１の脚に設け、前記トランスの１次巻線と２次巻き線を前記コアの第２の脚に設け、前記インダクタと前記トランスを一つのコアに疎結合に配したことを特徴とするＤＣ−ＤＣコンバータ。
2. 一つのコアに設けられた前記インダクタと前記トランスの前記疎結合の結合度が０．９８以下であることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記直流電源からの入力電圧をＶｉｎ、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をＤ、トランスの１次巻数をトランスの２次巻数によって除した値をｎとしたとき、前記直流出力電圧Ｖｏｕｔが以下の式を満たすことを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。
   Ｖｏｕｔ＝Ｄ×（１−Ｄ）×Ｖｉｎ／ｎ
4. 前記第１，第２のスイッチング素子はデッドタイム期間以外どちらか一方のスイッチがオンして動作することを特徴とする請求項１乃至３いずれか一項に記載のＤＣ−ＤＣコンバータ。
5. 前記第１，第２のスイッチング素子は制御回路によって導通・非導通の制御が行われ、前記直流出力電圧の変化に応じて第１のスイッチング素子の導通期間と第２のスイッチング素子の導通期間の比が制御されることを特徴とする請求項１乃至４いずれか１項に記載のＤＣ−ＤＣコンバータ。
6. 前記スイッチング回路の出力点と前記直列回路との間にインダクタを接続し、前記第１，第２のスイッチング素子の少なくとも一方に並列に第２のコンデンサを接続したことを特徴とする請求項１乃至５いずれか一項に記載のＤＣ−ＤＣコンバータ。
7. 前記インダクタ及び前記トランスの少なくとも一方は、複数の２次巻線を有し、それぞれの２次巻線に誘起された電圧を整流する整流素子を含み、直流出力電圧を複数出力することを特徴とする請求項１乃至６いずれか一項に記載のＤＣ−ＤＣコンバータ。
8. 直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
   コンデンサ及びインダクタ及びトランスを含んでなり、前記インダクタは１次巻線と２次巻線を有し、前記コンデンサ及び前記インダクタの１次巻線と前記トランスの１次巻線とを直列に接続し、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、を備え、
   前記インダクタの１次巻線と２次巻き線をコアの第１の脚に設け、前記インダクタと前記トランスを一つのコアに疎結合に配したことを特徴とするＤＣ−ＤＣコンバータ。

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