JP2012531048A - 半導体光検出構造体 - Google Patents

Abstract

【課題】 低コスト、低サーマル・バジェットの半導体光検出構造体を提供する。
【解決手段】 基板ドーピングでドープされた基板を有する半導体が開示される。基板の前側上に配置された結晶半導体層がある。結晶半導体層は、層ドーピングを有する。基板ドーピングは、１００オングストロームの遷移領域内で層ドーピングに移行する。代替的な実施形態において、層ドーピングは、新規なプロファイルを有する。他の代替的な実施形態においては、基板は、基板の前側及び裏側の各々の上に配置された結晶半導体層を有する。結晶半導体層の各々は、それぞれの層ドーピングを有し、これらの層ドーピングの各々は、１００オングストローム厚よりも薄いそれぞれの遷移領域内で基板ドーピングに移行する。本発明のさらに他の実施形態においては、アモルファス・シリコン層が、基板とは反対側の結晶半導体層の側上に配置される。アモルファス・シリコン層は、アモルファス・ドーピングを有するので、トンネル接合が、ドープ結晶半導体層とアモルファス層との間に形成される。これらの構造体を摂氏７００度より低い温度で製造することにより、構造体の狭い遷移領域が可能になる。
【選択図】 図３

Description

本発明は、半導体光検出構造体に関する。より具体的には、本発明は、低温で作製される太陽電池（solar cell）構造体に関する。

従来技術の説明
太陽電池は、世界のエネルギー供給を強化するための非常に有望な方法である。シリコン・ベースの太陽電池は、現在のところ主要な光起電技術である。シリコン太陽電池は、単結晶領域又は多重結晶（多結晶）領域で構成することができる半導体ウェハから出発して作製することができる。これらのセルは、正の導電性の領域（Ｐ−領域）と負の導電性の領域（Ｎ−領域）とを有することからそのように呼ばれるＰ−Ｎ接合から成る。これらのセルはまた、上面から反射される光の量を最小限にするための、反射防止コーティング（ＡＲ）と呼ばれる光学コーティングと、表面再結合によって失われる光電流の量を最小にするために必要な不動態化（パッシベーション）層とを有する。Ｐ−領域及びＮ−領域上の金属電極が、露光時に結果として生じる電流及び電圧を収集するために用いられる。露光される太陽電池の側面上の接合は、一般に、エミッタ接合と呼ばれる。デバイスの性能を向上させるために、例えば、「裏面電界（back surface field）」として知られる異なる量のドーピングから成る裏面（非露出面）におけるＰ／Ｐ接合、前面電界を発生させるための露出面における傾斜ドーピング・プロファイル、及びＡＲコーティングに加えて光をほとんど反射しないように露出面を粗くするための露出面の「テクスチャリング」などの他の装飾が用いられることが多い。

シリコン太陽電池は、単結晶であれ、多結晶であれ、一般に摂氏８５０度又はそれ以上の高温を必要とする処理により作製される。このような高温を用いて、リンのようなｎ型生成ドーパントのｐ型ウェハ基板内への拡散、又は、ホウ素のようなｐ型生成ドーパントのｎ型ウェハ基板内への拡散によって、Ｐ／Ｎ接合を生成する。例えば、アルミニウム層の拡散又は合金化による裏面電界形成、及び、反射防止コーティングを形成する１つ又は複数の誘電体層を通して、シリコン領域に対して金属電極を合金化する高温の合金化ステップのような他の高温ステップを含ませることができる。シリコン太陽電池を製作するために用いられるプロセス・ステップの多くの詳細な説明は、引用により本明細書に組み入れられる非特許文献１に見出すことができる。

図１は、従来技術において実施される方法によって作製される太陽電池構造体１００を示す。基板１０５は、界面１２５、ドーピング・レベル１１５及び表面１４０から成る成長領域１１０が上に生成されている。基板１０５と成長領域１１０との間に遷移領域１３０が形成され、そこでは成長領域１１０からのドーパント１１５の一部が界面１２５の下に移動することがある。

ドーピング・レベル１１５は、一定とすることができ、又は、ｅｒｆｃ（complementary error function、相補誤差関数）、ガウス型、一定若しくは傾斜型とすることができるドーピング・プロファイル１５０を有することができる。基板１０５は、基板ドーピング１０７を有する。基板ドーピング１０７は、一般に一定であり、１０^１４ｃｍ^−３から１０^１７ｃｍ^−３までの範囲内であり、領域１１０とは反対の導電型である。

高温処理の幾つかの望ましくない結果が存在する。

１つの可能な結果は、少数キャリアの寿命の低下、即ち、太陽光によって生成される正孔−電子対が再結合して電力出力として失われるまで自由形態で存在する時間の低下である。このような低下は、摂氏９００度よりも高温の熱処理を用いるときに起こる可能性があり、シリコン・ウェハ内の不純物の相互作用に起因する場合もある。この影響は、特に、高効率（例えば２０％よりも大きい）であるように高キャリア寿命を必要とする高効率太陽電池にとって有害である。前面接合及び／又は裏面電界を生成するのに用いられる拡散ステップには、例えば、摂氏９００度に近い温度又はこれを上回る温度が用いられる。前面接合は、照明に曝される基板１０５の前面上のＰ／Ｎ接合であり、裏面電界は、光に曝されない基板１０５の後面上の、前述したＰ／Ｐ接合のような接合である。

高温処理の第２の望ましくない結果は、必要とされるエネルギーの量である。拡散は、高温になるまで長時間加熱される大きな炉を必要とするので、セルを製造するのに、該セルがその寿命の間にペイバックする（pay back）ことができるのとほぼ同じ量のエネルギー使用を必要とし得る。裏面上へのＡＲコーティングの堆積及びＡｌ合金化もまた、用いられる場合には、大量のエネルギーを消費し、セルが、該セルを生成するのに用いられるエネルギー量をペイバックするのに必要とされる時間量の一因となる。この高いエネルギー使用量はまた、セルの製造コストを大幅に増加させ、この高いエネルギー使用量を供給することは、電気を生成して炉を稼働させるために化石燃料を燃焼させることを必要とし、公害及び気候変動に関連する問題の一因となり得る。

標準的なシリコン太陽電池の設計及び処理の詳細は、必要とされる温度及び用いられるエネルギーと密接に結びついている。従来技術における太陽電池を作製するための１つの方法は、必要なドーピングをもたらすために、片方又は両方のシリコン表面へのイオン注入を必要とする。イオン照射によってシリコン内に生じた損傷を取り除くために高温のアニール・ステップが必要とされる。結果として得られるドーパント・プロファイル１５０は、表面１４０の近傍にピークがあり、ピークから離れるにつれてドーパント濃度が緩やかに減少する、誤差関数又は相補誤差関数（ｅｒｆｃ）として知られる。ドーピング・レベルは、注入に用いられる入射ドーパント・イオンの量、及び、通常は数十キロボルトから数百キロボルトまでの、用いられる注入電位によって制御される。ドーパント・プロファイルの深さもまた、注入電位に関連付けられる。深さ、ドーパント濃度、ドーパント・プロファイル、アニール温度、及び注入エネルギーは全て相互に関連付けられ、互いに依存する。これらの相互関連は、深さ、ドーパント・プロファイル、及び濃度などのエミッタ・パラメータの制御を低減させ、製造における設計トレードオフをもたらす。

別のタイプのドーパント・プロファイル１５０が、拡散によって生成され、表面１４０の下方にピークがあり、ピークから離れるにつれて濃度が緩やかに減少する、ｅｒｆｃプロファイルに類似した所謂ガウス・プロファイルをもたらす。ドーパント・プロファイルは、気体源、液体源、又は固体源とすることができるドーパント源内のドーパントの量、拡散中の温度、及びウェハが高温のままに保たれる時間の長さによって制御される。注入の場合のように、ドーパント濃度、深さ、時間の長さ及び拡散の温度は全て相互に関連付けられ、互いに依存する。このことは、拡散プロセスについて上述したのと同じ製造注入の問題を引き起こす。

第３のドーパント・プロファイル１５０のタイプは、例えばエピタキシャル成長によって得ることができる一定不変のプロファイルである。ドーパント濃度は、気体組成によって制御され、ドーパントの深さは、エピタキシャル層の厚さである。シリコン・エピタキシの成長速度は、温度に強く依存し、許容できる成長速度を得るために、拡散又はイオン注入アニーリングで用いられる温度よりもさらに高い温度を含む可能性がある。一定のドーパント・プロファイルに加えて、成長中に気体組成を変えることによって、エピタキシャル成長において傾斜プロファイルを得ることができる。エピタキシャル成長は高温を必要とし、これが製造コスト及びエネルギー使用量を増大させる。

エピタキシに関与する高温により、ドーパント・プロファイル１５０が、元の基板表面と成長層１１０との間の物理的界面１２５よりも表面１４０からさらに遠く延びるドーパント遷移領域１３０がもたらされる。この遷移は、高温ステップ中に、基板１０５内に若干量のドーパントが拡散した結果である。この遷移領域１３０は、従来技術のエピタキシ方法を用いる場合に不可避であり、ドーパント濃度及び深さは、エピタキシャル層内のドーパント濃度、並びに、層を成長させるために用いる温度及び時間の両方に関連する。これらの全てのパラメータもまた、相互に関連し、互いに依存し、エピタキシャル成長プロセスについて上述した製造上の制限をもたらす。この拡散及び遷移領域は、ドーパント・プロファイル１５０が非常に急峻であり、基板１０５との界面１２５において急激な変化が生じる非常に急峻な接合部を生成するのを困難にする。この拡散及び遷移領域はまた、プロファイルが多数のドーパント濃度及び厚さの急峻領域から成る階段状ドーパント・プロファイル１５０を生成することも困難にする。従来技術に関与する高温は、相互拡散に起因する急峻さの「洗い落とし」をもたらす。

意図的ドープ層１１０と基板１０５との間の厚い遷移領域１３０は、関与する高温のために、従来技術のドーピング方法、即ち、イオン注入、拡散又はエピタキシのいずれにおいても回避することはできない。最も急峻な、即ち薄い遷移領域１３０が、エピタキシからもたらされるが、成長の際に起こる拡散は、最低でも数百オングストロームの遷移領域をもたらす。ドーパントが広い範囲にわたって堆積されるので、拡散及びイオン注入は、本質的に急激なドーピング変化を有さず、それらのドーパントの急峻さを示すそれらの遷移領域１３０は、数百オングストロームよりもさらに大きくなる。

従って、ドーピング・プロファイル１５０内に急激な変化、及び／又は、例えば、１００オングストローム未満の幅を有する遷移領域１３０のような狭い遷移領域１３０を示唆又は必要とするデバイスの設計及び構造は、エピタキシ、拡散又はイオン注入のような従来技術の方法によっては不可能になる。

高温処理に関連する別の問題は、異質基板の使用が不可能になることである（異質基板（foreign substrate）とは、成長される層の材料で構成されない任意の基板である）。低コストの太陽電池は、一般に、ガラス、金属、セラミック、グラファイト又はプラスチックなどの低コストの異質基板を必要とする。シリコン膜は、例えば多結晶膜成長によって、このような基板上に生成することができるが、異質基板の格子特性が成長層とは異なるために、シリコン材料の品質は、欠陥、過度に活性の粒界及び転位、並びに不純物によって損なわれることが多く、クロス・ドーピングのような好ましくない相互作用を生じる。金属級シリコン（metallurgical grade silicon）を異質基板として考えることができ、これは、シリコン成長層と同じ材料であるが、高い不純物濃度に起因する問題を引き起こす。単結晶セルの製造に用いられるのと同じ高温プロセスが、これらの異質基板上でのセルの製造に必要とされ、そのことは、材料の品質をさらに悪化させ、セルの効率を低下させ、コストを増大させ、類似した設計トレードオフをもたらす。

さらに、薄膜太陽電池の主な目的は、コストを減らし、ペイバック時間を短くすることであるので、これらのセルの生成に関与するサーマル・バジェットが極めて重要となる。サーマル・バジェットは、時間×温度の積として定義される。デバイスが高温におかれる時間が長いほど及び／又は温度が高いほど、サーマル・バジェットが大きくなる。低いサーマル・バジェットで作製されたセルは、それらの製造中に消費されるエネルギーを低減させ、光キャリアの寿命低下を最小限にすること又は防ぐことができる。また、厚いシリコン・セルが、上述の理由のために低いサーマル・バジェットを有することも望ましい。

イオン注入、拡散又はエピタキシを用いずに作製されるシリコン太陽電池の１つのタイプは、「真性層を有するヘテロ接合」（heterojuncion with intrinsic layer）を表すＨＩＴとして周知のヘテロ接合セルである。このセルは、プラズマ強化化学気相堆積（ＰＥＣＶＤ）を用いて、シリコン・ウェハの片面又は両面上にアモルファス・シリコンの層を堆積させる。これらの層は、セルの製造全体を通して、アモルファスのままである。ＰＥＣＶＤ層によって、ある程度の不動態化ももたらされる。アモルファス・シリコン自体が大きな直列抵抗を加えることによりデバイスの性能を低下させる非常に低い導電率を有するので、透明な導電酸化物（ＴＣＯ）の層をアモルファスＳｉの上に堆積させて横方向の導電性を与える。ＰＥＣＶＤによるアモルファス・シリコンの堆積は、エピタキシ、拡散、又は注入及びアニールよりも低いサーマル・バジェットを有するが、必要なＴＣＯがバジェットを増加させる。これらのデバイスは低温で作製することができるが、これらのデバイスは、アモルファス領域と、アモルファス領域の上に導電性を与えるためのＴＣＯとを含む。

アモルファス・シリコン層を組み込む別のタイプの太陽電池は、微結晶Ｓｉセルの上にあり、低抵抗のトンネル接合として機能する高濃度ドープ領域によって電気的かつ光学的に結合されたアモルファスＳｉ太陽電池から成る、タンデム接合セルである。このセルは、摂氏９００度未満の温度を用いて作製することができるが、タンデム接合セルの品質は、１ミクロンよりもはるかに小さく、多くの場合０．１ミクロン未満の粒径を有する微結晶部分の低品質によって強く制限される。従って、タンデム接合セルの効率は、約１２％よりも低い値に制限される。

Ｎｉｊｓ他著、「Ａｄｖａｎｃｅｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｎｃｅｐｔｓ ｆｏｒ Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｓｏｌａｒ Ｃｅｌｌｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、４６巻、１９４８頁、１９９９年１０月

低コスト、低サーマル・バジェットの半導体光検出構造体を提供する。

本発明の態様
本発明の１つの態様は、低コストの半導体光デバイスである。

本発明の１つの態様は、低サーマル・バジェットの半導体光デバイスである。

本発明の１つの態様は、低コストで、製造するのがより簡単かつ迅速な太陽電池である。

本発明の１つの態様は、摂氏７００度未満の温度で生成される低コストの太陽電池である。

本発明の１つの態様は、異質基板を用いて製造される改良された太陽電池である。

本発明の１つの態様は、両側上に結晶層を有する半導体基板を用いた改良された太陽電池デバイスである。

本発明の１つの態様は、１ミクロンよりも大きい平均粒径を有する大きな粒径の結晶Ｓｉ領域を有し、効率が１２％よりも高いタンデム接合セルである。

本発明の１つの態様は、最高温度が低く保たれ、必要に応じて異質基板を用いることができ、効率及び処理能力（単位時間当たり製造されるセルの数）が許容できるレベルに保たれ、用いられるエネルギー及びペイバック期間が最小限に抑えられ、製造コストを減らすことができる、低サーマル・バジェットを用いる方法によって製造されるシリコン太陽電池である。

本発明は、基板ドーピングでドープされた基板を有する半導体である。基板の前側上に配置された結晶半導体層がある。結晶半導体層は、層ドーピングを有する。基板ドーピングは、１００オングストロームの遷移領域内で層ドーピングに移行する。代替的な実施形態において、層ドーピングは、新規なプロファイルを有する。他の代替的な実施形態において、基板は、基板の前側及び裏側の各々の上に配置された結晶半導体層を有する。結晶半導体層の各々は、それぞれの層ドーピングを有し、これらの層ドーピングの各々は、１００オングストローム厚よりも薄いそれぞれの遷移領域内で基板ドーピングに移行する。本発明のさらに他の実施形態においては、アモルファス・シリコン層が、基板とは反対側の結晶半導体層の側上に配置される。アモルファス・シリコン層は、アモルファス・ドーピングを有するので、トンネル接合が、ドープ結晶半導体層とアモルファス層との間に形成される。これらの構造体を摂氏７００度より低い温度で製造することにより、構造体の狭い遷移領域が可能になる。

基板、界面を有する成長領域、及び遷移領域を示す、従来技術の構造体のブロック図である。 図２（Ａ）（従来技術）、及び新規な図２（Ｂ）乃至図２（Ｄ）を含み、成長領域内の種々のタイプのドーピング・プロファイルを示す。 ２つの急峻な界面、即ち、ごく僅かな厚さの遷移領域を示す、種々の代替案を有する１つの好ましい構造体のブロック図である。 ２つの急峻な界面、即ち、ごく僅かな厚さの遷移領域を示す、１つの代替的な好ましい構造体のブロック図である。 低温で半導体光検出器を作製するための好ましいプロセスのフローチャートである。 低温で半導体光タンデム接合構造体を作製するための好ましいプロセスのフローチャートである。 低温シリコン太陽電池の分光感度及び光電流−電圧挙動を示す。 低温処理によって作製されるタンデム接合構造体のブロック図である。

半導体基板を含む種々のデバイス構造体を説明する。アモルファス半導体層を第１の基板表面上に堆積させ、アモルファス層を結晶化させるのに十分な温度であるが、７００℃に等しいか又はそれより低い温度でアニールする。好ましい実施形態において、不動態化層及び反射防止コーティング層を、半導体表面に接触する金属電極と同様に７００℃又はそれより低い温度で堆積させ、電磁放射を検出することができるデバイスを生成する。基板１０５は、ガラス、石英、金属、グラファイト、プラスチック、金属級シリコン又はセラミックのような異質基板（材料）上に存在する単結晶又は多結晶半導体ウェハ、或いは薄膜半導体を含むことができる。代替的な実施形態において、基板１０５は、シリコン、シリコン・オン・ガラス、シリコン・オン・サファイア、シリコン・オン石英、シリコン・オン金属、シリコン・オン・グラファイト、シリコン・オン・セラミック、シリコンとゲルマニウムとの化合物、金属級シリコン及び太陽電池級（solar grade）シリコンとすることができる。他の実施形態においては、基板は、ゲルマニウム、ゲルマニウム・オン・ガラス、ゲルマニウム・オン・サファイア、ゲルマニウム・オン石英、ゲルマニウム・オン金属、ゲルマニウム・オン・グラファイト、及びゲルマニウム・オン・セラミックとすることができる。本開示の低温プロセスは、異質の物質で作製された基板を含む、この幅広い基板１０５を可能にする。

半導体層１１０（随意的に３１０）は、次の材料、即ち、シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、及びシリコンと炭素との化合物で作製することができる。

１つの好ましい構造体は、半導体基板１０５の両方の対向する側上に堆積され、７００℃又はそれより低い温度で結晶化されたアモルファス半導体層と、続いて、結晶化層を加えた基板の一方の対向する側上に堆積された不動態化層及び反射防止層と、結晶化層を加えた基板の他方の対向する側上に堆積された不動態化層及び反射層とを含む。金属電極が、７００℃又はそれより低い温度で、結晶化層を加えた基板の両方の対向する側上に取り付けられる。

別の好ましい実施形態は、非常に短時間で温度を９００℃まで上昇させることができるＲＴＰ（急速熱処理）を用いて、堆積されたアモルファス層を結晶化させるので、サーマル・バジェットは依然として最小限になる。

低温の低サーマル・バジェット工程から結果として得られる構造体は、従来技術の構造体よりもはるかに薄い遷移領域１３０を有する。遷移領域は、一般に、１００オングストロームに等しいか又はそれより薄い。同様に、ドープ層の堆積後のドーパントの拡散は無視できるほど僅かなので、構造体において、例えば階段状ドーピングなどの種々のドーピング・プロファイル１５０が容易に達成される。ドーピング・プロファイル１５０を生成して、電流収集に役立つ有利な電界を成長領域１１０内にもたらすことができる。

図２は、領域１１０をより詳しく示し、表面１４０は左にあり、界面１２５（成長領域１１０が適用される前の基板１０５の表面）及び遷移領域１３０は右にある、種々の代替的な実施形態（図２（Ａ）乃至図２（Ｄ））を示す。

図２（Ａ）のプロファイル１６０は、従来技術のｅｒｆｃ又はガウス・プロファイルの典型である。

図２（Ｂ）、図２（Ｃ）及び図２（Ｄ）のプロファイル１６２、１６４及び１６６は、それぞれ、従来技術においては、１００オングストロームよりも大きい遷移領域１３０を生成するのに、ドーパントの浸透なしに生成するのが困難又は不可能なプロファイルを表す。図２（Ｂ）のプロファイル１６２は、表面１４０と界面１２５との間のドーピング・レベルの１つ又は複数の急激な変化を有する階段状プロファイルである。図２（Ｃ）のプロファイル１６４は、一定不変のドーピング・プロファイルである。図２（Ｄ）のプロファイル１６６は、傾斜プロファイルを表す。

本発明は、アモルファス・シリコンの堆積においてプロファイルを作成することができるので、これらの及び他のプロファイルを作成する柔軟性を与える。低温処理ステップにおいて、作成されたプロファイル（例えば、１６２、１６４及び１６６）は維持される。本発明は、従来技術によっては与えられないプロファイル設計上の選択の柔軟性を与える。

図３は、新規な低サーマル・バジェットのシリコン・セル構造体３００のブロック図である。基板１０５は、基板ドーピング１０７を有する半導体であり、前面界面１２５及び裏面界面３２５における前面１２６及び裏面３２６（例えば、両側）上に、それぞれ再結晶領域１１０及び３１０を有する。前面ドープ結晶半導体層１１０は前面層ドーピング１１５を有し、裏面ドープ結晶半導体層３１０は裏面層ドーピング３１５を有する。本実施形態においては、前面ドープ結晶半導体層１１０はエミッタを表し、裏面ドープ結晶半導体層３１０はデバイス３００の裏面電界領域を表す。遷移領域３３０（前面）及び３４０（裏面）は、本発明の低温セル３００に対して僅かに薄く、低温処理ステップ５００においてドーパントの拡散が制限されるので、１００オングストローム未満の厚さに作製することができる。

前面不動態化層３６０はシリコン表面１４０上に存在し、ＡＲコーティング３７０は前面不動態化層３６０の上に存在する。前面不動態化層３６０及びＡＲコーティング３７０は、化学気相堆積（ＣＶＤ）、蒸着、スパッタリング、スプレー・コーティング又は他の同等の堆積方法のような任意の周知の方法によって堆積される。

電極３５０が前面シリコン表面１４０にあり、電極３８０は、裏面ドープ結晶半導体層３１０の裏面シリコン表面（側）３９０上にある。裏面シリコン表面（側）３９０は、裏面界面３２５とは反対側の、裏面ドープ結晶半導体層３１０の側面である。電極３５０及び３８０は、例えば、めっき、蒸着、スパッタリング又は他の同等の方法などの周知の方法を用いて付着される。

図４は、より高いセル効率のためのパターン形成された裏面コンタクト（３５５、３８０）を有する低サーマル・バジェットのシリコン・セル４００を示す。裏面不動態化層４６５は、裏面シリコン表面３９０上にある。裏面電極３５５は、周知の技術を用いて、裏面不動態化層４６５を通って製造され、裏面シリコン表面（側面）３９０に電気的に接触する。裏面メタライゼーション層３８０は、電極３５５に電気的に接触し、かつ、裏面反射層としても機能し、シリコン体積４５０全体にわたって透過する光の一部を反射して、損失する代わりにシリコン内に戻す。

図３におけるものと同じ番号を有する図４の構造体は、同じ構造体である。遷移領域３３０及び３４０は、本発明の低温セル（３００、４００）に対して僅かに薄く、低温処理ステップ５００においてはドーパントの拡散が制限されるので、１００オングストローム未満の厚さに作製することができる。

図５は、本発明による低温シリコン・セルを製造するための１つの好ましいプロセス５００のフローを示す。

シリコン太陽電池は、蒸着又はＰＥＣＤのような低温プロセスによって、シリコン基板（１０５、５０５）、好ましくは低コストの基板上に、アモルファス・シリコンを堆積させること（５１０、随意的に５１５）により作製することができる。エミッタ１１０及び随意的な裏面電界（裏面のドープ結晶半導体層）３１０の両方を、これらの低温プロセスによって作製することができる。従来技術とは異なり、厚さ、ドーピング・レベル、及び堆積温度は全て独立しており、傾斜ドーピング、階段関数ドーピング及び他のドーピング・プロファイルを可能な効率向上として提供することを含めて、所望に応じて制御することができる。上記の図２のドーピング・プロファイルの説明を参照されたい。これは、プロセス５００内の全てのステップが摂氏７００度未満の又はこれに等しい温度で行われ、従って、最初のドーピング・レベルが維持されるので達成される。アモルファス・シリコンの成長／堆積後、これらの膜は、低温（５５０−７００℃）で短時間、例えば３０分から６時間までのアニールによって、又は、数秒から数分間、例えば３０秒から９０秒までのＲＴＰ（急速熱処理）５２０によって「結晶化される」（５２０）。これにより、全てのアモルファス材料が結晶層（１１０及び３１０）に転換されて、結晶構造体を有するデバイス（３００、４００）が生成される。

不動態化（５２５、随意的に５３０）は、陽極酸化により、又は、水素を有する薄いアモルファスＳｉ（ａＳｉ）（ａＳｉ：Ｈ）のＰＥＣＶＤ、又は他の周知のプロセスによって、低温で施すことができる。構造体（３００、４００）の２つの側面を不動態化する場合は、前面の不動態化ステップ５２５及び裏面の不動態化ステップ５３０を実行する。

反射防止コーティングは、ＴｉＯ_２、ＳｉＯ_２、及び低温ガラス又は他の周知の材料のようなスピンオン誘電体によって施すことができる（５３５）。スピンオン技術は周知である。

コンタクトのための開口部が作製される（５４０）。コンタクトは、蒸着、又は好ましくは金属めっき及び／又はスクリーン印刷によって作製することができる（５４５）。他の周知の方法を用いることができる。その結果、全てが、結晶構造体を含む、低サーマル・バジェットで作製された低温太陽電池となる。

図５のステップ５０５において、プロセス５００は、例えば、ガラス、金属、セラミック、グラファイト、金属級シリコン、プラスチック、又は任意の他の周知の基板材料などの半導体基板１０５から開始する。

太陽電池等級多結晶、単結晶、ＵＭＧ（upgraded metallurgical grade、改良形金属級）、リボンＳｉ、薄膜Ｓｉ、その他とすることができるより好ましいＳｉ基板１０５が選択される。基板は、ｐ型又はｎ型とすることができる。基板１０５はまた、ガラス、金属、グラファイト、セラミック、プラスチック、シリコン、又は任意の他の基板材料上のシリコン−ゲルマニウム合金領域から成るものとすることもできる。

ステップ５１０において、例えば、シリコン、炭素ドープ・シリコン、ゲルマニウム、シリコン−ゲルマニウム化合物などのドープされたアモルファス半導体の層（成長層１１０）が、基板１０５の前面上に堆積される。ドープ・アモルファス半導体には、ドーピング・レベル、及びデバイス設計者が要求する任意のプロファイルとすることができるドーピング・プロファイルが与えられる。プロファイルは、気体組成変化法、温度変化法などの周知の方法によってアモルファス材料内に生成される。

ステップ５１５において、第２のアモルファス半導体（例えば、シリコン、炭素ドープ・シリコン、ゲルマニウム、シリコン−ゲルマニウム化合物）層（層３１０となる）が、裏面層ドーピング・レベル３１５及びプロファイルにより裏面上に堆積される。この場合もまた、本発明は、周知の技術を用いて、これらのプロファイルをアモルファス材料内に設計し、新規の低温プロセスによって維持することを可能にする。例えば、蒸着膜に関して、ドーパントは、アモルファス半導体と共に同時に共蒸着（co-evaporate）することができる。アモルファス半導体の気相成長に関しては、ドーパント・ガスを混合して所望のドーパント・プロファイルを与えることができる。

アモルファス・シリコンの前面層１１０は、エミッタとして機能するように、基板１０５とは反対の型の導電性を有するように堆積される（５１０）。アモルファス・シリコンの裏面層（結晶化ステップ後、層３１０）は、ＢＳＦ（裏面電界）として機能するように、基板１０５と同じ導電型を有するように随意的に堆積される（５１５）。これらの層（それぞれ、層１１０、３１０となる）は、蒸着、ＰＥＣＶＤ、めっき又は他の許容できるプロセスによって堆積させることができる。各層の厚さは所望に応じて選択され、ドーピング・レベルも所望に応じて選択される。１つの好ましいデバイスの型は、基板の対向する側上にエミッタ及びＢＳＦを有する。別の好ましいデバイスの型は、エミッタ及びＢＳＦの両方が基板の同じ側上に堆積されたものである（「インターデジタル型前面セル（Interdigitated Front surface Cell）」又は「インターデジタル型裏面セル（Interdigitated Back surface Cell）」）。

これらの層は、典型的には２００−３００℃の低温で堆積される。好ましい実施形態においては、堆積中にドーピング・ガスを変調して層全体にわたってドーピング・レベルの差分をもたらし、より高いドーピング・レベルが将来の電気コンタクトの真下に与えられる「ダブル・エミッタ」手法のための高−低接合、又は、例えば、効率向上のために内部電界（built-in electric field）を与える傾斜ドーピング・レベルをもたらす。ダブル・エミッタのデバイス構造体は、光キャリア（入射放射線により生成される正孔−電子対）の損失を最小にしながら、接触抵抗も最小にするという点で、特に有用である。

ステップ５２０において、アモルファス・シリコン層（ａＳｉ）は、摂氏７００度又はそれより低い温度でアニールすることによって結晶体に転換される。このステップにおいて、図３の領域１１０及び３１０、並びに、図４の領域１１０及び３１０は、アモルファス状態から結晶状態に転換される。この転換は低温で起こるので、ステップ５１０及び５１５においてこれらの領域内で実施されたプロファイルは変化しない。このステップにおいて、より好ましい温度範囲は、摂氏４００度から６００度までである。

アニール・ステップ５２０において、基板１０５は、結晶化のための種（シード）として作用する。単結晶基板１０５は単結晶層（１１０、３１０）をもたらし、多結晶基板１０５は多結晶層をもたらすが、必要に応じて、幾つかのアニール条件下で、単結晶基板１０５上に多結晶層を得ることもできる。アニールは、通常、数分から数時間までの時間、４００℃から７００℃までの温度で実行されるが、依然として低サーマル・バジェットをもたらしながら、基板及び堆積された膜を、数秒間９００℃を上回る高温にする急速熱処理を用いることもできる。

ステップ５２５においては、低温不動態化は、周知の陽極酸化又はＰＥＣＶＤ堆積、或いはスピン・コーティングによってもたらされる。他の周知の方法は、それらをこのような低温で用いることができる場合にのみ適用可能であり得る。

ステップ５３０においては、随意的な裏面不動態化が、前面不動態化について上述したような酸化物又はＰＥＣＶＤ層によってもたらされる。他の方法は、このような低温で用いることができる場合にのみ適用可能となり得る。

表面及び裏面の一方又は両方の表面不動態化（前面５２５及び随意的に裏面５３０）は、幾つかの技術によってもたらすことができる。１つの方法においては、低温陽極酸化は、セルと対電極との間にバイアスをかけることにより、化学溶液中で行われる。別の手法においては、水素を有するＰＥＣＶＤアモルファス・シリコンを堆積させ、ダングリング・ボンドを充足終端させて表面再結合速度を低くする。このアモルファスＳｉ領域は、アモルファスのままであり、不動態化層として機能し、エミッタ又は裏面電界接合の一部にはならない。第３の手法においては、Ａｌ_２Ｏ_３、窒化シリコン、二酸化シリコン、又はＨｆＯ_２のような薄膜は、原子層堆積（ＡＬＤ）、蒸着、低圧化学気相堆積（ＬＰＣＶＤ）、又はＰＥＣＶＤのような幾つかの方法の１つによって堆積される。不動態化膜は、例えば１０ｎｍのように薄くして不動態化機能を満たすことができる。

ステップ５３５において、反射防止コーティングを、幾つかの周知の方法、即ち、蒸着、スパッタリング、スプレー・コーティング、スピン・コーティング、ＰＥＣＶＤ、ＬＰＣＶＤによって付加することができる。特に有利な方法は、ＡＲコーティング材料上に噴霧（spray）又は回転塗布（spin on）し、次いで低温アニールを行うことである。例えば、ＴｉＯ_２、ＳｉＯ_２、「低Ｋ」材料、及び他の層の回転塗布を行い、２００−３００℃でアニールすることができる。膜厚は、回転又は噴霧の条件によって制御される。窒化シリコンも、ＰＥＣＶＤ及びＬＰＣＶＤのような低温プロセスによって堆積させることができる。他の方法は、それらをこのような低温で用いることができる場合にのみ適用可能となり得る。

ステップ５４０においては、例えば、エッチング、レーザ・アブレーション又は他の周知の低温技術によって、金属電極（３５０、３５５）が配置されることになる位置において、前面及び裏面にパターンが開口される。

パターン形成５４０を用いて、望ましい効率向上構造体を生成することができる。例えば、高濃度ドープ領域が電気コンタクトの下に存在し、低濃度ドープ・エミッタ領域がコンタクトの外側に適用されるダブル・エミッタは、コンタクト金属をマスクとして用いて、高濃度ドープ領域をエッチング除去することによって生成することができる。高濃度ドープ・アモルファス・シリコンのパターン形成された堆積により、又は、金属コンタクトの間からアモルファス・シリコンをエッチングし、その間に不動態化層を適用することにより、局所的な裏面電界（ＢＳＦ）をセル底部上に形成することができる。次に、裏面全体を覆っている金属層は、局所的電極に接触すると同時に、シリコン体積全体を透過する光の一部を反射してシリコン内に戻すように働く。パターン形成の前又は後に、堆積したドープ・アモルファス・シリコンの結晶化を行うことができる。

ステップ５４５において、電極（３５０、３５５）が、蒸着、スクリーン印刷、又はレーザ印刷のような低温プロセス、或いは、他の周知の低温（摂氏７００度未満、より好ましくは、摂氏６００度未満）技術によって堆積される。

電極（３５０、３５５）は、蒸着、スパッタリング、スクリーン印刷又はめっきによって製造することができ、最後の２つの方法が最も低コストになる可能性が高い。パターンを表面コーティング内でエッチングして、シリコン表面に到達させることができる。エッチングは、例えば、湿式化学エッチング、ＲＩＥ（反応性イオン・エッチング）又はプラズマ・エッチングによって行うことができる。次に、金属電極（３５０、３５５）を堆積させることができる。この段階で太陽電池が機能するので、めっきは、必要に応じて、光誘起めっきによって行うことができる。Ｎｉのような幾つかの金属は、無電解めっきによって堆積させることもできる。光誘起めっきは、通常、銅めっきを必要とし、太陽電池を硫酸銅液中に浸漬し、これを光にさらすことによって行われる。太陽電池自体によって生じる電圧及び電流が、金属電極上への銅堆積をもたらす。

例えばシリコン太陽電池のために用いられる低温プロセス５００は、ガラス、セラミック、グラファイト、プラスチック又は金属のようなより低コストの異質基板上に配置されるシリコン薄膜に適用することもできる。ＣＶＤのような直接堆積、又は、薄いシリコン領域がシリコン基板から除去されて異質基板の上に転写される層転写によって、異質基板上にシリコン膜を生成した後、低温のアモルファス・シリコン堆積５１０、結晶化５２０、不動態化５２５、ＡＲコーティング５３５、及びメタライゼーション（metallization）５４５のプロセスを全て、摂氏７００度又はそれより低い温度、一般的には摂氏６００度又はそれより低い温度で実行することができ、その結果、高品質シリコン材料による、低コスト、低サーマル・バジェットの薄膜シリコン・セルがもたらされる。

同様に、シリコン・オン・サファイア、シリコン・オン石英、シリコン・オン・ゲルマニウムのような代替的な基板１０５の上に、シリコン膜を堆積させることもできる。シリコンはまた、ゲルマニウム・オン金属、ゲルマニウム・オン・セラミック、ゲルマニウム・オン・ガラス、ゲルマニウム・オン・グラファイト、ゲルマニウム・オン石英、ゲルマニウム・オン・サファイア、又は、ほぼ６００℃までの温度に耐えることができるポリイミドのような、ゲルマニウム・オン・プラスチックのようなハイブリッド基板１０５の上に堆積させることもできる。堆積した膜自体は、アモルファス・シリコン−ゲルマニウム化合物又は炭素含有アモルファス・シリコンなどの他の元素との合金とすることができる。いかなる場合でも、これらの柔軟性及び自由度を容易にする概念は、引き続きデバイスが低温、低サーマル・バジェットのプロセスによって製造されるというものである。

アモルファスＳｉ膜は、例えば、ＰＥＣＶＤによって、又は、酸化シリコンの形成を防ぐために適度に低い基本圧力を有する蒸着システムにおけるＳｉの蒸着によって堆積させることができる。

図７は、本発明によって作製された（５００）シリコン太陽電池３００の結果を示す。このデバイス（ＣＭＡ−ＦセルＭ３と呼ばれる）についてのプロセス・フロー５００は、１０オーム−ｃｍのｐ型基板ウェハ（５０５、１０５）、ウェハの片面上への蒸着による高濃度ドープされた０．８μｍ厚のｅビーム堆積ｎ型層（１×１０^１９ｃｍ^−３）のアモルファス・シリコンの堆積５１０、反対側の上への蒸着による、高濃度ドープされたｐ型の３μｍ厚のｅビームｐ型層（１×１０^１９ｃｍ^−３）のアモルファス・シリコンの堆積５１５、６００℃でのアニールによる結晶化５２０、２５℃で実行される不動態化のための陽極酸化５２５、２５０℃での窒化シリコンのＰＥＣＶＤ５３５、及び金属蒸着によるメタライゼーション（５４０、５４５）を含む。さらに、銅めっきが、金属電極３５０の厚さを増大させるために用いられた。結果として得られたセルは、全てのプロセス・ステップにおける温度が６００℃より低いか又は６００℃に等しい、プロセス５００内の全てのステップを用いて生成された裏面電界シリコン・セルである。

分光感度（波長に対する内部量子効率ＩＱＥ）を７２０で示す。グラフ７２０は、３００ナノメートルから１１００ナノメートルまでの間の光の入射波長にわたって、入射光子ごとに収集された電荷キャリアの数を示す。

グラフ７３０は、グラフ７２０のセルの照射電流−電圧挙動のプロットである。セルは、１太陽照度に露光され、０から０．３５ボルトまでの間の出力電圧の範囲にわたって、センチメートル当たりほぼ３５ミリアンペアの電流密度をもたらした。

シリコン・セルは、１２．５％の効率（デバイスからの電力をデバイスへの太陽エネルギーで割ったもの）を有する。

図８は、本発明による低温処理６００によって作製されたタンデム接合結晶シリコン／アモルファス・シリコン・デバイス８００のブロック図である。図６のプロセスも参照されたい。任意の周知の低温プロセス６１０によって、アモルファス・シリコン領域（結晶化して領域８１０になる）が、適切な基板８０５（ステップ６０５）上に堆積され（６１０）、摂氏７００度未満、好ましくは摂氏６００度未満の温度で再結晶される（６２０）。再結晶化領域８１０は、１ミクロン又はそれより大きい粒径を有する。次に、再結晶化領域８１０上に、アモルファス・シリコン領域が堆積される（６３０）。（これは、裏面上に堆積させる代わりに、再結晶化領域８１０上にアモルファス半導体が堆積されることを除いて、ステップ５１５と同様である）。所望のドーピング・プロファイルを領域８１０及び８２０内に組み込んで、その結果、接続トンネル接合８３０が生成される（６３０）。領域８１０及び８２０は、ｐ型ドープ領域及びｎ型ドープ領域を含み、その結果、トンネル接合８３０によって接続された（６３０）結晶シリコン太陽電池及びアモルファス・シリコン太陽電池がもたらされる。次に、上述の方法によって、不動態化層、反射防止コーティング及び金属電極（図示せず）が適用される（６４０）。

１００：太陽電池構造体
１０５、８０５：基板
１０７：基板ドーピング
１１０、３１０：成長領域
１１５、３１５：ドーピング・レベル（ドーパント、層ドーピング）
１２５、３２５：界面
１２６：前面
１３０、３３０、３４０：遷移領域
１４０：表面
１５０、１６０、１６２、１６４、１６６：ドーピング・プロファイル（ドーパント・プロファイル）
３００、４００：シリコン・セル構造体（低温セル）
３２６：裏面
３５０、３５５、３８０：電極
３６０、４６５：不動態化層
３７０：ＡＲ（反射防止）コーティング
３９０：シリコン表面
５００：プロセス
６００：低温処理プロセス
８００：タンデム接合結晶シリコン／アモルファス・シリコン・デバイス
８１０：再結晶領域
８２０：領域
８３０：トンネル接合

Claims (26)

1. 基板ドーピングを有する半導体基板と、
   前面界面における前記半導体基板の前面上に配置された、層ドーピングを有するドープ結晶半導体層であって、前記基板ドーピングは１００オングストロームの遷移領域内で前記層ドーピングに移行する、前記ドープ結晶半導体層と、
   を含む半導体構造体。
2. 前記層ドーピングはドーピング・プロファイルを有する、請求項１に記載の構造体。
3. 前記ドーピング・プロファイルは、次の、一定のプロファイル、傾斜プロファイル、階段状プロファイルのうちのいずれか１つ又は複数である、請求項１に記載の構造体。
4. 前記ドーピング・プロファイルは、１又は複数の厚さを有する階段状プロファイルであり、各々の厚さは厚さドーピングを有する、請求項２に記載の構造体。
5. 前記基板は、次の材料、即ち、シリコン、シリコン・オン・ガラス、シリコン・オン・サファイア、シリコン・オン石英、シリコン・オン金属、シリコン・オン・グラファイト、シリコン・オン・セラミック、シリコンとゲルマニウムとの化合物、金属級シリコン、太陽電池級シリコン、ゲルマニウム、ゲルマニウム・オン・ガラス、ゲルマニウム・オン・サファイア、ゲルマニウム・オン石英、ゲルマニウム・オン金属、ゲルマニウム・オン・グラファイト、ゲルマニウム・オン・セラミック、ガラス、金属、セラミック、グラファイト及びプラスチックのうちの１つ又は複数を含む、請求項１に記載の構造体。
6. 前記ドープ結晶半導体層は、次の材料、即ち、シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、及びシリコンと炭素との化合物のうちの１つ又は複数を含む、請求項１に記載の構造体。
7. 前記ドープ結晶半導体層は単結晶層である、請求項１に記載の構造体。
8. 前記ドープ結晶半導体層は多結晶層である、請求項１に記載の構造体。
9. 前面基板側及び裏面基板側を有する、基板ドーピングを有する半導体基板と、
   前記前面基板側の前面界面において前記半導体基板上に配置された、前面層ドーピングを有する前面ドープ結晶半導体層であって、前記基板ドーピングは１００オングストロームの前記前面界面内で前記前面層ドーピングに移行し、前記前面ドープ結晶半導体層の厚さにわたって所望のドーピング・プロファイルがある、前記前面ドープ結晶半導体層と、
   前記裏面基板側の裏面界面において前記半導体基板上に配置された、裏面層ドーピングを有する裏面ドープ結晶半導体層であって、前記基板ドーピングは１００オングストロームの前記裏面界面内で前記裏面層ドーピングに移行する、前記裏面ドープ結晶半導体層と、
   を含む半導体構造体。
10. 前記基板は、次の材料、即ち、シリコン、シリコン・オン・ガラス、シリコン・オン・サファイア、シリコン・オン石英、シリコン・オン金属、シリコン・オン・グラファイト、シリコン・オン・セラミック、シリコンとゲルマニウムとの化合物、金属級シリコン、太陽電池級シリコン、ゲルマニウム、ゲルマニウム・オン・ガラス、ゲルマニウム・オン・サファイア、ゲルマニウム・オン石英、ゲルマニウム・オン金属、ゲルマニウム・オン・グラファイト、ゲルマニウム・オン・セラミック、ガラス、金属、セラミック、グラファイト及びプラスチックの１つ又は複数を含む、請求項９に記載の構造体。
11. 前記前面ドープ結晶半導体層は、次の材料、即ち、シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、及びシリコンと炭素との化合物のうちの１つ又は複数を含む、請求項９に記載の構造体。
12. 前記裏面ドープ結晶半導体層は、次の材料、即ち、シリコン、ゲルマニウム、シリコンとゲルマニウムとの化合物、及びシリコンと炭素との化合物のうちの１つ又は複数を含む、請求項９に記載の構造体。
13. 前記裏面界面とは反対側の、前記裏面ドープ結晶半導体層の底面側上の裏面コンタクト電極と、前記前面ドープ結晶半導体層の前記前面界面とは反対側の上側上の前面コンタクトとをさらに含む、請求項９に記載の構造体。
14. 前記前面ドープ結晶半導体層上に配置された前面不動態化層をさらに含む、請求項１３に記載の構造体。
15. 前記前面不動態化層の上に配置された反射防止コーティングをさらに含む、請求項１４に記載の構造体。
16. 前記裏面ドープ結晶半導体層上に配置された反射コーティングをさらに含む、請求項１３に記載の構造体。
17. 前記裏面コンタクト電極はパターン形成される、請求項１３に記載の構造体。
18. 裏面不動態化層が前記裏面ドープ結晶半導体層上にあり、前記裏面コンタクト電極は、前記裏面不動態化層を貫通して、前記裏面ドープ結晶半導体層に電気的に接触する、請求項１７に記載の構造体。
19. 前記裏面コンタクト電極は光を後方反射する、請求項１８に記載の構造体。
20. 前記前面ドープ結晶半導体層は、単結晶層及び多結晶層のうちの１つである、請求項９に記載の構造体。
21. 前記裏面ドープ結晶半導体層は、単結晶層及び多結晶層のうちの１つである、請求項９に記載の構造体。
22. 前記ドープ結晶半導体層の粒径は１ミクロンより大きい、請求項１に記載の構造体。
23. 前記基板とは反対側の、前記ドープ結晶半導体層のアモルファス側上の前記ドープ結晶半導体層の上に配置されたアモルファス・シリコン層をさらに含み、前記アモルファス・シリコン層はアモルファス・ドーピングを有し、前記層ドーピング及び前記アモルファス・ドーピングは、前記ドープ結晶半導体層と前記アモルファス層との間にトンネル接合が形成されるようなレベルにある、請求項１に記載の構造体。
24. 前記ドープ結晶半導体層の粒径は１ミクロンよりも大きい、請求項２３に記載の構造体。
25. 前記アモルファス・シリコン層の粒径は１ミクロンよりも大きい、請求項２３に記載の構造体。
26. 基板ドーピングを有する半導体基板手段と、
    前面界面における前記半導体基板の前面上に配置された、層ドーピングを有するドープ結晶半導体層手段であって、前記基板ドーピングは１００オングストロームの遷移領域内で前記層ドーピングに移行する、層ドーピングを有するドープ結晶半導体層手段と、
    を含む半導体構造体。

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