JP2012525691A - 複合電子回路アセンブリ - Google Patents

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Abstract

複合電子回路アセンブリは、パッケージ内で重ね合わされた２つのＭＯＳ又はＣＭＯＳ回路ダイ（１００、２００）を備える。回路アセンブリの異なるモジュールは、前記モジュールのデジタル、アナログ又はハイブリッドの特性に基づいて２つのダイに分散配置される。そのような分散配置により、回路アセンブリのデジタルモジュールを一方のダイに集め且つアナログ又はハイブリッドモジュールを他方のダイに集めることができる。従って、回路アセンブリの生産コスト、開発時間及び消費電気エネルギーが縮小されてもよい。
【選択図】 図２

Description

本発明は、複合電子回路アセンブリに関する。
現在、集積電子回路は、集積回路ダイの形態で多くの日常製品内に存在する。これは、移動電話に特に当てはまる。従って、更に低コスト化及び高性能化し、かつ短い設計開発時間で、そのような電子回路を生産する必要がある。
しかし、集積電子回路の原価は、集積回路ダイにより占有されるシリコン基板部分のサイズの程度に大きく依存する。このため、約２０年の間、電子回路の集積レベルを高めることは当分野の専門家にとって優先事項であった。この集積レベルは、集積回路の生産ラインにおいて生産可能なリソグラフィパターンの最小寸法により定義される。この最小寸法をリソグラフィ線幅又は単に集積回路技術とも呼ぶ。この線幅は、特に、ダイの単位面積毎に製造可能なトランジスタの最大数を判定する。例えば、相次いで登場した集積電子回路の世代は、６５ｎｍ（ナノメートル）、５５ｎｍ、４５ｎｍ、３２ｎｍ及び２８ｎｍに等しいリソグラフィ線幅を有する。また、近い将来、２２ｎｍ、そして、２０ｎｍ及び１６ｎｍの線幅を有する集積電子回路を生産する計画がある。
狭いリソグラフィ線幅の既知の利点は、回路の動作時にダイにおいて使用される電力が少ないこと及び回路の動作速度が速いことを含む。
しかし、従来技術より狭いリソグラフィ線幅を用いる新規の集積電子回路技術を採用すると、以下を含む多くの問題が生じる：
−狭いリソグラフィ線幅を用いる新規技術を使用する新規集積回路生産工場の取得コストは膨大である。更に、それを使用することにより、リソグラフィ線幅が広い既存の生産工場がまだ使用可能であるにも関わらず、それらの既存の生産工場における生産量が減少する。その結果、全ての生産ツールの使用率が全体的に低下する。
−集積電子回路ダイの動作時に消費される電気エネルギーは、回路が使用される機能を実行するのに有用なエネルギー量に加えて、電気エネルギー損失量を含む。電気エネルギー損失量の主な原因は、電子回路の特定の構成要素とダイの基板の大部分との間を流れる望ましくない漏洩電流である。一般に、この基板の大部分は回路の電気接地端子に接続される。実際に、リソグラフィ線幅が狭くなるにつれて、電子回路の構成要素の構成の一部となる異なる電気絶縁層又は電気絶縁部分は小さくなり、それらの絶縁効率はこれに対応して低下する。従って、漏洩電流が発生し、これらの絶縁層又は絶縁部分を流れる。それらは有用な信号を減衰させるだけでなく、エネルギー損失をも引き起こす。そして、そのような集積電子回路を有する装置がバッテリで動作する場合、このようなエネルギー損失により装置の動作時間が大幅に短縮されうる。これは、移動電話装置、並びにポータブル電子端末及びコンソールの場合に当てはまる。
−集積電子回路ダイが従来技術より狭いリソグラフィ線幅を用いる新規技術を使用する場合、それらの設計開発時間は長期化する。特に、純粋なデジタル回路モジュールと比較して、アナログ又はハイブリッドデジタル／アナログ回路モジュールの設計開発時間は長期化する。その結果、そのダイに含まれるアナログ又はハイブリッドデジタル／アナログモジュールが主な原因となり、新規技術を用いて製造される回路ダイの開発時間は長期化する。特に、信号入出力ポートの開発は回路ダイの総開発時間を大幅に長期化させるかもしれない。
更に、複数の集積回路ダイに共通する単一の集積回路パッケージ内にそれらのダイを配置することは既知である。このように単一パッケージ内にダイを組み合わせることにより、ダイが配置される装置における総スペースが縮小する。スペースの縮小は、装置が移動電話装置等のモバイル使用を意図する場合に特に有利である。さらに、複数のダイに対して集積回路パッケージを共有することで、回路の全体コストを低減できる。
これまで、単一パッケージ内に複数のダイを配置するために複数の構成が使用されてきた。それらは特に、複数のダイを互いに、そして、パッケージ上に配置された外部端子に各ダイを電気接続するために使用される電気接続の種類によって異なる。一般に使用される１つの構成において、ダイはパッケージ内で重ね合わされ、ダイのうちの２つは、いわゆるフリップチップ構成で互いに対向するように配置される。その構成において、２つのダイは、同様の面を互いに対向させた状態で平行に配置される。集積電子回路ダイの「面」とは、基板によりトランジスタの反対側に形成された面、あるいは基板の上に重ね合わされ基板から始まる最終メタライゼーションレベルにより形成され且つ１つ以上の上部保護層を有する面を意味すると理解される。フリップチップ構成において、２つのダイは、２つのダイ上の互いに対向するように配置された電気端子を接続する銅のような、適切な金属のバンプマイクロソルダリング又はピラーバンプを用いて組み立てられてもよい。従って、２つのダイの間の電気接続の長さが最短となり、これにより２つのダイの間の迷放射線を発生させる可能性のある干渉は減少される。更に、そのような構成により、接続のマトリクス構成で２つのダイの間の接続数を増加できる。従って、全ての接続は同時に生成され、それらの接続に費やされる製造シーケンスの期間が短縮される。
上記の状況において、本発明の目的は、連続する回路製造技術の間をより容易且つ経済的に移行できるようにする新規の集積電子回路アーキテクチャを提案することである。
特に、本発明の目的は、異なる集積レベルに対応する集積回路生産工場の同時使用を最適化することである。
本発明の別の目的は、２つの技術が同時に使用可能である場合に、集積電子回路の総設計開発時間を短縮することである。
本発明の更に別の目的は、集積電子回路の消費電力のうち漏洩電流により失われる部分を減らすことである。
一般に、本発明の目的は、特に上記の問題及びその他の問題に関して、集積電子回路の設計及び製造の最適な妥協点を提供することである。
この目的のために、本発明は、ＭＯＳ（金属酸化膜半導体）又はＣＭＯＳ（相補型ＭＯＳ）型の２つの集積回路ダイ及び集積回路パッケージを備え、２つの回路ダイがパッケージ内で互いに平行になるように配置され且つ中間接続要素により互いに電気接続される複合電子回路アセンブリを提案する。
本発明の第１の特徴は、電子回路を共に構成する異なる回路モジュールを２つのダイに分散配置することに関する。この分散配置において、２つの回路ダイのうち、いわゆるデジタルダイでありＤＩＧＩＣ（デジタル集積回路）と示す一方の回路ダイは、組合せ及び／又は逐次論理演算子、ＲＯＭ（読み出し専用メモリ）、および／またはＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を含むデジタル機能を有する回路モジュールを含む。
いわゆるハイブリッドダイでありＭＳＩＣ（混成信号集積回路）と示す他方の回路ダイは、アナログ機能又はハイブリッドアナログ／デジタル機能を有する全ての回路モジュールを含む。ハイブリッドＭＳＩＣダイは、回路アセンブリの全体的な最適化につながる場合、デジタル機能を有する特定のモジュールを更に含んでもよい。従って、ハイブリッドダイは、以下のモジュールのうちの少なくとも一部を特に含む：
−ＳＭＰＳで示される、スイッチングモード電源モジュール
−低ドロップアウト電源としてＬＤＯで示される、リニア電源モジュール
−埋め込み配電としてＥＰＯＤで示される、スイッチモジュール
−ワンタイムプログラマブルメモリとしてＯＴＰで示される、追記型メモリモジュール
−位相同期ループタイマとしてＰＬＬで示される、位相同期クロック生成モジュール
−ＡＤＣで示されるアナログ／デジタル変換器、及びＤＡＣで示されるデジタル／アナログ変換器
−ＩＯで示される、電気信号入出力モジュール
−ＰＨＹで示される、物理インタフェースモジュール
−ＲＮＧで示される、乱数発生器モジュール
従って、全ての回路モジュールは、それらの特性に基づいて２つのダイに分散配置される。すなわち、デジタルダイはデジタルモジュールのみを含むが、全てのアナログ又は組合せデジタル／アナログモジュールはハイブリッドダイ内に集められる。従って、デジタルダイを短時間で開発でき、かつ、より高度な集積レベルに対応する技術で完成できる一方、よりマスターされた技術を使用してハイブリッドダイを生産できる。特に、デジタルダイはハイブリッドダイより狭いリソグラフィ線幅を有してもよい。従って、回路アセンブリの総設計開発時間が短縮され、回路アセンブリの設計から市販までを短期化できるかもしれない。
更に、回路アセンブリを２つのダイに分割することにより、異なる集積回路生産工場で別個に同時生産できる。特に、デジタルダイは、ハイブリッドダイの製造ラインより高度な技術を使用するラインで生産されてもよい。
本発明の第２の特徴によると、デジタルダイに含まれる各デジタルモジュールは、デジタルモジュールの実際の電圧とそのデジタルモジュールに対する目標電源電圧との間の差分を表すデジタル信号に基づいて、ハイブリッドダイに含まれる電源モジュールの少なくとも１つにより給電されるように接続される。これらのデジタル信号は、デジタルダイに含まれる少なくとも１つの電源監視モジュールにより生成され、回路アセンブリに含まれる電力・リセット・クロック管理部に送信される。以下、電源監視モジュールを、性能監視ボックスとしてＰＭＢと示し、電力・リセット・クロック管理部を、電力・リセット・クロック管理部としてＰＲＣＭＵと示す。
本発明の第３の特徴によると、電力・リセット・クロック管理部は電子回路アセンブリがアイドル状態である場合にアクティブのままであるように構成される。このために、ＰＲＣＭＵ部は、アイドル状態の間も永続的にアクティブ化されたままであるモジュールを制御する。その結果、それらのモジュールへはアイドル状態の全期間中、継続的に給電される。また、アイドル状態中に動作が停止されるモジュールに対する電源も制御される。また、回路アセンブリの自動アイドル状態のトリガ及びアイドル状態終了のトリガが制御されてもよい。ＰＲＣＭＵ部は純粋なデジタル機能を有するが、ＰＲＣＭＵ部が常にアクティブであり、基板上の占有面積が非常に小さく、そして動作周波数が非常に低いため、漏洩電流を減少するためにハイブリッドＭＳＩＣダイに有利に組み込まれてもよい。
更に、本発明に係る回路アセンブリのアーキテクチャにより、その消費電力を最適に管理できる。実際には、各デジタルモジュールに供給される電力は、特にＰＭＢモジュール及びＰＲＣＭＵモジュールにより、各モジュールが目標値と一致する電源電圧を有することを保証するように調整される。更に、アナログ又はハイブリッドデジタル／アナログモジュールは、漏洩電流が制限されるように、デジタルモジュールより広いリソグラフィ線幅を用いて生産されてもよい。
本発明の特定の実施形態において、ハイブリッドＭＳＩＣダイのリソグラフィパターンの線幅は６５ｎｍであってもよく、デジタルＤＩＧＩＣダイのリソグラフィパターンの線幅は４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ又は１６ｎｍのいずれであってもよい。
本発明の他の特徴及び利点は、添付の図面を参照して以下の限定しない好適な実施形態の説明を読むことにより明らかとなるだろう。
本発明に係る電子回路アセンブリを示す概略断面図。 本発明の２つの実施形態に係る電子回路アセンブリを示すブロック図。 本発明の２つの実施形態に係る電子回路アセンブリを示すブロック図。 本発明に係る電子回路アセンブリにおける電源の原理を示す図。 本発明に係る電子回路アセンブリにおいて使用されてもよい基本識別セルを示す電気回路図。
図１に示すように、本発明に係る集積電子回路アセンブリは、１００及び２００でそれぞれ示す２つの回路ダイを備える。ダイ１００はハイブリッドダイ、すなわちＭＳＩＣであり、ダイ２００はデジタルダイ、すなわちＤＩＧＩＣである。殆どの場合、２つの回路ダイは、回路アセンブリ使用時に実行される回路アセンブリの同一の全体的機能に関わる。それらは、この全体的機能を達成するために相補的機能をそれぞれ実行する。あるいは、２つのダイは、電源モジュール、入出力モジュール等の共通モジュールを共有した状態で別々の機能を実行してもよい。
２つのダイ１００及び２００は、ベース部分３００及びカバー部分４００から構成される共通の回路パッケージに含まれる。それらは、ベース部分３００に対して平行に且つ互いに積み重ねられてパッケージ内に配置される。例えば、ハイブリッドダイ１００はデジタルダイ２００とベース部分３００との間に配置されてもよい。しかし、パッケージ内でダイ１００及び２００の位置を逆にした構成も可能である。回路パッケージは、本発明の従来技術において既知のモデルであってもよい。特に、回路パッケージは外部接続端子５００及び内部接続端子８００を備えてもよい。パッケージ外部の構成要素に２つのダイ１００及び２００を電気接続するために、端子５００及び８００はベース部分３００を貫通する導体要素により接続される。
ベース部分３００を貫通する導体要素にハイブリッドダイ１００を電気接続する内部接続要素８００は、４０〜１００μｍ（マイクロメートル）のピッチを有するワイヤボンディング又はバンプマイクロソルダリング等の当業者に既知であるどんな種類であってもよい。更に、２つのダイ１００及び２００は中間接続要素６００の集合により互いに電気接続される。
デジタルダイ２００は、基板部分をベース部分３００に向けられたハイブリッドダイ１００と対向するように向けられてもよい。「対向するように向けられたダイ」又はフリップチップ構成とは、互いに対向する２つのダイの各面が２つのダイの最終メタライゼーションレベルから構成される上面であることを意味すると理解される。各ダイの最終メタライゼーションレベルは、同様に既知である方法で１つ以上の保護層により被覆されてもよいことが理解される。フリップチップ構成の場合、中間接続要素６００も既知の種類であってもよく、特に、バンプマイクロソルダリング又は銅ピラーであってもよい。その場合、パッケージの残りの部分に２つのダイを電気接続する第１の方法は、ハイブリッドダイ１００の基板部分を貫通するビア導体７００を使用して内部接続端子８００に２つのダイ１００及び２００を電気接続することである。別の方法は、ハイブリッドダイ１００の縁部に配置されるハイブリッドダイ１００の従来の入出力へのワイヤボンディングによりベース部分３００にハイブリッドダイ１００を接続することである。その場合、ハイブリッドダイ１００はデジタルダイ２００より大きい必要がある。ベース部分３００に２つのダイを接続するための他の方法も可能である。
その一方で、２つのダイ１００及び２００は、それぞれの上面がベース部分３００に向けられた状態でパッケージ内において同一の方向に向けられてもよい。その場合、ハイブリッドダイ１００の基板部分を貫通するビア導体７００は、内部接続端子８００の一部にデジタルダイ２００を電気接続する。ダイ１００自体は、その上面を介して他の内部接続端子８００に直接接続される。
例えばハイブリッドダイ１００は、ダイ自体に対して平行に測定した場合に２４〜５０ｍｍ２（平方ミリメートル）の表面積を有してもよく、デジタルダイ２００は１６〜４０ｍｍ２の表面積を有してもよい。
ダイ１００及び２００はＭＯＳ又はＣＭＯＳ型である。ハイブリッドダイ１００は６５ｎｍのリソグラフィ線幅を用いる技術を使用して生産されてもよく、デジタルダイ２００は２８ｎｍ等の狭いリソグラフィ線幅を用いる異なる技術を使用して生産されてもよい。デジタルダイ２００は、１つのトランジスタゲート酸化層のみを備えるのが好ましい。従って、その構造は単純であるため、コストが低い。中間接続要素６００のインタフェースにより送信される全ての電気信号の最大電圧が低いため、そのような単一ゲート酸化層構造が本発明により使用可能になる。実際は、これらの信号は回路アセンブリの外部接続端子５００に直接送信されない。
更に詳細には、デジタルダイ２００がハイブリッドダイ１００より狭いリソグラフィ線幅を有する場合、ダイ２００はハイブリッドダイ１００より高い動作周波数を有するのが好ましくてもよい。例えば、デジタルダイ２００は６００ＭＨｚ（メガヘルツ）で動作してもよく、ハイブリッドダイ１００は僅か３８ＭＨｚ又は１００ＭＨｚで動作してもよい。
ＤＩＧＩＣダイ２００はデジタル機能実行専用である。ダイ２００をデジタル機能実行専用にするために、回路アセンブリの全てのデジタルモジュールをダイ２００に組み込むことが優先される。従って、ダイ２００は特に、組合せ論理演算子、逐次論理演算子及びＲＯＭ又はＳＲＡＭメモリを１つに集める。
ハイブリッドＭＳＩＣダイ１００は他の全ての回路モジュールを１つに集める。図２及び図３に示すように、ハイブリッドダイ１００は、発明の概要において前述したように、ＳＭＰＳ、ＬＤＯ、ＥＰＯＤ、ＯＴＰ、ＰＬＬ、ＡＤＣ，ＤＡＣ、ＩＯ、ＰＨＹ及びＲＮＧモジュールを含むアナログ機能及びハイブリッドデジタル／アナログ機能を有する回路モジュールを特に含む。特に、ＰＨＹモジュールは、シリアルインタフェース、ＵＳＢ（ユニバーサルシリアルバス）インタフェース、ＨＤＭＩ（高品位マルチメディアインタフェース）インタフェース、ＤＤＲ（ダブルデータレート）メモリインタフェース等に関してもよい。そのようなアナログ又はハイブリッドデジタル／アナログモジュールがＤＩＧＩＣダイ２００と同様にリソグラフィック線幅の狭い技術を使用して生産されなければならない場合、それらの設計は長期間化及び複雑化する。実際には、そのようなアナログ又はハイブリッドモジュールが狭いリソグラフィック線幅を用いて生産される場合、特に同一の電圧レベルで動作するため及び／又は漏洩電流量の増加を回避するために、それらのモジュールを適合させる必要がある。更に、所定の回路モジュールの場合、集積レベルが高くなることにより、特定のモジュールノードにおいて発生する信号バウンスが増幅される。そのような信号バウンスのため、それらを吸収するためにより大きい又はより多くのバイパスコンデンサを設ける必要がある。しかし、バイパスコンデンサ自体が高価であり、使用されるシリコン基板の表面積を増加する必要がある。
更に、ＥＳＤと示す静電放電から保護するためのモジュールが２つのダイ１００及び２００の間の中間接続要素６００と組み合わされる。各接続要素６００は、ハイブリッドダイ１００に含まれる１つのＥＳＤモジュール及びデジタルダイ２００に含まれる別のＥＳＤモジュールに関連付けられる。ダイ２００の各ＥＳＤモジュールは、ダイ１００のＥＳＤモジュールのうちの１つより小さいのが好ましい。
追加のＥＳＤモジュールは、ハイブリッドダイ１００に含まれるＩ／Ｏモジュールに更に関連付けられてもよい。その場合、それらの追加のＥＳＤモジュールの各々は、２つの回路ダイの間の中間接続要素６００に関連付けられるダイ１００の各ＥＳＤモジュールより広い表面積を占有してもよい。
次に、回路アセンブリを動作するのに必要な電力を供給するために本発明において使用される給電システムを説明する。
デジタルダイ２００のモジュールは、ダイ内で分離している領域２１０、２１１等内に分散配置されてもよい。各領域２１０、２１１等は、他の領域の電源電圧及び動作周波数とは関係なく制御されてもよい電源電圧及び動作周波数を有する。そのために、デジタルダイ２００は少なくとも１つのＰＭＢモジュールを備える。ＰＭＢモジュールは、それが属する電圧領域のトランジスタ端子において実際に使用可能な電源電圧を表す信号を生成する。当該領域に対する実際の電源電圧と目標電源電圧との間の偏差を示す信号を供給するために、各領域２１０、２１等に異なるＰＭＢモジュールが設けられるのが好ましい。１つの特に有利な実施形態によると、ダイ２００に含まれるＰＭＢモジュールの少なくとも一部は、ＶＣＯ、すなわち電圧制御発振器をそれぞれ備えてもよい。そのＶＣＯは、正電源を代表する少なくとも１つの電圧及びデジタルモジュールのうちの１つのトランジスタ端子において存在する接地電圧を入力として受信するように接続される。その場合、ＰＭＢモジュールは、ＶＣＯの周波数値を表す一連のデジタル値の形態で電源電圧を表す信号を生成するように構成される。その後、一連のデジタル値の形態であるこれらの信号は、特定の中間接続要素６００によりハイブリッドダイ１００に送信される。
ハイブリッドダイ１００は、ＰＲＣＭＵと示す電力・リセット・クロック管理部を備える。これは、ＰＭＢモジュールにより生成された信号を受信する。ＰＲＣＭＵ部は、各信号において符号化された実際の電源電圧値と当該電源電圧に対する目標値とを比較する。その後、ＰＲＣＭＵ部は、デジタルダイ２００の対応する領域に供給される電力を調整するために出力制御信号を生成する。その信号は、ダイ２００の対応する領域において消費される電力を出力する電源モジュールに送信される。その電源モジュールは、一般に、当業者には既知であるＳＭＰＳ型又はＬＤＯ型の一方である。モジュールの特性に基づく２つのダイにおけるモジュールの分散配置に従って、デジタルダイ２００において消費される電力を供給する電源モジュールはハイブリッドダイ１００内に配置される。このように、各電源モジュールは、特定の中間接続要素６００を介してダイ２００の所定の領域に送電する。そのために、ハイブリッドダイ１００は、ダイ２００の対応する領域に供給する中間接続要素６００を介して当該領域に電源モジュールを接続する少なくとも１つのＥＰＯＤスイッチモジュールを更に含んでもよい。特に、回路アセンブリがアイドル状態である場合にダイ２００の領域のモジュールの動作を中断する必要がある場合、ＥＰＯＤモジュールは当該領域から電源モジュールを隔離してもよい。そのために、ＥＰＯＤモジュールもＰＲＣＭＵ部により制御される。換言すると、ダイ２００に含まれるデジタルモジュールの少なくとも１つは、ＥＰＯＤモジュールの１つによりダイ１００に含まれる電源モジュールの１つに接続される。ＥＰＯＤモジュールは、ＰＲＣＭＵ部により生成された制御信号に基づいて、電源モジュールに対してデジタルモジュールを電気的に接続又は隔離するように調整される。図４は、デジタルダイ２００の領域２１１に対するそのような電源アーキテクチャを示す。図４において、スイッチングモード電源モジュールＳＭＰＳが示され、出力トランジスタと示す出力トランジスタステージ及びＳＭＰＳ制御器と示す出力トランジスタ制御ステージが強調して示される。そのようなアーキテクチャは、出力トランジスタのデューティ周期を変調することにより出力電圧を変化させるのに適しており、既知であるとする。図示されるコンデンサＣ及びインダクタＬは、ダイ２００に給電する際に使用される中間接続要素６００と同等の電気回路図を構成する。
図３は図２に対応するが、ダイ２００の複数の領域又は複数のモジュールに共通するＳＭＰＳモジュールを使用する。従って、ＰＲＣＭＵ部からの出力は、少なくとも１つのＳＭＰＳ電源モジュールに接続され、ＳＭＰＳ電源モジュールからの出力は、複数の出力を有するＥＰＯＤモジュールによりダイ２００の複数の異なるデジタルモジュールに接続される。更に、図２及び図３において、図中符号９００は、各ＳＭＰＳモジュールの出力とそれに接続されたＥＰＯＤモジュールの入力との間に電気的に構成されるダイ１００及び２００の外部構成要素を示す。これらの外部構成要素９００は中間接続要素６００に類似する。それらは、ＳＰＭＳモジュールにより提供される電力に適した値を有するコンデンサ及びインダクタから構成される。
本発明により提案される回路アセンブリの動作原理によると、ＰＲＣＭＵは、回路アセンブリがアイドル状態である場合にアクティブのままであることを意図する。そのために、ＰＲＣＭＵはバッテリ等の外部電気エネルギー供給元により継続的に給電される。アイドル状態である場合、デジタルダイ２００の特定の領域２１０、２１１等の動作は中断されてもよい。その場合、ＰＲＣＭＵ部により制御される対応するＥＰＯＤモジュールのスイッチを開くことにより、当該領域の給電も同様に中断される。従って、アイドル状態である場合にデジタルダイ２００において発生するどんな漏洩電流も回避されるため、回路アセンブリの総消費電力は削減される。
ＰＲＣＭＵ部により生成された制御信号を特にＳＭＰＳ及び／又はＬＤＯ電源モジュール、並びにＥＰＯＤモジュールに転送することを容易にするために、ＰＲＣＭＵ部はハイブリッドダイ１００内に配置されるのが好ましい。ＰＲＣＭＵ部が常にアクティブであるため、ハイブリッドＭＳＩＣダイ内にＰＲＣＭＵ部を配置することはＰＲＣＭＵ部からの漏洩電流を減少するためにも有利である。
本発明の第１の改良例において、ＰＲＣＭＵ部は電子回路アセンブリに含まれるファームウェアを使用してプログラム可能であってもよい。その場合、これは、その内部に存在するそれ自体のＣＰＵ（コンピュータ処理装置）マイクロプロセッサである。このように、ＰＲＣＭＵ部の動作は回路アセンブリのアプリケーションに基づいてプログラムされてもよい。例えばＰＲＣＭＵ部は、アイドル状態中に外部信号受信の監視等の回路の特定の機能を定期的にアクティブにしてもよい。
本発明の第２の改良例において、ハイブリッドダイ１００に含まれる電源モジュールの１つはデジタルダイ２００の基板の一部に接続されてもよい。そのようにして、電気バイアスがダイ２００の基板の当該部分において確立されてもよい。従って、遅いダイ２００は、基板に直接バイアスを加えることにより加速されてもよく、速いダイ２００は、漏洩電流を減少するために逆バイアスを加えることにより減速されてもよい。そのようなバイアスもＰＲＣＭＵ部により有利に制御されてもよい。そのために、ＰＲＣＭＵ部は、バイアスを生成する電源モジュールに接続され、電源モジュールに適切な制御信号を送信する。図２及び図３に示すように、領域２１０のバイアス基板と示す基板の一部はダイ１００のＬＤＯ電源モジュールに接続される。このように、製造時の変動を原因とする生産された異なる回路アセンブリユニット間に存在する統計的ばらつきは部分的に補償されてもよい。それに加えて、このように、生産された各回路アセンブリユニットの性能を向上でき且つその消費電力を削減できる。
デジタルダイの識別を提供するための本発明の第３の改良例を次に説明する。実際には、品質規格は、製造日、ロット番号、シリコンウエハ番号、シリコンウエハ上のダイの位置、製造場所等の製造データを見つけるために各回路ダイが一意に識別されることを必要とする。通常、そのような識別は、ダイに含まれるＯＰＴメモリにデータを永久記録することにより達成される。しかし、本発明により提案されるデジタルダイ２００が上記の目的に適した記憶素子を含まないため、ダイ２００ではそのような記録をできない。
本発明の第３の改良例において、デジタルダイは、デジタルダイ識別専用のＴＩＤＭ（トレース識別モジュール）と示す識別モジュールを更に備えてもよい。このＴＩＤＭモジュール自体は、例えば３２個のセルである複数の基本識別セルを備え、各セルには、デジタルダイのリソグラフィ線幅に対する最小サイズを有する２つの整合トランジスタが組み込まれる。各基本識別セルには、当該セルの整合トランジスタ間の製造上の相違点を表す２進値を生成するように構成された測定回路が更に組み込まれる。図２及び図３において、基本識別セルをＭＲＣ（相違点読み出しセル）と示す。
ＴＩＤＭモジュールの各ＭＲＣセルの２つの整合トランジスタ間の製造上の相違点を表す二進値は、デジタルダイ２００からハイブリッドダイ１００へ送信されてもよい。これは、ダイ１００に含まれる追記型記憶装置、すなわちＯＴＰに格納されてもよい。その場合、ダイ１００は、回路アセンブリの出力インタフェースを介してＴＩＤＭモジュールの各ＭＲＣセルに関連する二進値を送信するように構成されてもよい。あるいは、各ＭＲＣセルに関連する二進値は、別のクエリが回路アセンブリに送出された後にＭＲＣセルにおいて再度読み出されてもよい。
本発明により提案される特定の一実施形態において、ＭＲＣセルのうちの少なくとも１つに対して、当該セルの２つの整合トランジスタはデジタルダイ内のロックイン電圧増幅器回路に一体化される。図５は、そのようなＭＲＣセルを示す電気回路図である。ロックイン電圧増幅器回路の動作は既知であるとする。セルのトランジスタにＭ１〜Ｍ１１の番号を付与する。ＣＫは立ち上がりクロック信号を分配するための線を示し、ＯＵＴはビット形式である読み出し結果からの出力を示す。２つのトランジスタＭ７及びＭ８は、ダイ２００のリソグラフィ線幅に従って最小である同一のゲート幅及び長さを用いて生産される。２つのトランジスタＭ７及びＭ８の間の製造上の相違点は、ドーピング濃度、不純物の容量、エッチング誤差等の物理的製造パラメータのうちの少なくとも１つに関する。その反対に、トランジスタＭ５及びＭ６は、製造時の原因による何らかの不測のパラメータ変動の影響を軽減するためにリソグラフィ線幅より充分に大きい。ダイ２００の基板上のＭＲＣセルの種々の構成要素の位置は、ダイの識別が基づくトランジスタＭ７及びＭ８の間の相違点を隠蔽する可能性のある系統的パラメータ変動を減少するように更に選択される。
デジタルダイは、好ましくはＭＲＣセルのトランジスタＭ７及びＭ８の製造上の相違点を表す二進値から構成されるデジタルシーケンスの形態でそれらの二進値を出力するように構成される。例えば、ＭＲＣセルにおいて個別に読み出される１ビット符号値から３２ビット符号値が構成されてもよい。
場合によっては、デジタルダイは、デジタルシーケンスが製造上の相違点を繰り返し読み出すことにより連続して取得される結果の組合せに対応するように更に構成されてもよい。このように、ＭＲＣセルのうちの１つのトランジスタＭ７及びＭ８の間の製造上の相違点が非常に小さいため各読み出し動作の結果にばらつきが生じる場合であっても、再現可能であり且つ一定である最終読み出し結果をＴＩＤＭモジュールから取得できる。その場合、連続した読み出し動作において取得される二進値の安定性を特徴付ける補足値を各ＭＲＣセルに対して読み出される二進値に割り当てることもできる。
本発明は、上述の利点の少なくともいくつかを保持した状態で、詳細に上述した実施形態に対して構成されてもよいことが理解される。上記の利点のうち、以下の点が特に強調される：
−本発明により、異なってもよいリソグラフィ線幅をそれぞれ有する２つの製造された回路ダイを組み合わせることができる。
−各ラインの生産負荷を最適化するために、同一の回路アセンブリ内の２つのダイは異なる生産工場で製造されてもよい。
−回路モジュールは、それらの特性に基づいて２つのダイに分散配置される。これにより、所定の品質レベルを達成するために必要な開発時間を短縮できるため、回路アセンブリを市販するまでの時間を短縮できる。
−本発明は、デジタルダイ内に存在する漏洩電流により生じるエネルギー損失を減少する回路アセンブリアーキテクチャを提案する。

Claims (20)

  1. ＭＯＳ又はＣＭＯＳ型の２つの集積回路ダイ（１００、２００）と、集積回路パッケージ（３００、４００）とを備え、２つの前記回路ダイが前記パッケージ内で互いに対向して平行になるように配置されると共に中間接続要素により互いに電気接続される複合電子回路アセンブリであって、
    ２つの回路ダイのうち１つであるデジタルダイ（２００）は、組合せ論理演算子と逐次論理演算子の少なくともいずれか、読み出し専用メモリ、及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の少なくともいずれかを含み、
    他方の回路ダイであるハイブリッドダイ（１００）は、アナログ機能又はハイブリッドアナログ／デジタル機能を有する全ての回路モジュールを含み、スイッチング又はリニア電源モジュールと、スイッチモジュールと、追記型メモリモジュールと、位相同期クロック生成モジュールと、アナログ／デジタル変換器及びデジタル／アナログ変換器と、電気信号入出力モジュールと、物理インタフェースモジュールと、乱数発生器モジュールとの少なくともいずれかを含み、
    前記デジタルダイ（２００）に含まれる各デジタルモジュールは、デジタルモジュールの実際の電圧とそのデジタルモジュールに対する目標電源電圧との間の差分を表すデジタル信号であって、前記デジタルダイに含まれる少なくとも１つの電源監視モジュールにより生成されて前記回路アセンブリに含まれる電力・リセット・クロック管理部に送信される当該デジタル信号に基づいて、前記ハイブリッドダイ（１００）に含まれる電源モジュールの少なくとも１つにより給電されるように接続され、前記電力・リセット・クロック管理部は、前記電子回路アセンブリがアイドル状態にある場合にアクティブのままであるように構成される、
    ことを特徴とする複合電子回路アセンブリ。
  2. 前記電力・リセット・クロック管理部は、前記ハイブリッドダイ（１００）に含まれる、
    ことを特徴とする請求項１に記載の複合電子回路アセンブリ。
  3. 前記２つのダイは、それぞれのリソグラフィパターンの線幅を有し、前記デジタルダイ（２００）の前記リソグラフィパターンの線幅は、前記ハイブリッドダイ（１００）の前記リソグラフィパターンの線幅より小さい、
    ことを特徴とする請求項１又は２に記載の複合電子回路アセンブリ。
  4. 前記ハイブリッドダイ（１００）の前記リソグラフィパターンの線幅は６５ｎｍであり、前記デジタルダイ（２００）の前記リソグラフィパターンの線幅は、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ又は１６ｎｍのいずれかである、
    ことを特徴とする請求項３に記載の複合電子回路アセンブリ。
  5. 前記デジタルダイ（２００）は、１つのトランジスタゲート酸化層を備える、
    ことを特徴とする請求項１から４のいずれか１項に記載の複合電子回路アセンブリ。
  6. 前記２つのダイは、それぞれの動作周波数を有し、前記デジタルダイ（２００）の前記動作周波数は、前記ハイブリッドダイ（１００）の前記動作周波数より高い、
    ことを特徴とする請求項１から５のいずれか１項に記載の複合電子回路アセンブリ。
  7. 前記デジタルダイ（２００）に含まれる前記デジタルモジュールの少なくとも１つは、前記電力・リセット・クロック管理部により生成される制御信号に基づいて電気的に当該デジタルモジュールを電源供給モジュールに接続または当該電源供給モジュールから絶縁するように適合される前記スイッチモジュールを用いて、接続前記ハイブリッドダイ（１００）に含まれる前記電源供給モジュールの１つと接続される、
    ことを特徴とする請求項１から６のいずれか１項に記載の複合電子回路アセンブリ。
  8. 前記電力・リセット・クロック管理部からの出力はスイッチング電源モジュールの少なくとも１つに接続され、前記スイッチング電源モジュール自身の出力は、前記スイッチング電源モジュールが複数の異なるデジタルモジュールにより共有されるように多出力スイッチモジュールを用いて、前記デジタルダイ（２００）の当該複数のデジタルモジュールに接続される、
    ことを特徴とする請求項７に記載の複合電子回路アセンブリ。
  9. 前記電力・リセット・クロック管理部は、前記電子回路アセンブリに含まれるファームウェアによりプログラム可能である、
    ことを特徴とする請求項１から８のいずれか１項に記載の複合電子回路アセンブリ。
  10. 前記デジタルダイ（２００）に含まれる前記電源監視モジュールの少なくとも１つは、正電源を代表する少なくとも１つの電圧とデジタルモジュールのうちの１つのトランジスタ端子において存在する接地電圧とを入力として受信するように接続される電圧制御発振器を備えると共に、前記トランジスタ端子における前記電圧を前記電圧制御発振器の周波数値を示すデジタル値の系列の形式で示す信号を生成する、
    ことを特徴とする請求項１から９のいずれか１項に記載の複合電子回路アセンブリ。
  11. 前記ハイブリッドダイ（１００）に含まれる前記電源モジュールの１つは、前記デジタルダイ（２００）の基板の部分に電気的にバイアスをかけるために、当該基板部分に接続される、
    ことを特徴とする請求項１から１０のいずれか１項に記載の複合電子回路アセンブリ。
  12. 前記２つの回路ダイの間の前記中間接続要素（６００）と関連する静電放電からの保護のためのモジュールをさらに備え、
    前記２つの回路ダイの間の複数の前記中間接続要素のそれぞれは、前記ハイブリッドダイ（１００）に含まれる前記静電放電からの保護のためのモジュールの１つと、前記デジタルダイ（２００）に含まれるもう１つの前記静電放電からの保護のためのモジュールとに関連する、
    ことを特徴とする請求項１から１１のいずれか１項に記載の複合電子回路アセンブリ。
  13. 前記ハイブリッドダイ（１００）に含まれる前記電気信号入出力モジュールと関連する追加の前記静電放電からの保護のためのモジュールをさらに備え、前記追加の静電放電からの保護のためのモジュールのそれぞれは、前記２つの回路ダイの間の前記中間接続要素（６００）に関連する前記ハイブリッドダイの前記静電放電からの保護のためのモジュールのそれぞれより広い表面積を有する、
    ことを特徴とする請求項１２に記載の複合電子回路アセンブリ。
  14. 前記デジタルダイ（２００）は当該デジタルダイのための識別モジュールをさらに備え、前記識別モジュール自身は基本識別セルを備え、基本識別セルの各々は前記デジタルダイのリソグラフィパターンの線幅に対する最小サイズを有する２つの整合トランジスタを内蔵すると共に、前記整合トランジスタ間の製造上の相違点を示す２進値を生成するように構成される測定回路をさらに内蔵する、
    ことを特徴とする請求項１から１３のいずれか１項に記載の複合電子回路アセンブリ。
  15. 前記識別モジュールの基本識別セルの各々の前記２つの整合トランジスタ間の前記製造上の相違点を示す前記２進値を、前記デジタルダイ（２００）から前記ハイブリッドダイ（１００）へ送信するように構成される、
    ことを特徴とする請求項１４に記載の複合電子回路アセンブリ。
  16. 前記ハイブリッドダイ（１００）は、前記識別モジュールの基本識別セルの各々の前記整合トランジスタ間の前記製造上の相違点を示す前記２進値を記憶するために接続される追記型メモリ部を備える、
    ことを特徴とする請求項１５に記載の複合電子回路アセンブリ。
  17. 前記ハイブリッドダイ（１００）は、前記電子回路アセンブリの出力インタフェースを介して、前記識別モジュールの基本識別セルの各々の前記整合トランジスタ間の前記製造上の相違点を示す前記２進値を送信するように構成される、
    ことを特徴とする請求項１５又は１６に記載の複合電子回路アセンブリ。
  18. 前記基本識別セルの少なくとも１つの前記２つの整合トランジスタは、前記デジタルダイ（２００）内のロックイン電圧増幅回路に組み込まれる、
    ことを特徴とする請求項１４から１７のいずれか１項に記載の複合電子回路アセンブリ。
  19. 前記デジタルダイ（２００）は、前記識別モジュールの前記基本識別セルに対してそれぞれ、前記整合トランジスタ間の前記製造上の相違点を示す前記２進値を、前記２進値で構成されるデジタル系列の形式で出力するように構成される、
    ことを特徴とする請求項１４から１８のいずれか１項に記載の複合電子回路アセンブリ。
  20. 前記デジタルダイ（２００）は、前記識別モジュールの前記基本識別セルの前記整合トランジスタ間の前記製造上の相違点を示す前記デジタル系列が、前記製造上の相違点を繰り返し読み出すことにより連続して取得される結果の組合せに対応するように構成される、
    ことを特徴とする請求項１９に記載の複合電子回路アセンブリ。
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