JP2012525016A - ヘテロ接合酸化物の不揮発性メモリデバイス - Google Patents

ヘテロ接合酸化物の不揮発性メモリデバイス Download PDF

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Abstract

メモリデバイスが開示されている。このメモリデバイスは、第１の金属層及び第１の金属層に結合された第１の金属酸化物層を具える。このメモリデバイスは、第１の金属酸化物層に結合された第２の金属酸化物層及び第２の金属酸化物層に結合された第２の金属層を有する。第１の金属酸化物層の形成が、第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。
【選択図】図１ｂ

Description

関連技術の相互参照
本出願は、３５ＵＳＣ１１９（ｅ）の下で、２００９年８月１４日に出願された米国仮特許出願番号６１／２３４，１８３の利益を要求するものである。
本発明は、概して、メモリデバイスに関し、特に、ヘテロ接合酸化物材料を含むメモリデバイスに関する。
ムーアの法則が予測しているように、過去１５乃至２０年についてのシリコンのメモリセルの容量が、事実上毎年倍増している。ムーアの法則は、シリコンウェハ上の構成又はゲートの量が毎年倍増するというものであるが、価格は基本的に同じままである。あるケースにおいては、価格が低下することもある。これらのメモリセルは縮小し続け、技術が量子限界として知られる障壁に到達し始めており、分子境界に近づいており、セルをこれ以上小さくできない。
ディスクドライブは、ディスクドライブの個々の記憶ドメイン（磁気的な遷移部位）が、半導体メモリセルのディスクメモリサイトとは違い、これらのドメインに対する入出力のための接続を必要としないため、ピーク容量の観点から優位な主記憶装置である。ここで最近では、半導体のレゾリューションが、４５及び２５ナノメートルサイズに進行する９０ナノメートルのレゾリューションに形状寸法を適用し、これらの性能とともに、メモリセルサイズ及びチップ容量の均衡が変化し、さらに、特定の半導体メモリ技術が幾何学的冗長性の原理を適用し、多数のデータビットが１つのセルに記憶される。多数の値をサポートするためのメモリセルのこのような特性は、時としてそのダイナミックレンジに言及する。これまで、メモリセルは、１乃至４ビットのダイナミックレンジをどこでもサポートする能力を有しており、メモリセル当たり多数の記憶を与えている。半導体のこれらの複合特性は、容量及びコストを増しており、現在ではディスクドライブと直接的に張り合っている。
半導体メモリセルの製造に関する別の問題は、設置するための１０億ドルを上回る半導体製造工場の実質的なコストである。償却費がメモリチップの単価を膨らましている。最近では、このような象徴的な価格障壁が、ディスクドライブファイルの容量当たりのコストと比較される。現在では、より小さなセルサイズ及びメモリセル当たりの多数のビットレベルの幾何学的冗長性を可能にする半導体工場のレゾリューションの進歩により、半導体メモリセルの単価が実際には、安くなっており、ディスクドライブのメモリファイルよりも高いＧの力の観点から実質的にはより頑丈になっている。
フラッシュメモリでは、ムーアの法則の効果の修正があるが、セルがより小さくなり始めると、書き込み周期の限界及びダイナミックレンジをサポートする能力が落ちるため、消えていく定理となっている。
このため基本的に、最近の論評に特徴があるように、フラッシュメモリは量子限界が近づいているため、単価当たりのデータ容量を増しているという点で、よく知られている壁に当たっている。
しかしながら、フラッシュメモリの別の問題は、その書き込み速さの限界である。ディスクドライブの性能と競争するために、メモリセルのワード構造は、並列に切り替わるよう構成されている。別の問題は、永久的に機能しなくなる前に許容される書き込み周期の数の限界である。セルの大きさの実質的な減少の前に、それは、およそ１００万の範囲内であったが、半導体製造工場での形状のレゾリューションが大きさを減少させると、書き換え周期が約１０万サイクルに減少した。最も主要でない記憶の適用では、それは現実的である。しかしながら、実際に相当な繰り返し速さでデータを交換するＳＲＡＭ又はＤＲＡＭの適用では、マイクロ秒当たり数回である。
したがって、上記のような問題を解決するメモリシステム及び方法が望まれている。このようなシステム及び方法は、簡単に実施でき、コスト効率がよく、既存の記憶装置に適応可能であることが必要である。本発明は、このような必要性に取り組むものである。
１つのメモリデバイスが開示されている。このメモリデバイスは、第１の金属層及び第１の金属層に結合された第１の金属酸化物層を含む。このメモリデバイスは、第１の金属酸化物層に結合された第２の金属酸化物層及び第２の金属酸化物層に結合された第２の金属層を有する。第１の金属酸化物層の形成は、第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有する。
図１は、一実施例に係るメモリデバイスを示す。 図２は、様々な金属に関する抵抗対ギブスの自由エネルギを示すグラフである。 図３は、一実施例に係るメモリデバイスの電流対電圧ループを示すグラフである。 図４は、２つのタイプのメモリデバイスに関するヒステリシスループを示すグラフである。 図５は、実施例に係るＰＣＭＯデバイスの分類を示す。 図６は、図５のＰＣＭＯデバイスの特性を示す。 図７Ａは、シリコン表面上への金属２の提供を示す。 図７Ｂは、金属２の表面上への金属２の酸化物のスパッタリングを示す。 図７Ｃは、金属２の酸化物に適切なエネルギレベルの金属１を与えることによって自発的に形成する金属酸化物１を示す。 図７Ｄは、金属酸化物２の表面上にスパッタリングした金属酸化物１を示しており、不活性金属が金属２の酸化物の上部に与えられている。 図８は、電流対電圧の時計方向のヒステリシスを有するスイッチ抵抗及び電流対電圧の反時計方向のヒステリシスを有するスイッチ抵抗の動作を示す。 図９は、一実施例に係る逆並列スイッチ抵抗の図である。 図１０は、三状態逆並列スイッチ抵抗デバイスの動作の図である。 図１１は、図１０の三状態の逆並列スイッチデバイスを扱うための第１の方法を示す。 図１２は、００状態対０１，１０状態（非破壊読み取り）を特定するのを示す図である。 図１３は、１０状態対０１状態（読み取りの後に再インストールするのに必要な破壊読み取り）を特定するのを示す図である。 図１４は、一実施例に係るアレイのシングルセルの扱いを示す。 図１５は、デバイスに非対称を形成してデバイスのリセットの必要性をなくすことを示す。
本発明は、概してメモリデバイスに関し、特に、ヘテロ接合酸化物層を有するメモリデバイスに関する。以下の説明は、当業者が本発明を作製且つ使用できるよう与えられ、特許出願及びその要件にしたがって与えられる。ここに記載された好適な実施例及び一般的原理及び態様の様々な変更が、当業者にとって明らかである。このため本発明は、図示する実施例に限定することを意図するものではないが、ここで説明される原理及び態様に一致した最も広い範囲が認められる。
本発明はメモリデバイスを扱う。メモリデバイスは、独立型不揮発性メモリから内蔵型デバイスまでの様々な適用例で使用できる。これらの適用例は、様々なＳＯＣ（システムオンチップ）、プログラム可能な又は構造化可能なＡＳＩＣのスイッチ、コンピュータ及びサーバで使用される半導体ドライブ、カメラ、携帯電話、ｉｐｏｄ等といったモバイル電子機器で使用されるメモリスティックで使用される内蔵型メモリを有するがこれに限定されない。メモリデバイスは、第１の金属層及び第１の金属層に結合された第１の金属酸化物層と具える。メモリデバイスは、第１の金属酸化物層に結合された第２の金属酸化物層及び第２の金属酸化物層に結合された第２の金属層を有する。これらの金属及び金属酸化物層は様々なタイプを有し、これらの使用は本発明の精神及び範囲の中にある。特に、ここで説明される多くの実施例が、金属酸化物層としてＰＣＭＯを有する。本発明をこのような金属酸化物層又はここで開示される他の層に限定すべきではいことが当業者にとって良く理解されよう。重要な要素は、第１の酸化物層の形成が、第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。
図１ａは、金属でできた上部電極１２に結合されるプラセオジムカルシウムマンガン酸化物（ＰＣＭＯ）層１４に結合される白金（Ｐｔ）の下部電極１６を有するメモリデバイス１０を図示するものである。上部電極１２の酸化物の形成に関するギブスの自由エネルギは、ＰＣＭＯ層１４の酸化物の形成に関するギブスの自由エネルギよりも小さく（より負である）、上部電極金属１２は、図１ｂに示すように界面に薄い金属酸化物１８を自発的に形成する。第１の金属酸化物層は、好適には、第２の酸化物層よりも薄い。一実施例では、第２の金属酸化物層（このケースではＰＣＭＯ）は、第１の金属酸化物層よりも２０乃至５０倍厚い。例えば、第１の金属酸化物層の厚さは１０乃至５０オングストロームの範囲であり、ＰＣＭＯの厚さは５００乃至１０００オングストロームである。
ここで図２を参照すると、下部のＰｔ電極に結合されたＰＣＭＯに結合された様々な上部金属に関する抵抗対ギブスの自由エネルギを示すグラフを示す。図示するように、ＰＣＭＯよりも高い酸化に関するギブスの自由エネルギを有する金、銀、及び白金といった元素は、ＰＣＭＯとの接触により自発的に酸化物を形成しない。しかしながら、アルミニウム、チタン、及びタンタルは、ＰＣＭＯよりも低い（より負の）酸化に関するギブスの自由エネルギを有しており、それらと接触すると自発的に形成する金属酸化物が可能となる。図３は、２つのタイプの界面における金属酸化物の形成（又は非形成）の断面を示す透過型電子顕微鏡写真である。電子顕微鏡写真１０２に示すように、白金とＰＣＭＯとの界面を示しており金属酸化物の形成がない。電子顕微鏡写真１０４−１０６は総て、アルミニウム、チタン及びタンタルがそれぞれＰＣＭＯに結合する場合の金属酸化物の形成を示す。
図４は、作製された状態の「金属−ＰＣＭＯ−金属」デバイスを、ＰＣＭＯの酸化に関するギブスの自由エネルギに対する金属の酸化に関するギブスの自由エネルギの相対値に基づいて２つのタイプに分類するための方法を示す。タイプ１のデバイスでは、上部及び下部金属電極の双方が、ＰＣＭＯの酸化に関するギブスの自由エネルギよりも高い酸化に関するギブスの自由エネルギを有する。デバイスの構造は、金属−ＰＣＭＯ−金属又はＭ／ＰＣＭＯ／Ｍである。タイプ２のデバイスでは、金属電極の一方（上部電極）が、ＰＣＭＯのギブスの自由エネルギよりも低い酸化に関するギブスの自由エネルギを有する。ＰＣＭＯとの接触による金属酸化物の自発形成により、正確なデバイス構造は、金属−金属酸化物−ＰＣＭＯ−金属又はＭ／ＭＯ／ＰＣＭＯ／Ｍである。このためタイプ２のデバイスは、ヘテロ接合する金属酸化物デバイスである。ベースの金属−酸化物材料に対する酸化に関する自由エネルギの相対値を用いる上記の規則は、任意の金属酸化物に一般化できる。例えば、Ａｌ，Ｔａ及びＴｉが、Ｐｔ，Ａｕ又はＡｇに結合されたタングステン酸化物を具えた図２に示すようなタイプ２のデバイスを形成できる。
図５は、上記のタイプ１及びタイプ２のデバイスが異なる電流−電圧（Ｉ−Ｖ）ヒステリシス曲線を発生することを示す。タイプ１のデバイス（２０２ａ，２０２ｂ及び２０２ｃ）は、反時計方向（ＣＣＷ）のヒステリシスループを発生する一方、タイプ２のデバイス（２０４ａ，２０４ｂ及び２０４ｃ）は時計方向のヒステリシスループを発生する。さらに、タイプ２のヒステリシスループは、タイプ１のヒステリシスループよりもかなり大きい。バイアスの極性が入れ替わると、ＣＣＷループ及びＣＷループが入れ替わる。これらのユニークなＩ−Ｖ特性を様々な適用例で利用できる。
異なるヒステリシスループは、ＰＣＭＯ及び金属−酸化物双方がスイッチ抵抗であり、正確な極性及び振幅を具えた電圧により、抵抗器が低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に切り替わり（ＲＥＳＥＴ）、又はＨＲＳからＬＲＳに切り替わり（ＳＥＴ）得ることを示す。一般に、低い酸化に関するギブスの自由エネルギにより、ＨＲＳでのＰＣＭＯの抵抗よりもＨＲＳで非常に高い抵抗を有する、より安定な酸化物構造を得る。金属酸化物層はＰＣＭＯよりも非常に薄く、ＬＲＳでのその抵抗は、ＨＲＳでのＰＣＭＯの抵抗に匹敵する。このような態様は極めて重要である。金属酸化物がＨＲＳにある場合、タイプ２のデバイスに印加される電圧の大部分が金属酸化物にわたって降下することで、ＨＲＳからＬＲＳへの切り替わり（ＳＥＴ）を引き起こす高い内部電場を形成する。一方、金属酸化物がＬＲＳにある場合、タイプ２のデバイスに印加される電圧が金属−酸化物及びＰＣＭＯで共有されることで、これらの金属酸化物層で電場誘起の酸素イオン移動が起こり得る。
これらの概念は、長期にわたってデータを保持し得るヘテロ接合不揮発性メモリデバイスを与える利点のために使用される。図６は、これらのタイプのデバイスのそれぞれの特性を示す。示されるようにいずれのタイプもメモリデバイスとして利用できるが、タイプ２のデバイスがより効果的であり、より良好な特性を有する。キーとなる要素は、第１の金属酸化物層の形成が、第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いギブスの自由エネルギを有することである。その際、２つの金属酸化物層が、デバイスの連続的な設定及び休止を可能にするヘテロ接合を与える。
図７Ａ−７Ｃは、このようなデバイスを作製するプロセスを示す。図７ａは、シリコンの表面に金属２を与えるステップを示す。図７Ｂは、金属２の表面に金属酸化物２をスパッタリングするステップを示す。次のステップは、２つの代替的なプロセスのうちの一方である。まず、図７Ｃに示すように、金属１が金属２よりも低い酸化に関する自由エネルギを有する場合に、金属酸化物２に金属１を与えることによって金属酸化物１を自発的に形成し、金属酸化物１を金属１と金属酸化物２との間に自発的に形成できる。図７Ｄに示すように代替例として、金属酸化物１が金属酸化物２の表面にスパッタリングされ、不活性金属が金属酸化物１の上部に与えられる。
このシステムの使用を通して、既存のデバイスよりも顕著に良好な特性を有するヘテロ接合酸化物非メモリデバイスを与えることができる。
ヘテロ接合スイッチ抵抗を使用して、高密度のメモリアレイを構成できる。それは双極デバイスであるため、一般に、それは多くの従来技術のように個々のデバイスにアドレス付けをするためのトランジスタ回路を要する。本発明に係るシステムでは、逆並列抵抗デバイスを使用してトランジスタ回路の必要性を無くす。このようなタイプのメモリシステムはあまり電力を使用せず、従来のメモリシステムよりもプロセスステップが少ない。より重要なことには、ユニットのソース領域当たりのセル密度をさらに改善する多層メモリセルを形成するための簡単な方法が可能となる。
図８は、電流対電圧（Ｉ−Ｖ）の理想的な時計方向のヒステリシス３０６を有するスイッチ抵抗３０２及び理想的な反時計方向のＩ−Ｖヒステリシス３０８を有するスイッチ抵抗３０４を示す。ＣＷ及びＣＣＷスイッチ抵抗３０２及び３０４は、上部の金属電極を選択することによって、図５に示すタイプ２及びタイプ１にできる。それはまた、上部及び下部の電極が反転した同じタイプのデバイスを使用することによって構成できる。理想的なＩ−Ｖ特性を使用してスイッチ抵抗デバイスの実施例を示す。実際のデバイスはここで使用される理想的なものとは異なるＩ−Ｖ曲線を有することが当業者に明らかである。しかしながら、実際のデバイスでも原理は有効のままである。
図９は、一実施例に係る逆並列スイッチデバイス３２０の図及びこのような組み合わせデバイスのＩ−Ｖ特性である。これらの２つの抵抗器３０２’及び３０４’は、同じような理想的なＩ−Ｖ特性を有するが、極性が逆である。Ｉ−Ｖ特性は、一方の抵抗器がＨＲＳからＬＲＳに切り替わるときに、他方の抵抗器がＬＲＳからＨＲＳに切り替わるという事実によるものである。閾値電圧Ｖａ及びＶｂ間（正の側又は負の側）のスイッチ電圧を使用することによって、双方の抵抗器３０２及び３０４をＬＲＳに切り替えできる。
図１０は、逆並列スイッチデバイス３２０’が３つの状態を引き起こすことを示す。いずれかの抵抗器３０２’又は３０４’がＨＲＳのときに、デバイス３２０はＨＲＳにある。このため、２つのＨＲＳ、すなわち０１又は１０状態がある。双方の抵抗器がＬＲＳにあるときに、デバイスはＬＲＳ又は００状態にある。
図１１の表４０８は、図１０の逆並列スイッチデバイス３２０の３つの状態にアドレスを付けるための方法を示す。一般に、００状態を０１又は１０状態に設定でき、この逆もまた可能である。
図１２は、００状態５０２対０１，１０状態５０４を特定するための方法を示す図である。ここで、読み込み電圧は、２つの閾値電圧の範囲内にある（Ｖａ−＜Ｖ＜Ｖａ＋）ため、デバイスが元の状態のままにある。これは非破壊読み取りである。
非破壊読み取りは、００状態（ＬＲＳ）を０１又は１０状態（ＨＲＳ状態）から区別するのみできる。０１対１０状態をさらに区別するために、ＬＲＳへのＨＲＳ抵抗器の切り替えを引き起こすスイッチ電圧（Ｖｂ−＜Ｖ＜Ｖａ−又はＶａ＋＜Ｖ＜Ｖｂ＋）の極性をテストする必要がある。これは非破壊読み取りであるため、非破壊読み取りの前に初期状態にデバイスをリセットするためにさらなるパルスを必要とする。図１３は、１０状態対０１状態を特定するための方法を示す図である。３つの状態を読み込むために多くの他の電圧パルス又はシーケンスを発生できることは当業者にとって容易に明らかである。
逆並列スイッチ抵抗デバイスのアドレス付け可能及び読み込み可能な３つの状態を使用して、アクティブトランジスタ回路の必要性を無くすメモリアレイを形成でき、選択及びセット／リセット及び読み込みを実施する。例えば、０１状態及び１０状態は、２つのアドレス付け可能及び区別可能なＨＲＳであるため、メモリセルの０又は１状態に割り当てることができる。０及び１状態はいずれも高抵抗を有するため、本システムは非常に低い漏れ電流を有する。図１１の表に示すように、Ｖｂ＋よりも高い又はＶｂ−よりも低い正又は負の電圧が、デバイスを１に設定でき、又はデバイスを０状態に休止できる。読み込み動作では、テストパルスを実行してセルを００状態に設定し、バイアスの極性から１０又は０１状態を引き出す。読み込み動作の後に元の状態を再インストールする必要があることに留意されたい。
特定のメモリセルにアドレス付けを行うために、メモリアレイの他のセルの状態が影響されないように、読み込み及び書き出しラインに関する適切な電圧を必要とする。図１４は、一実施例に係る、アレイの１つのセルにアドレス付けするときにこのような要求を遂行できるバイアスパターンの図を示す。
上記の説明は、２つの同一なヘテロ接合酸化物抵抗器に基づいている。２つのスイッチ抵抗器７０２及び７０４のＨＲＳ状態が図１５に示すように相当大きな差を有する場合、逆並列抵抗デバイスの非破壊読み取りの実行が可能である。そうすることによって、読み込みの後にデバイスをリセットする必要性を無くすことができる。
図示する実施例にしたがって本発明を説明したが、実施例に対するバリエーションがあり、これらのバリエーションは本発明の精神及び範囲の中にあることを当業者は容易に認識するであろう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱せずに、当業者によって多くの変更が行われる。

Claims (17)

  1. 第１の金属層と；
    前記第１の金属層に結合された第１の金属酸化物層と；
    前記第１の金属酸化物層に結合された第２の金属酸化物層と；
    前記第２の金属酸化物層に結合された第２の金属層と；
    を具えたメモリデバイスであって、
    前記第１の金属酸化物層の形成に関するギブスの自由エネルギが、前記第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低いことを特徴とするメモリデバイス。
  2. 前記第１の金属酸化物層の形成に関するギブスの自由エネルギが、前記第２の金属酸化物層の形成に関するギブスの自由エネルギの２乃至３倍であることを特徴とする請求項１に記載のメモリデバイス。
  3. 前記第１の金属酸化物が、ＴｉＯ２，Ｔｉ２Ｏ５，ＮｉＯ，ＷＯ３，Ａｌ２Ｏ３を含んでおり、前記第２の金属酸化物層が、ＰＣＭＯを含むことを特徴とする請求項１に記載のメモリデバイス。
  4. 前記第１の金属酸化物がＡｌ２Ｏ３を含んでおり、前記第２の金属酸化物がＣｕｘＯｘを含むことを特徴とする請求項１に記載のメモリデバイス。
  5. 前記第１の金属酸化物がＡｌ２Ｏ３を含んでおり、前記第２の金属酸化物がＴｉＯ２を含むことを特徴とする請求項１に記載のメモリデバイス。
  6. 前記第１の金属酸化物が第１のスイッチ抵抗を具えており、前記第２の金属酸化物が第２のスイッチ抵抗を具えることを特徴とする請求項１に記載のメモリデバイス。
  7. 前記デバイスに大きなヒステリシスを与えるために、前記第１の金属酸化物層の高抵抗状態が、前記第２の金属酸化物層の高抵抗状態よりも非常に高く、前記第１の金属酸化物の低抵抗状態が、おおよそ前記第２の金属酸化物層の高抵抗状態であることを特徴とする請求項１に記載のメモリデバイス。
  8. 前記第１の金属酸化物層が、前記第２の金属酸化物層よりも薄いことを特徴とする請求項１に記載のメモリデバイス。
  9. 前記第２の金属酸化物層が、前記第１の金属酸化物層よりも３乃至５倍厚いことを特徴とする請求項１に記載のメモリデバイス。
  10. 第１のメモリデバイスであって、第１の金属層；前記第１の金属層に結合された第１の金属酸化物層；前記第１の金属酸化物層に結合された第２の金属酸化物層；前記第２の金属酸化物層に結合された第２の金属層を具えており、前記第１の金属酸化物層の形成に関するギブスの自由エネルギが、前記第２の金属酸化物層の形成に関するギブスの自由エネルギよりも低い、第１のメモリデバイスと；
    前記第１のメモリデバイスに結合された第２のメモリデバイスであって、第１の金属層；前記第１の金属層に結合された第２の金属酸化物層；前記第２の金属酸化物層に結合された第２の金属層を具えており、前記第１の金属酸化物層の形成に関するギブスの自由エネルギが、前記第２の金属酸化物層の形成に関するギブスの自由エネルギよりも高い、第２のメモリデバイスと；
    を具えることを特徴とするスイッチングデバイス。
  11. 前記スイッチングデバイスが３つの状態を有しており；前記３つの状態が、
    前記第１及び第２のメモリデバイスが双方とも低抵抗状態にある００；
    前記第１のメモリデバイスが低抵抗状態にあり、前記第２のメモリデバイスが高抵抗状態にある０１；
    前記第１のメモリデバイスが高抵抗状態にあり、前記第２のメモリデバイスが低抵抗状態にある１０；
    を具えることを特徴とする請求項１０に記載のスイッチングデバイス。
  12. 非破壊読み取りを実行することによって、前記スイッチングデバイスが、００状態対０１状態にあるか、又は００状態対１０状態にあるかを識別し得ることを特徴とする請求項１１に記載のスイッチングデバイス。
  13. 破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、１０状態対０１状態にあるか、又は１０状態対１０状態にあるかを識別し得ることを特徴とする請求項１１に記載のスイッチングデバイス。
  14. 時計方向の電圧対電流のヒステリシスループを発生させる第１のスイッチ抵抗と；
    前記第１のスイッチ抵抗に結合された第２のスイッチ抵抗と；
    を具えたスイッチングデバイスであって、
    前記第２のスイッチ抵抗が、反時計方向の電圧対電流のヒステリシスループを発生させることを特徴とするスイッチングデバイス。
  15. 前記スイッチングデバイスが３つの状態を有しており、前記３つの状態が、
    前記第１及び第２のスイッチ抵抗が双方とも低抵抗状態にある００；
    前記第１のスイッチ抵抗が低抵抗状態にあり、前記第２のスイッチ抵抗が高抵抗状態にある０１；
    前記第１のスイッチ抵抗が高抵抗状態にあり、前記第２のスイッチ抵抗が低抵抗状態にある１０；
    を具えることを特徴とする請求項１４に記載のスイッチングデバイス。
  16. 非破壊読み取りを実行することによって、前記スイッチングデバイスが、００状態対０１状態にあるか、又は００状態対１０状態にあるかを識別し得ることを特徴とする請求項１５に記載のスイッチングデバイス。
  17. 破壊読み取りを実行し、前記読み取りの後に状態を再インストールすることによって、前記スイッチングデバイスが、１０状態対０１状態にあるか、又は１０状態対１０状態にあるかを識別し得ることを特徴とする請求項１５に記載のスイッチングデバイス。
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