JP2012518284A - ひずみ材料層の緩和および転写 - Google Patents

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Abstract

本発明は、少なくとも部分的に緩和されたひずみ材料層を形成する方法に関し、この方法は、シード基板を提供するステップと、シード基板をパターンニングするステップと、パターンニングされたシード基板上にひずみ材料層を成長させるステップと、ひずみ材料層をパターンニングされたシード基板から中間基板に転写するステップと、ひずみ材料層を熱処理によって少なくとも部分的に緩和するステップとを含む。

Description

本発明は、半導体デバイスの製造に用いられるコンプライアント基板の分野に関し、特に、ひずみ材料の島状領域を緩和させること、および、少なくとも部分的に緩和されたひずみ材料の島状領域を、次の半導体製造プロセスで適切に利用できるある種の支持基板に転写することに関する。
ヘテロエピタキシーによって基板上に薄膜を成長させることは、半導体技術において重要な製造ステップである。例えば発光半導体デバイスの分野、または太陽電池の分野では、ヘテロエピタキシャル膜をサファイアまたはSiCのような基板上に成長させて、最終的な半導体デバイスを形成する必要がある。ヘテロエピタキシャル膜を別の基板に転写させた後は、これらの膜を、例えば電子工学的用途や光電子工学的用途で使用される層をエピタキシャル成長させるために利用することができる。
しかしながら、膜の格子定数と熱膨張係数に比べて、異なる格子定数と異なる熱膨張係数を有する基板上に、ヘテロエピタキシーにより膜を形成させると、この膜上に成長する層の材料品質に悪影響を及ぼす原因となる圧縮/引張ひずみや、これに応じて発生する転位、亀裂、塑性緩和などのような欠陥によって、膜上に成長する層の材料品質に悪影響が及ぼされる。
したがって、当技術分野では、熱処理によってひずみを緩和させるために、コンプライアント層、例えば低粘度層が、ヘテロエピタキシャル膜とターゲット基板との間に提供されている。
しかしながら、現在利用されているひずみヘテロエピタキシャル膜を緩和させる方法は、座屈などの抑制に関しては、常に満足のいく結果を示す訳ではない。しかも、ある種のシード層を含むシード(成長)基板上に成長させたヘテロエピタキシャル膜を、特定の半導体をさらに製造するために使用されるべき別の基板に転写することにより、一般的にはヘテロエピタキシャル膜を無傷のまま維持することに、特に、ヘテロエピタキシャル膜を損傷することなくシード基板を除去することに関する課題が提起される。
したがって、本発明の根底にある課題は、半導体デバイスの製造に適切に利用できる、確実に緩和された、および無傷の材料層(島状領域)を形成する方法を提供することである。
先に述べた課題は、請求項1に記載の少なくとも部分的に緩和されたひずみ材料層を形成する方法によって解決され、この方法は、
シード基板を提供するステップと、
シード基板をパターンニングするステップと、
パターンニングされたシード基板上にひずみ材料層を成長させるステップと、
ひずみ材料層をパターンニングされたシード基板から中間基板に転写するステップと、
ひずみ材料層を、熱処理によって、少なくとも部分的に緩和させるステップとを含む。
「ひずみ材料層」という表現は、連続的な層、または島状領域を呈している非連続的な層のどちらかを選択的に示す。シード基板は、広範囲にわたって均一な基板、またはある種の支持基板に接合させたシード層、もしくはこの支持基板上で成長させたシード層を備えるハイブリッド基板とすることができる。ひずみ材料層を、パターンニングされたシード基板から中間基板に転写するプロセスでは、シード基板を、エッチング、機械研磨、切削、電磁波照射またはレーザ照射などのうちの1またはそれより多くによって除去することができる。この転写後に、ひずみ材料層の上に残る可能性があるシード基板の残渣材料は、研磨またはエッチングによって除去することができる。
「パターンニング」という表現は、非常に一般的な意味で使用されており、a)シード基板の表面を、例えばエッチング、特にプラズマエッチングもしくは化学エッチング、またはスクライビング照射によって構築し、島状領域と凹部を形成することと、b)シード基板の材料を実質的に除去せずに、パターンニングされたマスクをシード基板の表面上に堆積させることを含んでいる。
特に、一実施形態によれば、少なくとも部分的に緩和されたひずみ材料の島状領域を形成する方法が提供され、この方法は、
シード基板を提供するステップと、
シード基板をパターンニングして、シード基板の島状領域を形成するステップと、
パターンニングされたシード基板上、特に、シード基板の島状領域上に、ひずみ材料層を成長させるステップと、
ひずみ材料層を、パターンニングされたシード基板から中間基板に転写するステップと、
ひずみ材料層の島状領域を形成するステップと、
ひずみ材料の島状領域を熱処理によって少なくとも部分的に緩和させるステップとを含む。
シード基板の島状領域の表面の形状に従ってひずみ材料層をエピタキシャル成長させ、成長させたひずみ材料の島状領域が癒着する前にこの成長を停止させることにより、または、ひずみ材料層を、まずはシード基板の島状領域の表面の形状に従ってエピタキシャル成長させ、次に、形成したひずみ材料の島状領域を癒着させることにより平坦な表面を形成することによってもたらされるひずみ材料の比較的平坦な表面から島状領域を形成することにより、ひずみ材料の島状領域の形成が直接的に達成される。
一般的には、ひずみ材料層の島状領域を形成するステップは、パターンニングされたシード基板から中間基板へ転写される前、またはこの転写後のどちらにおいても実行可能であることに留意すべきである。
あるいは、閉領域と開領域(それぞれ、シード基板の表面を被覆し、露出させている)を備えるパターンニングされたマスクがシード基板上に堆積され、このシード基板上のマスクの開領域(シード基板の表面が露出された領域)に、ひずみ材料の島状領域を成長させる。続いて、この成長させたひずみ材料の島状領域は、中間基板に転写され、この転写後に、中間基板上のひずみ材料における島状領域を少なくとも部分的に緩和させるために熱処理にかけられる。
このパターンニングされたシード基板を用いて形成されるひずみ材料の島状領域は、例えば長方形のストライプ状、または円形など、あらゆる所望の形状とすることができ、約100×100マイクロメートルから数平方ミリメートルの大きさを有することができる。ひずみ材料の個々の島状領域を互いに数10マイクロメートルから約100マイクロメートルの間隔を空けて配置することができる。ひずみ材料の島状領域を分離しているシード基板の凹部(トレンチ)の深さは、数ナノメートルから数10マイクロメートルの範囲とすることがきる。この島状領域とトレンチのサイズを、材料における熱機械ひずみにより適合させることができる。
先に述べた例のうちの1つによる本発明の方法により、シード基板の表面上にひずみ材料をエピタキシャル成長させることによって、パターニングされたシード基板上にひずみ材料の島状領域を直接的にもたらすことが可能である。特に、本発明の方法により、連続的な表面のシード層上でエピタキシャル成長が実行される従来技術よりも、成長させるひずみ材料の結晶品質が大幅に高まるという利点がもたらされる。特に、亀裂が回避される。ひずみ材料の島状領域とシード基板との間の熱膨張係数の差は、結晶品質にさほど大きな影響を及ぼさないので、このように、成長させた材料において亀裂が特に回避されるのである。言い換えれば、従来技術により製造されるひずみ材料層に比べて、本発明では、例えばGaNまたはInGaNなどの選択されたひずみ材料に対して、熱膨張係数の差がより大きいシード基板を使用することが可能であり、なおかつ、同じ所望の結晶品質を得ることが可能である。
より不整合なシード基板を使用することができるので、従来技術では許容し得なかった低コストの基板を用いることが可能である。このような低コスト基板は、再利用する必要なしに、除去および廃棄することができる。例えば、シリコンシード基板を、GaNおよびInGaNなどのIII/V材料をエピタキシにより成長させるのに使用することができる。エピタキシャル成長前にシリコンシード基板がパターンニングされている場合でも、シリコンシード基板上でのGaNおよびInGaNのエピタキシを、何の悪影響もなく実行することができる。
さらに、パターンニングされたシード基板を使用することによって、エピタキシャル材料におけるひずみの度合いを低減させることができるので、従来のプロセスに比べ、格子の不整合がより大きいシード基板を使用することが可能であり、また、同じ結晶品質を得ることが可能である。
さらには、パターンニングされたシード基板によってひずみの度合いが低減されるので、同じシード基板で亀裂がなく表面が平坦なものに比べて、作製されるひずみ材料の島状領域の厚さをより厚くすることができる。
こうした状況において、ひずみ材料における結晶品質をさらに向上させるために、当技術分野において公知のある種のバッファ層を、シード基板とひずみ材料との間に設けることができることにも留意しなければならない。このバッファ層は、パターンニングされたシード基板の島状領域によって島状領域を示すことができ、または、シード基板の島状領域に対応しているバッファ層材料の島状領域が癒着を受けるまで形成された場合、連続的な層とすることができる。
例えば、InGaN材料のエピタキシの前に、GaNバッファをシリコンのパターンニングされたシード基板上に堆積させるのが好ましい。GaNバッファ層における亀裂を回避することができるので、従来の方法を使用するよりもInGaNの品質が損われるのを低減することができる。さらに、InGaN材料におけるひずみの大きさも著しく小さくできるように、GaNバッファにおいて格子不整合によるひずみの大きさも著しく小さくすることができる。これにより、従来技術に比べ、層の厚さをより厚くすることができ、またはInGaN層におけるさらに高いインジウムの含有量を使用することができる。
ある例によれば、ひずみ材料の島状領域の成長を島状領域の癒着が始まる前に停止させるのが好ましい、つまり、島状領域は他の島状領域から離れたままであることが好ましい。
あるいは、ひずみ材料が癒着してしまうほど小さなサイズの島状領域を有するシード基板上でひずみ層を成長させる(ひずみ材料層の上部が島状領域を有する)ことも考えられる。パターンのサイズは成長の条件と材料に依存するが、シード島状領域の大きさは、通常約数ナノメートルである。この場合、ひずみ層における転位をなくして、転位密度を低下させることができると同時に、欠陥や亀裂を低減することができる。ひずみ材料の島状領域を形成する方法は、シード基板をパターンニングするのに使用される方法と同じである。この方法は、緩和プロセスのためにひずみ層が中間基板に転写される前、または転写された後に実行可能である。
バッファ層を使用する場合は、パターンニングされたシード基板上にバッファ層を層が癒着するまで成長させるのが好都合である。次に、連続的なバッファ層上に、緩和されるべきひずみ材料が堆積される。バッファ層内の転位密度が低いため、転位位置でひずみ材料が損傷されるのを回避することができる。
ひずみ材料層(島状領域)を中間基板に転写するプロセスのために、ひずみ材料からシード基板を剥離させなければならない。ひずみ材料層の下のシード基板にイオンを挿入して弱化させた層を形成し、この弱化させた層においてシード基板からひずみ材料層を熱処理によって剥離させることにより、この剥離を容易にすることができる。
あるいは、ひずみ材料層内にイオンを挿入して弱化させた層を形成し、この弱化させた層においてシード基板からひずみ材料層を熱処理によって剥離させることができる。特に、これにより、シード基板材料の残渣を残さずにひずみ材料層を剥離することが可能になる。シード基板の剥離に対して施された熱処理の熱量は、ひずみ材料の緩和に対して施された熱処理の熱量とは異なるということは言うまでもない。
先の例において、ひずみ材料層をシード基板から中間基板に転写するステップは、ひずみ材料層上に低粘度層、特に埋込コンプライアント層を堆積させるステップと、この低粘度層を中間基板に接合するステップとを含むことができる。
低粘度層は、ホウリンケイ酸ガラス、BPSG、もしくはSiO2などの、ボロンまたはリンを含む化合物を含むか、それらから成ってもよい。同様の層を中間基板上に堆積させた後に、転写プロセスのためにこの層をひずみ材料層(島状領域)に接合することができる。次に、中間基板に転写されたひずみ材料を緩和するための熱処理によって、低粘度材料層がある程度リフローされ、これにより、ひずみ材料が少なくとも部分的に緩和される。「低粘度」という表現によって、熱処理におけるリフロー性質が特に示されている。ひずみ材料の島状領域を形成するプロセスは、堆積された低粘度層を適宜パターニングするステップを含むことができる(下記の詳細な説明を参照)。ホウリンケイ酸ガラスは、ガラスの実際の組成に対応して、約800℃または約850℃の温度で所望のリフロー特性を呈し、これにより、InGaNなどのひずみ材料を緩和させることができる。
この部分的に緩和されたひずみ材料の島状領域を、ターゲット基板に転写することができる。この転写のために、少なくとも部分的に緩和されたひずみ材料の島状領域上に、酸化物(熱酸化物材料)を含むかそれから成る埋込層などの高粘度層を形成し、ターゲット基板に接合することができる。「高粘度」という用語は、「低粘度」材料よりもガラス転移温度が高いということを示している。例えば、ボロンを4.5%、リンを2%含む低粘度BPSG層は、約800℃の温度で所望のリフロー特性を呈する。ほとんどの低粘度酸化物材料は、約600℃〜約700℃のガラス転移温度を有する。一方、高粘度酸化物材料のガラス転移温度は1000℃を越えており、また1200℃を上回ることが好ましい。ターゲット基板は、例えばシード基板または中間基板と同じ材料とすることができる。
C面III/N材料に関しては、ひずみ材料に極性がある場合に、およびひずみ材料をシード物質上で成長させるプロセスに続いて、シード物質から中間物質に転写させ、中間物質からターゲット物質に転写する2ステップの転写プロセスが実行される場合に、次に行われる層のエピタキシャル成長に好適なシード物質上の成長面に対向する緩和されたひずみ材料の表面の極性を維持することができる。特にIII/N材料の場合は、シード物質上で成長させた後に露出される面がIII族元素極性を示せば、2ステップから成る転写プロセスの後に露出される面も、後続のIII/N層のエピタキシャル成長に最も好適なIII族元素極性を示すことになる。成長後に露出される面がN極性面(N−face)である場合は、次のエピタキシを正しい極性で行うには1ステップの転写プロセスで足るであろう。
最初のひずみ材料に極性がない場合は、2ステップから成る転写プロセスを避けることができ、中間基板に接合された少なくとも部分的に緩和された材料上でエピタキシャル成長が生じうる。この場合、低粘度層が選択され、エピタキシの温度でリフローせずに安定した状態を保ち得ることが好ましい。
さらに本発明は、半導体デバイスの製造方法を提供し、先に述べた例のうちの1つによる少なくとも部分的に緩和されたひずみ材料をターゲット基板上に提供するステップを含み、また、この形成された少なくとも部分的に緩和されたひずみ材料層/島状領域、特に、LED用の層、または光電池デバイス層あるいはレーザデバイス層上に、少なくとも1つの材料層をエピタキシャル成長させるステップとをさらに含む。
さらに、
支持構造物であって、特にサファイアから成る支持構造物と、
高粘度材料と、
先に述べた例のうちの1つによる方法によってもたらされ、特に、100マイクロメートル×100マイクロメートルから1mm×1mmまでの面積の大きさと、500オングストロームを越える厚さを有する少なくとも部分的に緩和されたひずみ材料の島状領域と
を備えるウエハが提供される。
このウエハは、緩和されたひずみ材料層/島状領域上に少なくとも1つの活性層、特に、LEDの層、レーザデバイスの層または光電池デバイスの層を含むことができる。
本発明のさらなる特徴や利点を、図面を参照しながら説明する。この説明では、本発明の好適な実施形態を図示するように意図されている添付の図を参照する。これらの実施形態は、本発明の全範囲を表すものではないということが理解される。
シード基板をエッチングによりパターニングするステップと、パターンニングしたシード基板上にひずみ材料層を成長させるステップとを含む本発明の方法の一例を説明する図である。 開領域を備えるマスクをシード基板上に堆積させるステップと、シード基板上の、マスクによって被覆されていない領域に、ひずみ材料の島状領域を成長させるステップとを含む本発明の方法の別の例を説明する図である。 パターンニングされたシード基板上の、平坦な表面を有して形成されたバッファ層上に、ひずみ材料層を成長させる本発明の方法の別の例を説明する図である。
以下に、少なくとも部分的に緩和されたひずみ材料層の形成に関する本明細書に開示されている方法の2つの代替的実施形態を、図1と図2を参照しながら述べる。図1に示すように、ひずみ材料層を成長させるために、シード基板1が提供される。このシード基板1は、例えばサファイア基板、またはシリコン基板とすることができる。シード基板1がエッチングによってパターンニングされて、凹部によって分離されたシード基板の島状領域1’がもたらされる。このシード基板の島状領域は、例えば1×1ミリメートルの大きさであり、約10から約1000マイクロメートル離して配置することができる。凹部は、約1マイクロメートルの深さを有することがある。
シード基板1がパターンニングされた後は、例えばインジウムを10%有するInGaNなどのひずみ材料のエピタキシが、ひずみ材料層2の厚さが約250ナノメートルになるまで実行される。このひずみ材料層2の結晶品質を向上させるために、ひずみ材料層2を成長させる前に、パターンニングされたシード基板上、特にシード基板の島状領域1’上に、バッファ層(図示せず)を堆積させてもよい。このバッファ層は、シリコン表面上で、厚さ数マイクロメートルのGaN層の下に堆積された厚さ50〜100nmのAIN核形成層を含むことができる。バッファ層の成長は、材料が癒着する前に停止される。
ひずみ材料層2の上、特にシード基板の島状領域1’の上に、低粘度(コンプライアント)層3が堆積される。この低粘度層3の厚さは、約500ナノメートルとすることができる。
低粘度層3と同様の低粘度層が、ひずみ材料層2が転写されることになる中間基板4上に堆積される。この中間基板4は、シード基板1と同じ材料とすることができ、例えばシリコンで作製される。中間基板4上に堆積された低粘度層の厚さは、例えば約1マイクロメートルとすることができる。次に、ひずみ材料層2上に堆積された低粘度層3と、中間基板4に堆積された低粘度層の両方が研磨される。この研磨ステップによって、低粘度材料の厚さが約1マイクロメートルとなり、その後ひずみ材料層2が低粘度層を介して中間基板4に接合される。
この接合ステップの後に、例えばプラズマエッチングもしくは化学エッチング、および/または切削によってシード基板1が除去される。さらに、シード基板1が除去された後は、エッチングによって低粘度材料の島状領域3’がもたらされる。あるいは、ひずみ材料層2上に堆積された低粘度層3は、中間基板4に接合/転写される前にエッチングされる。この場合、接合ステップの前に中間基板4上に堆積された低粘度材料は、転写された後に、ひずみ材料の島状領域2’間の間隔においてエッチングされて、図1に示すような低粘度材料の島状領域3’がもたらされる。
図2は、中間基板4上に、ひずみ材料の島状領域2’と、低粘度材料の島状領域3’とをもたらす方法の代替的な例を示す。図2に示すように、シード基板1(例えばシリコンまたはサファイアで作製される)が提供され、マスク層5によって部分的に被覆される。このマスク層5は開領域を備え、SiO2材料またはSiN材料を含むことができる。この開領域内で、ひずみ材料2(例えばGaNまたはインジウム含有量約10%のInGaN)を厚さ500nmまで成長させ、ひずみ材料2とマスクの上に低粘度層3を堆積させる。この低粘度層3と、中間基板4上に堆積された低粘度層とを接合し、続いてシード基板1を除去することにより、ひずみ材料の島状領域2’が中間基板4に転写される。次の緩和ステップを向上させるために必要であれば、低粘度材料の島状領域3’は、ひずみ材料の島状領域2’の間の隙間内で中間基板に達するまでエッチングされる。
図1および図2に示されたどちらの例においても、代替的に中間基板4上の連続的な低粘度材料層上にひずみ材料の島状領域2’をもたらすことができる(すなわち、特には中間基板4上に堆積された低粘度層のエッチングは行われない)ということに留意すべきである。
図1および図2の一番下に示した、低粘度材料の島状領域3’の上にひずみ材料の島状領域2’を有する構造物は、例えば約800℃または約850℃の熱処理に約4時間にわたってかけられて、低粘度材料、例えばホウリンケイ酸ガラス、BPSG、またはSiO2など、ボロンまたはリンを含む化合物の島状領域3’がリフロー/塑性変形されることにより、少なくとも部分的に緩和されたひずみ材料の島状領域2’、例えばインジウムを10%含むInGaNの部分的に緩和された島状領域がもたらされる。
続いて、少なくとも部分的に緩和されたひずみ材料の島状領域2’上および/またはターゲット基板上に、接合層を堆積させることができる。少なくとも部分的に緩和されたひずみ材料の島状領域2’を、接合基板を介してターゲット基板に接合した後に、中間基板4と低粘度材料の島状領域3’を、例えばエッチングまたは電磁波照射によって除去すると、例えばInGaNの島状領域などの少なくとも部分的に緩和されたひずみ材料の島状領域2’の表面を取り戻すことができる。この少なくとも部分的に緩和されたひずみ材料の島状領域2’は次に、構成された材料層のエピタキシャル成長用、特に、結晶層のエピタキシャル成長用またはホモエピタキシャル成長用に使用することができ、これは、LEDもしくはレーザなどの電子工学的、光起電力学的、または光電子工学的な用途において有用な特定の半導体デバイスの製造に用いられる。
図3には、パターンニングされたシード基板1’に、平坦な表面を有して形成されたバッファ層7上で、ひずみ材料層2を成長させる本発明の方法の別の例が示されている。図3に示した例によれば、パターンニングされたシード基板1’上に、AIN核形成層6が形成される。続いて、このAIN核形成層6の上方に、例えばGaNを含むバッファ層7が堆積される。この堆積中に、まずバッファ層7を、パターンニングされたシード基板1’の島状領域の形状に適合させる。しかしながら、示した例によれば、バッファ層7が、島状の表面形状が水平になる(バッファ層7の島状領域が癒着する)まで堆積されて、バッファ層7の平らな上面が形成される。
このバッファ層7の平らな表面上に、ひずみ材料2をエピタキシャル成長させ、この成長させたひずみ材料層2の上に、ホウリンケイ酸ガラス層8を堆積させる。続いて、ホウリンケイ酸ガラス層8とひずみ材料層2がパターンニングされて、ひずみ材料の島状領域2’と、ホウリンケイ酸ガラスの島状領域8’がもたらされる。このパターンニングプロセス後には、中間基板4上に形成されたホウリンケイ酸ガラス層の島状領域3’を用いて、中間基板4への転写が行われる。ホウリンケイ酸ガラス層8とひずみ材料層2のパターンニングを、中間基板4に転写した後に実行することも可能であることに留意すべきである。先に述べたように、ひずみ材料の島状領域2’を転写させた後に、緩和を行うことが可能である。
先に述べた全ての実施形態は、限定することを意図したものではなく、本発明の特徴および利点を説明する例としての役割を果たす。先に述べたいくつかの特徴または全ての特徴を、様々な方法で組み合わせることができるということを理解されたい。

Claims (18)

  1. 少なくとも部分的に緩和されたひずみ材料層を形成する方法であって、
    シード基板を提供するステップと、
    前記シード基板をパターンニングするステップと、
    前記パターンニングされたシード基板上にひずみ材料層を成長させるステップと、
    前記ひずみ材料層を前記パターンニングされたシード基板から中間基板に転写するステップと、
    前記ひずみ材料層を熱処理によって少なくとも部分的に緩和させるステップと
    を含むことを特徴とする方法。
  2. 前記シード基板の前記パターンニングによって、シード基板の島状領域が形成され、
    前記ひずみ材料層は前記シード基板の島状領域上で成長し、前記方法は
    前記ひずみ材料層の島状領域を形成するステップであって、
    前記ひずみ材料の島状領域は前記熱処理によって少なくとも部分的に緩和される、ステップをさらに含むことを特徴とする請求項1に記載の方法。
  3. 前記シード基板の前記パターンニングは、前記シード基板の表面上に開領域を備えるマスクを堆積させるステップを含み、
    ひずみ材料の島状領域は、前記シード基板上の前記マスクの前記開領域における前記シード基板の表面上で成長し、
    前記ひずみ材料の島状領域は前記パターニングされたシード基板から前記中間基板へ転写され、
    前記ひずみ材料の島状領域が前記熱処理によって少なくとも部分的に緩和される
    ことを特徴とする請求項1に記載の方法。
  4. 前記ひずみ材料層を前記パターンニングされたシード基板から前記中間基板に転写する前記ステップは、
    前記ひずみ材料層の下の前記パターンニングされたシード基板にイオンを挿入して、弱化させた層を形成するステップと、
    前記弱化させた層において、前記パターンニングされたシード基板から前記ひずみ材料層を熱処理によって分離させるステップと
    をさらに含むことを特徴とする請求項1乃至3のいずれかに記載の方法。
  5. 前記ひずみ材料層を前記パターンニングされたシード基板から前記中間基板に転写する前記ステップは、
    前記ひずみ材料層にイオンを挿入して、弱化させた層を形成するステップと、
    前記弱化させた層において前記パターンニングされたシード基板から前記ひずみ材料層を熱処理によって分離するステップと
    をさらに含むことを特徴とする請求項1乃至4のいずれかに記載の方法。
  6. 前記ひずみ材料層を前記パターンニングされたシード基板から前記中間基板に転写する前記ステップは、前記パターンニングされたシード基板を除去するステップを含み、特に、前記除去するステップは、前記パターンニングされたシード基板の電磁波照射、切削、機械研磨、またはエッチングを含むことを特徴とする請求項1乃至3に記載の方法。
  7. 前記パターンニングされたシード基板上で前記ひずみ材料層を成長させる前に、少なくとも1つのバッファ層を成長させることを特徴とする請求項1または2に記載の方法。
  8. 前記ひずみ材料層を前記パターンニングされたシード基板から前記中間基板に転写する前記ステップは、前記ひずみ材料層上に低粘度層、特に埋込コンプライアント層を堆積させるステップと、前記低粘度層を前記中間基板に接合するステップとを含むことを特徴とする請求項1乃至7のいずれかに記載の方法。
  9. 前記低粘度層は、ホウリンケイ酸ガラス、BPSG、またはSiO2などのボロンまたはリンを含む化合物を含むか、それらから成ることを特徴とする請求項8に記載の方法。
  10. 前記少なくとも部分的に緩和されたひずみ材料層をターゲット基板に転写するステップをさらに含むことを特徴とする請求項1乃至9のいずれかに記載の方法。
  11. 前記シード基板、前記中間基板、および前記ターゲット基板は、サファイアまたはシリコンを含むか、それらから成ることを特徴とする請求項1乃至10のいずれかに記載の方法。
  12. 前記ひずみ材料層は、InGaNまたはGaNから成るか、それらを含むことを特徴とする請求項1乃至11のいずれかに記載の方法。
  13. 前記ひずみ材料層は、Inを少なくとも3%、特に少なくとも10%含むInGaN層であることを特徴とする請求項12に記載の方法。
  14. 前記少なくとも部分的に緩和されたひずみ材料層のターゲット基板への前記転写するステップは、特にエッチング、機械研磨、前記中間基板の切削、または電磁波照射によって前記中間基板を除去することを含むことを特徴とする請求項9乃至12のいずれかに記載の方法。
  15. 前記少なくとも部分的に緩和されたひずみ材料の島状領域を前記ターゲット基板に転写する前記ステップは、前記少なくとも部分的に緩和されたひずみ材料の島状領域上に、高粘度層、特に埋込層を堆積するステップと、前記高粘度層を前記ターゲット基板に接合するステップとを含むことを特徴とする請求項14に記載の方法。
  16. 半導体デバイスを製造する方法であって、ターゲット基板上に少なくとも部分的に緩和されたひずみ材料を提供する請求項15に記載のステップを含み、前記形成された少なくとも部分的に緩和されたひずみ材料上に、少なくとも1つの材料層、特にLED用の層、または光電池デバイス層またはレーザデバイス層をエピタキシャル成長させるステップをさらに含むことを特徴とする方法。
  17. 支持構造物であって、特にサファイアまたはシリコンから成る支持構造物と、
    高粘度層と、
    請求項1から16のいずれかに記載の方法によってもたらされ、特に、100マイクロメートル×100マイクロメートルから1mm×1mmまでの面積の大きさと、500オングストロームを越える厚さを有する少なくとも部分的に緩和されたひずみ材料の島状領域と
    を有することを特徴とするウエハ。
  18. 前記緩和されたひずみ材料上に、少なくとも1つの活性層、特に、LED層、レーザデバイス層または光電池デバイス層をさらに備えることを特徴とする請求項17に記載のウエハ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2973157B1 (fr) * 2011-03-25 2014-03-14 Soitec Silicon On Insulator Procédé de réalisation d'ilots de matériau contraint au moins partiellement relaxe
DE102011077542B4 (de) * 2011-06-15 2020-06-18 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
WO2014152617A1 (en) * 2013-03-15 2014-09-25 Semprius, Inc. Engineered substrates for semiconductor epitaxy and methods of fabricating the same
WO2015084868A1 (en) 2013-12-02 2015-06-11 The Regents Of The University Of Michigan Fabrication of thin-film electronic devices with non-destructive wafer reuse
US9177967B2 (en) 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
US20180053662A1 (en) * 2016-08-17 2018-02-22 Globalfoundries Inc. Texturing of silicon surface with direct-self assembly patterning

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62172715A (ja) * 1986-01-27 1987-07-29 Nippon Telegr & Teleph Corp <Ntt> 半導体エピタキシヤル薄膜の製造方法
JPH02283014A (ja) * 1980-04-10 1990-11-20 Massachusetts Inst Of Technol <Mit> 支持体上に結晶材料のシートを形成する方法
JPH0410536A (ja) * 1990-04-27 1992-01-14 Hitachi Cable Ltd エピタキシャル層と基板の分離方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置,アクティブマトリクス基板、液晶表示装置および電子機器
JP2000331947A (ja) * 1999-03-17 2000-11-30 Mitsubishi Cable Ind Ltd 半導体基材及びその作製方法
JP2001176813A (ja) * 1999-12-15 2001-06-29 Nichia Chem Ind Ltd 窒化物半導体基板の作製方法
JP2006519488A (ja) * 2003-02-28 2006-08-24 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 遷移後の薄層の緩和
WO2007030368A2 (en) * 2005-09-07 2007-03-15 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators and their fabrication methods
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362682A (en) 1980-04-10 1994-11-08 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
US5588994A (en) 1980-04-10 1996-12-31 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
US5273616A (en) 1980-04-10 1993-12-28 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
KR100677683B1 (ko) * 1999-03-17 2007-02-05 미츠비시 덴센 고교 가부시키가이샤 반도체 기재와 그 제조 방법 및 반도체 결정의 제조 방법
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
WO2005104192A2 (en) 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
FR2894989B1 (fr) * 2005-12-21 2009-01-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite et substrat composite selon ledit procede
US9011598B2 (en) 2004-06-03 2015-04-21 Soitec Method for making a composite substrate and composite substrate according to the method
CN1697205A (zh) 2005-04-15 2005-11-16 南昌大学 在硅衬底上制备铟镓铝氮薄膜及发光器件的方法
CN100372137C (zh) 2005-05-27 2008-02-27 晶能光电(江西)有限公司 具有上下电极结构的铟镓铝氮发光器件及其制造方法
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
CN100338790C (zh) 2005-09-30 2007-09-19 晶能光电(江西)有限公司 在硅衬底上制备铟镓铝氮薄膜的方法
EP2151852B1 (en) * 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02283014A (ja) * 1980-04-10 1990-11-20 Massachusetts Inst Of Technol <Mit> 支持体上に結晶材料のシートを形成する方法
JPH0620945A (ja) * 1980-04-10 1994-01-28 Massachusetts Inst Of Technol <Mit> 半導体材料の薄膜を製造する方法
JPS62172715A (ja) * 1986-01-27 1987-07-29 Nippon Telegr & Teleph Corp <Ntt> 半導体エピタキシヤル薄膜の製造方法
JPH0410536A (ja) * 1990-04-27 1992-01-14 Hitachi Cable Ltd エピタキシャル層と基板の分離方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置,アクティブマトリクス基板、液晶表示装置および電子機器
JP2000331947A (ja) * 1999-03-17 2000-11-30 Mitsubishi Cable Ind Ltd 半導体基材及びその作製方法
JP2001176813A (ja) * 1999-12-15 2001-06-29 Nichia Chem Ind Ltd 窒化物半導体基板の作製方法
JP2006519488A (ja) * 2003-02-28 2006-08-24 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 遷移後の薄層の緩和
WO2007030368A2 (en) * 2005-09-07 2007-03-15 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators and their fabrication methods
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YIN HAIZHOU: "TUNABLE UNIAXIAL VS BIAXIAL IN-PLANE STRAIN USING COMPLIANT SUBSTRATES", APPLIED PHYSICS LETTERS, vol. V87 N6, JPN5012008715, 5 August 2005 (2005-08-05), US, ISSN: 0002539918 *

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