JP2012508455A - スロープの側壁を有する垂直接合型電界効果トランジスタ、及びその製造方法 - Google Patents
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Abstract
【選択図】図1A,図1B,図1C,図1D
Description
本発明は、米国空軍研究所により与えられた、契約番号第FA8650−06−D−2680号に基づく米国政府の支援で行なわれた。米国政府は、本発明の特定の権利を有する。
(分野)
本出願は、概して半導体デバイス及びそのデバイスの製造方法に関する。
・オフ状態において、ソースからドレインまでの電子フローへのバリアは、ソースに位置され(ドレインから最も遠くに)、該ソースは、DIBLを減少させ、デバイスの阻止電圧を増加させる。
・ドレイン端部の幅広いチャネルは、オン状態中に、チャネルをピンチオフさせる必要があるドレイン電圧を増加させ、これにより、飽和電流を増加させる。そして、
・この構造は、垂直入射のイオン注入に適合し、従って、注入プロセスを単純化させ、コストを減少させる。
米国特許出願公報第2007/0187715号A1「Power Junction Field Effect Power Transistor with Highly Vertical Channel and Uniform Channel Opening」
米国特許第5,903,020号「Silicon Carbide Static Induction Transistor Structure」
Claims (32)
- 半導体デバイスであって、該デバイスは、
第1導電型の半導体材質の基板層と、
前記基板の層の上部表面上の前記第1導電型の半導体材質のチャネル層を備え、前記チャネル層は、上部表面と下部表面により分離される第1及び第2側壁を備える1又はそれより多い隆起領域を備え、前記下部表面に隣接する前記隆起領域の前記第1側壁及び第2側壁は、内側に向かってテーパー状になっていて、前記基板層の上部表面に対する垂直線から少なくとも5°の角度を形成し、
前記1又はそれより多い隆起領域は、前記第1導電型の半導体材質の内側部位と、前記第1導電型とは異なる第2導電型の半導体材質の外側部位を備え、前記外側部位は、前記外側部位は、前記第1及び第2側壁と隣接し、
前記デバイスはさらに、
前記チャネル層の前記下部表面における前記第2導電型の半導体材質のゲート領域を備え、チャネル層の下部表面は、隣接する隆起領域の前記外側部位に隣接するとともに接触し、
前記デバイスはさらに、
1又はそれより多い隆起領域の前記上部表面上に前記第1導電型の半導体材質のソース層を備えることを特徴とする、半導体デバイス。 - 前記1又はそれより多い隆起領域の前記上部表面に隣接する前記第1及び第2側壁は、前記基板層の前記上部表面に対する垂直線から、<5°の角度で配向されることを特徴とする、請求項1記載の半導体デバイス。
- 前記1又はそれより多い隆起領域の前記上部表面に隣接する前記第1及び第2側壁は、前記基板層の前記上部表面に対する垂直線から、<2°の角度で配向されることを特徴とする、請求項1記載の半導体デバイス。
- 前記チャネル層の前記下部表面に隣接する前記第1及び第2側壁は、内側に向かってテーパー状になっていて、 前記基板層の近接する前記ゲート領域の下方表面と、前記隆起領域の前記上部表面との間の距離の少なくとも半分について、前記基板層の前記上部表面に対する垂直線から少なくとも5°の角度を形成することを特徴とする、請求項1記載の半導体デバイス。
- 前記基板に近接する前記チャネル層の前記表面と、前記隆起表面の前記上部表面との間の垂直の距離は、0.5から5μmであり、前記チャネル層は、1×1016から1×1018cm−3のドーピング濃度を有することを特徴とする、請求項1記載の半導体デバイス。
- 前記基板は100から500μmの厚さを有し、1×1019から5×1019cm−3までのドーピング濃度を有することを特徴とする、請求項1記載の半導体デバイス。
- 前記ソース層は、0.1から1.0μmの厚さを有し、1×1019から1×1020cm−3までのドーピング濃度を有することを特徴とする、請求項1記載の半導体デバイス。
- 前記隆起領域と前記ゲート領域のそれぞれの前記外側部位は、5×1018から1×1020cm−3のドーピング濃度を有することを特徴とする、請求項1記載の半導体デバイス。
- 前記基板と前記チャネル層との間に前記第1導電型の半導体材質のドリフト層をさらに備えることを特徴とする、請求項1記載の半導体デバイス。
- 前記ドリフト層は、5から15μmまでの厚さを有し、4×1015から2×1016cm−3のドーピング濃度を有することを特徴とする、請求項9記載の半導体デバイス。
- 前記基板と前記チャネル層との間のバッファ層をさらに備えることを特徴とする、請求項1記載の半導体デバイス。
- 前記基板と前記ドリフト層との間に、バッファ層をさらに備えることを特徴とする、請求項9記載の半導体デバイス。
- 前記バッファ層は、0.1から1μmの厚さを有し、5×1017から5×1018cm−3のドーピング濃度を有することを特徴とする、請求項11記載の半導体デバイス。
- 前記デバイスは、複数の隆起領域を備え、前記複数の隆起領域は、細長く、フィンガーとして間隔をおいた関係で配されることを特徴とする、請求項1記載の半導体デバイス。
- 前記第1導電型の前記半導体材質は、n型半導体材質であり、前記第2導電型の前記半導体材質は、p−型半導体材質であることを特徴とする、請求項1記載の半導体デバイス。
- 前記半導体材質は、広バンドギャップ半導体材質であることを特徴とする、請求項1記載の半導体デバイス。
- 前記半導体材質は、SiCであることを特徴とする、請求項1記載の半導体デバイス。
- 前記デバイスは、接合型電界効果トランジスタ(JFET)であることを特徴とする、請求項1記載の半導体デバイス。
- 前記チャネル層の前記下部表面上の第1ゲートコンタクトと、前記ソース層のソースコンタクトと、前記チャネル層に対向する前記基板層上のドレインコンタクトを更に備えることを特徴とする、請求項1記載の半導体デバイス。
- 請求項19記載の半導体デバイスを含むことを特徴とする回路。
- 前記回路は、集積回路であることを特徴とする、請求項20記載の回路。
- 第1導電型とは異なる第2導電型の半導体材質の注入されたゲート領域を形成するために、第1導電型の半導体材質のチャネル層へとイオンを注入する工程を備え、前記チャネル層は、基板層の上部表面上にあり、前記チャネル層は、上部表面と、下部表面により分離される第1及び第2側壁を備える1又はそれより多い隆起された領域を備え、前記下部表面に隣接する前記隆起領域の前記第1及び第2側壁は内側にテーパー状になっていて、前記基板の前記上部表面に対する垂直線から少なくとも5°の角度を形成し、前記注入されたゲート領域は、側壁及び、前記チャネル層の前記下部表面において形成され、
方法はさらに、
1又はそれより多い隆起領域の前記上部表面上に前記第1導電型の半導体材質のソース層を形成する工程を備えることを特徴とする、方法。 - 前記イオンが、前記基板の前記上部表面に対する垂直線から、+/−2°の角度でチャネル層へと注入されることを特徴とする、請求項22記載の方法。
- 前記1又はそれより多い隆起領域の上部表面に隣接する前記第1及び第2側壁が、前記基板層の前記上部表面に対する垂直線から<5°の角度で配向されることを特徴とする、請求項22記載の方法。
- 前記1又はそれより多い隆起領域の前記上部表面に隣接する前記第1及び第2側壁は、前記基板層の前記上部表面に対する垂直線から<2°の角度で配向されることを特徴とする、請求項22記載の方法。
- 前記基板と前記チャネル層との間に前記第1導電型の半導体材質のドリフト層をさらに備えることを特徴とする、請求項22記載の方法。
- 前記基板と前記チャネル層との間にバッファ層をさらに備えることを特徴とする、請求項22記載の方法。
- 前記基板と前記ドリフト層との間にバッファ層を更に備えることを特徴とする、請求項26記載の方法。
- 前記デバイスは、複数の隆起領域を備え、前記複数の隆起領域は、細長く、フィンガーとして間隔をおいた関係で配されることを特徴とする、請求項22記載の方法。
- 前記第1導電型の前記半導体材質は、n型半導体材質であり、前記第2導電型の前記半導体材質は、p−型半導体材質であることを特徴とする、請求項22記載の方法。
- 前記チャネル層の前記下部表面上のゲートコンタクトを形成する工程と、
前記ソース層上でソースコンタクトを形成する工程と、
前記チャネル層に対向して前記基板層上にドレインコンタクトを形成する工程をさらに備えることを特徴とする、請求項22記載の方法。 - 前記バッファ層は、0.1から1μmの厚さを有し、5×1017から5×1018cm−3までのドーピング濃度を有することを特徴とする、請求項12記載の半導体デバイス。
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