JP2012230089A - 高電圧検査装置 - Google Patents

Abstract

【課題】検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行う場合にも、簡単な構成でショート不良が混在することなく、高電圧検査を大幅に効率よく行う。
【解決手段】ＥＳＤ試験装置１は、所定の高電圧を出力する高電圧電源２と、高電圧電源２からの所定の高電圧を蓄積する高電圧容量手段としての高圧コンデンサ４と、高圧コンデンサ４からの所定の高電圧を印加抵抗５を通して出力する高電圧出力部と、この高電圧電源２からの所定の高電圧を高圧コンデンサ４側に接続するかまたは高圧コンデンサ４からの所定の高電圧を高電圧出力部側に接続するように切り替える切替手段としての高耐圧リレー３とを有する。
【選択図】図１

Description

本発明は、例えばＬＳＩ素子や、ＬＥＤ素子およびレーザ素子などの発光素子などの検査対象デバイスに対してＥＳＤ耐性を検査するＥＳＤ試験装置を用いて高電圧印加検査を行う高電圧検査装置に関する。

従来、ＬＳＩ素子では入力回路側に保護ダイオードが接続されており、保護ダイオードのＥＳＤ耐性が検査される。ＬＥＤ素子およびレーザ素子などの発光素子では、発光素子自体がダイオード構造を持っている。このダイオード構造はｐ型拡散層とｎ型拡散層のｐｎ接合で構成されるので、ｐ型拡散層とｎ型拡散層のできばえに応じてＥＳＤ耐性が異なることから、全数、ＥＳＤ耐性を検査する必要がある。

従来のＥＳＤ印加に必要な基本的なＥＳＤ回路は、高電圧電源とＥＳＤ規格（ＨＢＭ（ヒューマンボディモデル）・ＭＭ（マシンモデル）など）に沿った高圧コンデンサ、印加抵抗および水銀を用いた高耐圧リレーで構成されている。

ＥＳＤ回路の印加出力部分は、デバイスの端子に対して接続するためのコンタクトプローブを基板に固定搭載したプローブカードや、このコンタクトプローブをアームに固定したマニピュレータなどを用いて検査対象のデバイスに通電するようになっている。

検査対象のデバイスへの供給電圧の大きさは、信頼性検査で代表的なＥＳＤ試験（静電放電信頼性試験）などを対象としており、およそ１〜１０ＫＶレベルの高電圧を対象としている。人体や機械からの静電気がＬＳＩチップなどの検査対象のデバイスに流れた場合の耐久性について試験するものである。

図２１は、従来のＥＳＤ試験装置の構成例を模式的に示す回路図である。

図２１において、従来のＥＳＤ試験装置１００は、高電圧電源１０１の一方端子が高耐圧リレー１０２，１０３を通して印加抵抗１０４の一方端に接続されている。この印加抵抗１０４の他方端は検査対象のデバイス１０５の一方端子に接続されている。デバイス１０５の他方端子は、高電圧電源１０１の他方端子に接続されている。これらの高耐圧リレー１０２，１０３の接続点は、高圧コンデンサ１０６を通して、デバイス１０５の他方端子と高電圧電源１０１の他方端子との接続点に接続されており、この接続点は接地されている。これらの高耐圧リレー１０２，１０３のオン／オフを制御するタイミングコントローラ１０７が設けられている。これらの高耐圧リレー１０２，１０３を駆動するための電源が別途必要である。

上記構成により、まず、タイミングコントローラ１０７により充電用高耐圧リレー１０２がオンして高電圧電源１０１からの電流が高圧コンデンサ１０６に蓄積される。このとき、放電用高耐圧リレー１０３はタイミングコントローラ１０７によりオフ状態とされている。

次に、タイミングコントローラ１０７により充電用高耐圧リレー１０２がオフした後に、放電用高耐圧リレー１０３をオンするように制御が為される。これによって、高圧コンデンサ１０６に蓄積された高電圧が、高耐圧リレー１０３から印加抵抗１０４を通して検査対象のデバイス１０５の一方端子に印加される。

このように、これらの充電用高耐圧リレー１０２，放電用高耐圧リレー１０３をタイミングコントローラ１０７によりオン／オフ切替をして、高圧コンデンサ１０６を充電または放電して、検査対象のデバイス１０５に所定の高電圧を印加することができる。充電用高耐圧リレー１０２，放電用高耐圧リレー１０３の切替動作は、タイミングコントローラ１０７により規定のタイミングで行われる。ＥＳＤ試験は、数種類の印加モデルと、それぞれに規格が定められており、検査対象のデバイス１０５に印加される電流波形（または電圧波形）によって適合が判断される。

要するに、ＥＳＤ試験は、高電圧電源からＥＳＤ印加回路、さらにソケット・アームなどの接触治具を介して検査対象のデバイスに高電圧が印加される。検査対象のデバイスに対して高電圧の供給源側端子（１本）とＧＮＤ側端子（１本）を検査対象のデバイスの各端子に接触させて高電圧を印加する。この場合、検査対象のデバイスは単体で高電圧印加処理が行われる。検査対象のデバイスを複数セットできる装置はあるものの、実際のＥＳＤ試験はシリアルに端子を変えて処理される。これに対して、量産でＥＳＤ試験を行うことが特許文献１に開示されている。

図２２は、特許文献１に開示されている従来のＥＳＤ試験装置の構成例を模式的に示す斜視図である。

図２２において、従来のＥＳＤ試験装置としての静電気放電試験用治具２００は、電子部品２０１を実装したプリント配線板２０２について静電気放電試験を行う際に、次の試験用治具を用い、１回の試験で複数枚のプリント配線板２０２に静電気を同時印加させるようにするものである。被試験対象物の載置台として用意した導電プレート２０３の板上一角に静電気印加点を設定した上で、その静電気印加点からそれぞれ等距離ずつ離れた位置にプリント配線板２０２を起立姿勢に支える複数のプリント板支持具２０４を放射状に並べて分散配備する。また、静電気印加点に位置を合わせて静電気発生ガン２０５をセットするガン保持具２０６を備えている。各プリント板支持具２０４にプリント配線板２０２を１枚ずつその配線パターン２０２ａが導電プレート２０３と導通接触するような向きに起立させた姿勢で装荷し、この状態で静電気発生ガン２０５から静電気印加点に静電気を放電する。これによって、静電気発生ガン２０５から、導電プレート２０３を介して板上に載置した複数枚の各プリント配線板２０２に一括して静電気を印加させる。したがって、１回の試験で複数枚のプリント回路板２０２に静電気を同時印加させてリードタイムの短縮化を図ることができる。

特開２００５−２０１７０６号公報

特許文献１に開示されている上記従来の静電気放電試験用治具２００では、静電気発生ガン２０５、即ち、印加源が単体であることに対して、検査対象のデバイスが複数個存在するため、個々の検査対象のデバイスについて、規定電圧／規定回数の規格に適合するＥＳＤ印加が行われたか否かの証明が困難であるという問題があった。要するに、ＥＳＤ印加時のほんの少しの距離の違いから、複数のデバイスのちの一のデバイスに主にＥＳＤ印加電圧が印加されてしまう虞もあって、明確なＥＳＤ印加試験にはなっていない。

また、同一の半導体ウエハに形成される多数のデバイスにおいて、検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行う場合に、図１２に示すように、プラス電源で逆バイアスの状態を設定すると、デバイス６のカソード端子から隣接デバイス６のアノード端子へのショートが発生して、印加される電荷量はｎ−ＧａＮ基板に分散されて、同じデバイス６のカソード端子からアノード端子を通過する電荷量は不定となる。ショート不良が混在する場合に、短絡箇所に貫通する電荷が集中するため、ＥＳＤ規定から逸脱する。

本発明は、上記従来の問題を解決するもので、検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行う場合にも、簡単な構成でショート不良が混在することなく、高電圧検査を大幅に効率よく行うことができる高電圧検査装置を提供することを目的とする。

本発明の高電圧検査装置は、複数の検査対象デバイスに対してＥＳＤ耐性を検査する高電圧検査装置において、所定の高電圧を出力する高電圧電源と、該高電圧電源からの各所定の高電圧をそれぞれ該複数の検査対象デバイスに対して一括して同時に印加するＥＳＤ回路とを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の高電圧検査装置におけるＥＳＤ回路は、前記所定の高電圧を一括印加処理すべきデバイス個数分の同一回路構成を有する。

さらに、好ましくは、本発明の高電圧検査装置におけるＥＳＤ回路は、前記高電圧電源からの所定の高電圧を蓄積する複数の高電圧容量手段と、該複数の高電圧容量手段からの各所定の高電圧を各抵抗をそれぞれ通して出力する複数の高電圧出力部と、該複数の高電圧容量手段をそれぞれ、該高電圧電源側にそれぞれ接続するかまたは該高電圧出力部側にそれぞれ接続するように切り替える複数の切替手段とを有する。

さらに、好ましくは、本発明の高電圧検査装置における同一回路構成は、前記高電圧容量手段から前記切替手段さらに前記抵抗を通して前記高電圧出力部に至る回路を独立に前記一括印加処理すべきデバイス個数分有する。

さらに、好ましくは、本発明の高電圧検査装置における高電圧電源は、前記一括印加処理すべきデバイス個数分の前記複数の高電圧容量手段に応じた充電処理能力があるものを選定する。

さらに、好ましくは、本発明の高電圧検査装置における同一回路構成を一または複数搭載するＥＳＤ基板を複数有する。

さらに、好ましくは、本発明の高電圧検査装置におけるＥＳＤ基板の一または複数を筐体内に収容する。

さらに、好ましくは、本発明の高電圧検査装置における複数のＥＳＤ基板が中央円形部を空けて立てられて放射状に配置され、該複数のＥＳＤ基板における複数の同一回路構成の各出力端子がそれぞれ該中央円形部側に向けて設けられ、該複数の同一回路構成の各出力端子から前記複数の高電圧出力部のそれぞれを、該中央円形部の下方側に設けられた前記複数の検査対象デバイスの各端子に対して電気的に接続可能に構成されている。

さらに、好ましくは、本発明の高電圧検査装置における複数の筐体が中央円形部を空けて放射状に配置され、該複数の筐体内に収容された複数のＥＳＤ基板の複数の同一回路構成における各出力端子がそれぞれ該中央円形部側に向けて設けられ、該複数の同一回路構成の各出力端子から前記複数の高電圧出力部のそれぞれを、該中央円形部の下方側に設けられた前記複数の検査対象デバイスの各端子に対して電気的に接続可能に構成されている。

さらに、好ましくは、本発明の高電圧検査装置における複数の同一回路構成の各出力端子から前記高電圧出力部のそれぞれを通した前記複数の検査対象デバイスまでの、前記一括印加処理すべきデバイス個数分の独立した配線を含む距離は全て同一距離として、前記高電圧電源からの同一のＥＳＤ印加電圧波形が該複数の検査対象デバイスにそれぞれ同時に印加されるように構成されている。

さらに、好ましくは、本発明の高電圧検査装置における高電圧出力部および、ＧＮＤ電圧源に接続されるＧＮＤ電圧出力部はそれぞれ、前記複数の同一回路構成の各高電圧出力端子およびＧＮＤ出力端子からの複数の配線が上面に接続され、下面に該複数の配線に対応するように接続され、前記複数の検査対象デバイスの各端子に対して電気的に接続可能とされている複数の接触部材が配設された接触手段を有する。

さらに、好ましくは、本発明の高電圧検査装置における接触手段は、アームに複数の接触部材を固定したマニピュレータと、複数の接触部材が固定されたプローブカードのいずれかである。

さらに、好ましくは、本発明の高電圧検査装置において、導電部材間距離に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離のラインを、隣接放電を回避するための該導電部材間距離の設計値に用いる。

さらに、好ましくは、本発明の高電圧検査装置における高電圧電源は、半導体ウエハに配置された複数の検査対象デバイスのダイオード構造に対して逆バイアスとなるように負の高電圧を印加する。

さらに、好ましくは、本発明の高電圧検査装置における半導体ウエハに配置された複数の検査対象デバイスに対する接続処理は自動搬送装置を用いて連続的に行う。

さらに、好ましくは、本発明の高電圧検査装置におけるＥＳＤ基板は、部品交換用にソケット部を有する。

さらに、好ましくは、本発明の高電圧検査装置における接触部材は、放電熱耐性のインジュウムまたはタングステンの材質を用いる。

さらに、好ましくは、本発明の高電圧検査装置におけるプローブカードの基板は、放電回避用の表層配線基板である。

さらに、好ましくは、本発明の高電圧検査装置における接触部材は、放電回避用の接触部材間距離を保っている。

さらに、好ましくは、本発明の高電圧検査装置におけるＥＳＤ印加電圧波形をモニタリングする手段として、前記プローブカードの基板の接触部材の取り付け元に丸ピンコネクタが設けられている。

さらに、好ましくは、本発明の高電圧検査装置における高電圧電源はＧＮＤ電位に対して正電源と負電源を搭載し、該正電源と該負電源とが切替可能に構成され、前記複数の検査対象デバイスに対して順方向バイアスと逆方向バイアスとが切替可能に構成されている。

さらに、好ましくは、本発明の高電圧検査装置における半導体ウエハに配置された複数の検査対象デバイス間がＧＮＤ電位に短絡処理されている。

さらに、好ましくは、本発明の高電圧検査装置における半導体ウエハの外周部が電気的にＧＮＤ電位に短絡処理されている。

さらに、好ましくは、本発明の高電圧検査装置において、コンピュータシステムが、前記切替手段による切替を制御するＥＳＤコントローラおよびプローバの動作を制御して、前記複数の検査対象デバイスのアドレスを示すウエハマップに基づいてプロービング制御を行う。

さらに、好ましくは、本発明の高電圧検査装置において、前記複数の高圧コンデンサから前記複数の検査対象デバイスのへの各高電圧の独立の一括印加に対して、前記ＥＳＤコントローラから前記複数の切替手段への制御信号は単一同時制御とする。

さらに、好ましくは、本発明の高電圧検査装置において、前記複数の検査対象デバイスを搭載したコンタクトステージの上下動作により、スイッチ手段がオン／オフして、複数の検査対象デバイスに１対１に対応する各高電圧容量手段の高電圧を充電／放電し、該各高電圧容量手段からの放電により当該複数の検査対象デバイスのＥＳＤ検査を行う。

さらに、好ましくは、本発明の高電圧検査装置において、所定の高電圧を出力する高電圧電源と、該高電圧電源からの所定の高電圧を蓄積する前記一または複数の高電圧容量手段と、該一または複数の高電圧容量手段からの所定の高電圧を出力する一または複数の高電圧出力部とを有し、該高電圧出力部と前記一または複数の検査対象デバイスの各端子を離間させると共に、前記スイッチ手段により該一または複数の高電圧容量手段を該高電圧電源側に接続する第１動作と、スイッチ手段により該一または複数の高電圧容量手段と該高電圧電源を遮断すると共に、該高電圧出力部を前記一または複数の検査対象デバイスの各端子に接続する第２動作とを、前記コンタクトステージの上下動作により切り替える。

さらに、好ましくは、本発明の高電圧検査装置のプローブカードにおいて、複数あるプローブの針立て設計基準は、導電部材間距離に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離のラインを、該導電部材間距離の最小設計値に用いたものであり、半導体チップサイズ以上の距離が必要な場合、例えば半導体チップを1個飛ばし又は２個飛ばし以上の空間距離を保つ設計とする。

さらに、好ましくは、本発明の高電圧検査装置のプローブカードにおいて、１回のコンタクトでプロービングされない空間領域の半導体チップは、パーソナルコンピュータＰＣを主体にした、プロービング制御により順次コンタクト処理され、もれなくＥＳＤ印加を実行する。

上記構成により、以下、本発明の作用を説明する。

本発明においては、複数の検査対象デバイスに対してＥＳＤ耐性を検査する高電圧検査装置において、所定の高電圧を出力する高電圧電源と、該高電圧電源からの所定の高電圧を該複数の検査対象デバイスに対して一括して同時に印加するＥＳＤ回路とを有する。

これによって、検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行う場合にも、簡単な構成でショート不良が混在することなく、高電圧検査を大幅に効率よく行うことが可能となる。

以上により、本発明によれば、検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行う場合にも、簡単な構成でショート不良が混在することなく、高電圧検査を大幅に効率よく行うことができる。

本発明の実施形態１におけるＥＳＤ試験装置の構成例を示す回路図である。 半導体ウエハ平面内に多数マトリクス状に配列された半導体チップの隣接縦横の４個を模式的に示す平面図である。 理論値と実測値をパラメータとした電極間距離に対する放電限界値の関係を示す図である。 図１のＥＳＤ試験装置におけるデバイスへのコンタクト状態の拡大イメージを模式的に示す斜視図である。 図１のＥＳＤ試験装置におけるＥＳＤ印加時の構成イメージ例を模式的に示す斜視図である。 図１のＥＳＤ試験装置における複数のＥＳＤ印加器の設置イメージ例を模式的に示す平面図である。 （ａ）は、図１のＥＳＤ試験装置１における複数のＥＳＤ印加器の別の設置イメージ例を模式的に示す平面図であり、（ｂ）は、（ａ）のＥＳＤ印加器とプローブカードおよびプローバの縦断面図である。 （ａ）は、図７（ａ）のＥＳＤ印加器を模式的に示す斜視図であり、（ｂ）は、ＥＳＤ試験で用いるＥＳＤ印加電圧波形を示す図である。 パーソナルコンピュータＰＣを主体にしたウエハマップとプロービング管理を示すブロック図である。 本発明の実施形態２におけるＥＳＤ試験装置の構成例を示す回路図である。 図１０のＥＳＤ試験装置を用いて、半導体ウエハにマトリクス状に配置された多数の検査対象デバイスのＥＳＤ耐圧検査を行う場合の模式図である。 図１のＥＳＤ試験装置を用いてプラス電源で逆バイアスの状態を設定する場合の模式図である。 図１０のＥＳＤ試験装置においてデバイスの複数個をＥＳＤ印加対象としたときのプロービング実施例として、半導体チップの各端子へのプローブ配置について説明するための平面図である。 ＧＮＤ側のプローブを省略する場合の検査対象デバイスの接続を模式的に示す図である。 本発明の実施形態３におけるＥＳＤ試験装置においてコンタクトステージが上位置の場合を模式的に示す縦断面図である。 図１５のＥＳＤ試験装置においてコンタクトステージが下位置の場合を模式的に示す縦断面図である。 図１５のスイッチの接点間ギャップを示しており、点線がコンタクトステージの下位置で、実線がコンタクトステージの上位置を示す図である。 本発明の実施形態３におけるＥＳＤ試験装置の他の構成例を示す縦断面図である。 本発明の実施形態３におけるＥＳＤ試験装置の更に他の構成例を示す縦断面図である。 本発明の実施形態３におけるＥＳＤ試験装置の別の構成例を示す縦断面図である。 従来のＥＳＤ試験装置の構成例を模式的に示す回路図である。 特許文献１に開示されている従来のＥＳＤ試験装置の構成例を模式的に示す斜視図である。

以下に、本発明の高電圧検査装置の実施形態１〜３としてＥＳＤ試験装置に適用した場合について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。

（実施形態１）
図１は、本発明の実施形態１におけるＥＳＤ試験装置の構成例を示す回路図である。

図１において、本実施形態１の高電圧検査装置としてのＥＳＤ試験装置１は、所定の高電圧を出力する高電圧電源２と、高電圧電源２からの所定の高電圧を複数の検査対象デバイス６に対して一括して同時に印加するＥＳＤ回路１０とを有し、複数の検査対象デバイス６に対してＥＳＤ耐性を検査する。

このＥＳＤ回路１０は、高電圧電源２からの所定の高電圧を蓄積する高電圧容量手段としての複数の高圧コンデンサ４と、複数の高圧コンデンサ４からの各所定の高電圧を印加抵抗５をそれぞれ通して出力する複数の高電圧出力部と、この高電圧電源２からの所定の高電圧を高圧コンデンサ４側に接続するかまたは高圧コンデンサ４からの所定の高電圧を高電圧出力部側に接続するように切り替える複数の切替手段としての高耐圧リレー３とを有し、同一回路構成として、高圧コンデンサ４から高耐圧リレー３さらに印加抵抗５を通して高電圧出力部に至る回路を独立に、一括印加処理すべき複数の検査対象デバイス６の個数分だけ並列に有している。

ＥＳＤ試験装置１は、高電圧電源２の一方端子が多接点（ここでは８接点）の高耐圧リレー３の各接点をそれぞれ介して複数（ここでは８個）の高圧コンデンサ４の各一方電極に接続され、複数（ここでは８個）の高圧コンデンサ４の各他方電極は、高電圧電源２の他方端子にそれぞれ接続されると共に接地されている。複数（ここでは８個）の高圧コンデンサ４の各一方電極は、多接点（ここでは８接点）の高耐圧リレー３の各接点からそれぞれ、各印加抵抗５をそれぞれ通して高電圧出力部から検査対象の各デバイス６の一方端子にそれぞれ接続されている。各デバイス６の他方端子はそれぞれ、ＧＮＤ電圧出力部から高電圧電源２の他方端子にそれぞれ接続されると共に接地されている。ここでは図示していないが、多接点（ここでは８接点）の高耐圧リレー３の同時接続切替を所定タイミングで制御する後述のＥＳＤコントローラ９が設けられている。この多接点（ここでは８接点）の高耐圧リレー３を駆動するための電源が別途必要である。

高電圧電源２は、一括処理するべき高圧コンデンサ４の個数の容量分に応じて適切な充電処理能力があるものを選定して共用とする。

高耐圧リレー３は、設置に方向性がある水銀リレーが用いられており、ここでは８接点のものでもよいが、４接点のものが２個でもよいし、２接点のものが４個でもよい。８接点の高耐圧リレー３に代えて１接点の高耐圧リレー３が８個設けられていてもよい。高耐圧リレー３は、高圧コンデンサ４に対して、図示しないＥＳＤコントローラ９により８接点が同時に、高圧コンデンサ４側を中心として高電圧電源２側とデバイス６側との間で切り替わる。８個の高圧コンデンサ４から８個のデバイス６への高電圧の独立の一括印加に対して高耐圧リレー３への制御信号は、単一同時制御とする。高耐圧リレー３は積み重ねて配置すると、コイル磁界によって動作する部品であるため、誤動作を起こす可能性があるので好ましくない。

また、後述の図２１のように、充電用の高耐圧リレー１０２と放電用の高耐圧リレー１０３のように独立した高耐圧リレーの構成であっても良い。

高圧コンデンサ４は、ここでは８個用いられ、試験電圧に適した耐性を有するものを選定し、容量の選定においては、ＥＳＤ試験の規格に合致するように、試験モデル毎に定められたものを選定する。例えば、ＨＢＭ規格であれば１００ｐＦ、ＭＭ規格であれば２００ｐＦである。

印加抵抗５は、ここでは８個用いられ、例えばＨＢＭ規格であれば１．５ＫΩ程度のものを用い、ＭＭ規格であれば０ＫΩ（抵抗なし）とする。これらの高圧コンデンサ４と印加抵抗５は、一括処理するべきデバイス６の個数分を電気的に独立にした状態で搭載する。

デバイス６は、例えばＬＳＩ素子や、ＬＥＤ素子およびレーザ素子などの発光素子などである。

上記構成により、まず、図示しないＥＳＤコントローラ９により高耐圧リレー３の８個の接点が高電圧電源２側にオンして高電圧電源２から８つに分岐して電流が各高圧コンデンサ４に流れ込んで高電圧電源２の高電圧に均等に蓄積される。このとき、高耐圧リレー３のデバイス６側の８個の接点はＥＳＤコントローラ９によりオフ状態とされている。

次に、ＥＳＤコントローラ９により高耐圧リレー３の高電圧電源２側の８個の接点がオフした後に、高耐圧リレー３のデバイス６側の８個の接点がオンするように制御が為される。これによって、高圧コンデンサ４に蓄積された高電圧が、高耐圧リレー３の８個の接点から各印加抵抗５をそれぞれ通して検査対象の各デバイス６の一方端子にそれぞれ印加される。この場合、各高圧コンデンサ４と検査対象の各デバイス６とは１対１に対応しており、明確でかつ正確なＥＳＤ検査が大幅に効率よく行われる。

このように、これらの高耐圧リレー３の８個の接点をＥＳＤコントローラ９により高電圧電源２側から検査対象の各デバイス６側に切替えて、８個の高圧コンデンサ４を充電または放電をして、検査対象の各デバイス６にそれぞれ、８個の高圧コンデンサ４から所定の明確でかつ正確な高電圧をそれぞれ各高電圧出力部から印加することができる。高耐圧リレー３の８個の接点の切替動作は、ＥＳＤコントローラ９により規定のタイミングで同時に行われる。ＥＳＤ試験は、数種類の印加モデルと、それぞれに規格が定められており、検査対象の各デバイス６に印加されるＥＳＤ電流波形（またはＥＳＤ電圧波形）によって適合が判断される。

ＥＳＤ試験は、高電圧電源２から高耐圧リレー３の８個の接点を介して、高圧コンデンサ４と印加抵抗５の直列回路が８個並列に接続されたＥＳＤ印加回路、さらに、ソケットの他、アームに複数のプローブ（接触部材）を固定したマニピュレータ、複数のプローブ（接触部材）が固定されたプローブカードなどの接触手段としての接触治具を介して検査対象の各デバイス６に高電圧がそれぞれ印加される。検査対象の各デバイス６に対して高電圧の供給源側端子（１本）とＧＮＤ側端子（１本）を検査対象のデバイス６の各端子にそれぞれ接触させて高電圧を８個同時に印加する。この場合、検査対象の各デバイス６は８個同時に高電圧印加処理が行われる。

図２は、半導体ウエハ平面内に多数マトリクス状に配列された半導体チップの隣接縦横の４個を模式的に示す平面図である。

図２において、半導体ウエハ平面内に多数マトリクス状に配列された検査対象のデバイス６としての半導体チップ１１の両側に対向する端子１２がそれぞれ設けられている。このように、半導体チップ１１毎に２個の端子１２が設けられ、矢印で示す高電圧印加用の接触部材としての例えばプローブ１３が端子１２の対向方向（三角△）に接触される場合と、矢印で示す高電圧印加用のプローブ１３が端子１２の隣接方向（クロスＸ）に接触される場合とがある。

図３は、理論値と実測値をパラメータとした電極間距離に対する放電限界値の関係を示す図である。

図３の三角プロット△で示す対向端子間の実測値は、図２に示すように矢印で示す高電圧印加用のプローブ１３が端子１２の対向方向（三角△）に接触させる場合の観測結果である。また、図３のクロスプロットＸで示す隣接端子間の実測値は、図２に示すように矢印で示す高電圧印加用のプローブ１３が端子１２の隣接方向（三角Ｘ）に接触させる場合の観測結果である。

図３では、電極間距離に対する放電限界値の関係を示しているが、四角プロット■は、パッセンの法則（高電圧を端子間に印加した状態で何処まで距離を縮じめたら放電するかを求めている）から計算で求めた理論値であるのに対して、三角プロット△およびクロスプロットＸはＥＳＤ試験を実際に行った状態で求めた実測値であって、高圧コンデンサ４からデバイス６の端子間に急激かつ瞬間的にＥＳＤ印加電圧波形が印加される場合の観測結果である。三角プロット△は対向端子間の実測値（半導体チップ１１の対向する２端子間に高電圧同士を印加する場合の放電距離）、クロスプロットＸは隣接端子間の実測値（隣接する半導体チップ１１間の隣接端子間に高電圧同士を印加する場合の放電距離）である。高電圧電源２から高圧コンデンサ４に蓄積する高電圧が、例えば１５００Ｖの場合、放電開始電圧を１５００Ｖとして、四角プロット■の理論値では、放電限界値の電極間距離は１４０μｍ程度であるが、三角プロット△における対向端子間の実測値では、放電限界値の電極間距離は５０μｍ程度であるのに対して、クロスプロットＸにおける隣接端子間の実測値では、放電限界値の電極間距離は９５μｍ程度である。よって、隣接端子間の実測値よりも対向端子間の実測値の方が放電限界値が短いことが分かる。

これらの実測値と理論値を繋いだ最短距離のラインを、ＥＳＤ回路１０、電極間距離およびプローブ間距離の設計値に対する放電限界値の関係として用いることができる。この場合、理論値のラインにおいて、端子間距離が１５０μｍ〜２００μｍの間で実測値のライン（クロスプロットＸは隣接端子間の実測値のライン）に移行する。したがって、印加すべき高電圧に対して放電限界値の電極間距離に関し、高電圧のうちの低い電圧値側では理論値のラインを用い、高い電圧値側では実測値のラインを用いる。したがって、高電圧電源２から高圧コンデンサ４に蓄積する高電圧が例えば低い電圧値側の例えば１５００Ｖの場合、放電開始電圧を１５００Ｖとすれば、理論値１４０μｍを越える電極間距離が必要となる。

図４は、図１のＥＳＤ試験装置１におけるデバイス６へのコンタクト状態の拡大イメージを模式的に示す斜視図である。図５は、図１のＥＳＤ試験装置１におけるＥＳＤ印加時の構成イメージ例を模式的に示す斜視図である。

図４および図５において、図１のＥＳＤ試験装置１において、１台の高電圧電源２、８接点の高耐圧リレー３、８個の高圧コンデンサ４、および８個の印加抵抗５、その他の付加回路を搭載したＥＳＤ基板を安全のために筐体内に収容し、高圧コンデンサ４から高耐圧リレー３の接点を通して印加抵抗５に至る直列回路の８回路分の配線出力部２１ａを有する８ｃｈ分のＥＳＤ基板箱２１と、ＥＳＤ基板箱２１の配線出力部２１ａからの各配線２３が上面に設けられたコネクタ２４を介して下面側のプローブ２２ａ，２２ｂの８セットにそれぞれ接続され、各デバイス６の２端子６ａ，６ｂに１対１に対応するようにプローブ２２ａ，２２ｂの８セットが下面から突出してそれぞれ設けられたプローブカード２２とを備え、ウエハステージ７上の半導体ウエハ８にマトリクス状に多数設けられた検査対象の８個の各デバイス６の各端子６ａ，６ｂと、各高圧コンデンサ４にそれぞれ接続されたプローブ２２ａ，２２ｂの８セットとが、１対１に対応するように配置されている。

ＥＳＤ基板箱２１の配線出力部２１ａからプローブカード２２までの配線長が変わることによって、ＥＳＤ印加電圧波形が変化する。したがって、高圧コンデンサ４からデバイス６の各端子６ａ，６ｂまでの配線長を全て同一配線長にしてデバイス６の各端子６ａ，６ｂに印加するＥＳＤ電圧波形を同一にしている。ＥＳＤ基板は、部品交換用にソケット部を有していてもよい。

図６は、図１のＥＳＤ試験装置１における複数のＥＳＤ印加器の設置イメージ例を模式的に示す平面図である。

図６に示すように、ＥＳＤ試験装置１Ａは、複数のＥＳＤ印加器としての複数のＥＳＤ基板３１が中央円形部３２を空けてその周囲に立てられて放射状に配置され、該複数のＥＳＤ基板３１における複数の同一回路構成の各出力端子がそれぞれ中央円形部３２側に向けて設けられている。複数の同一回路構成の各出力端子から複数の高電圧出力部のそれぞれを、中央円形部３２の下方側に設けられた複数の検査対象デバイス６の各端子に対して電気的に接続可能に構成されている。複数の同一回路構成の各出力端子から高電圧出力部のそれぞれを通した複数の検査対象デバイス６までの、一括印加処理すべきデバイス個数分の独立した配線を含む距離は全て同一距離として、高電圧電源２からの同一のＥＳＤ印加電圧波形が複数の検査対象デバイス６の各端子にそれぞれ同時に明確かつ確実に印加されるように構成されている。

このＥＳＤ試験装置１Ａとして、ＥＳＤ回路１０における複数接点の高耐圧リレー３、複数の高圧コンデンサ４および複数の印加抵抗５が搭載された複数のＥＳＤ基板３１が中央円形部３２を除いたドーナツ状で複数放射状（中央円形部３２の中心に対して放射状）に配置されている。高耐圧リレー３の厚みは汎用的な４０００Ｖ耐圧用でおよそ１５ｍｍ、８０００Ｖ耐圧用では、およそ３０ｍｍである。この厚みによって何枚分のＥＳＤ基板３１が配置できるかが決まる。高耐圧リレー３の厚みが４０００Ｖ耐圧用の１５ｍｍで中央円形部３２の内周直径が４０ｃｍの場合、６４枚のＥＳＤ基板３１が配置できる。

また、高耐圧リレー３の厚みによってＥＳＤ基板３１の厚みが決まるため、高耐圧リレー３の厚みの薄いものを用いるのがよい。例えば１枚のＥＳＤ基板３１が４ｃｈの場合で、８個の１接点の高耐圧リレー３を搭載する場合に、高耐圧リレー３の厚みが４０００Ｖ耐圧用で１３．５ｍｍでは８３枚のＥＳＤ基板３１が放射状に搭載できて全部で３３２ｃｈ分（デバイス６が３３２個同時にＥＳＤ試験ができる）の能力がある。この場合のＥＳＤ基板３１の外周直径は約５０ｃｍ程度である。

複数のＥＳＤ基板３１の内周側から配線２３が引き出されてプローブカード２２のコネクタ２４に接続され、プローブカード２２の下面に設けられたプローブ２２ａ，２２ｂの複数セットを、ウエハステージ７上に吸着された半導体ウエハ８上にマトリクス状に多数設けられた検査対象の各デバイス６の端子６ａ，６ｂと、１対１に対応するように接続してＥＳＤ試験が行われる。プローブ２２ａ，２２ｂとデバイス６の端子６ａ，６ｂとの位置関係は、自動搬送装置のプローバを構成するウエハステージ７側を正確に移動させつつ画像認識により正確に位置決めすることができる。ここでは、４００μｍ×２００μｍのサイズの半導体チップ１１を６４個づつ１列でＥＳＤ試験を行ってこれを繰り返し、ウエハのチップ全部（例えば１０万個）を順次自動的に行うことができる。隣の列にプローブ２２ａ，２２ｂを立てるのが困難なことから、２列以上でＥＳＤ試験を行うよりも、１列で行うのが接触ミスが起こり難くてよい。

また、プローブカードの針立て設計においては、導電部材間距離に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離が、半導体チップサイズ以上必要な場合、例えば半導体チップ1個飛ばし又は２個飛ばし以上の空間距離を保つ設計とし、隣接プローブ間に対する放電を回避する。１回のコンタクトでプロービングされない空間の半導体チップは、後述のパーソナルコンピュータＰＣを主体にした、プロービング制御によって、順次コンタクト処理され、もれなくＥＳＤ印加を実行することが可能である。

ＥＳＤ基板３１からデバイス６までの配線長は図８（ｂ）のＥＳＤ印加電圧波形の規格保持として２０ｃｍ以下が望ましい。各ＥＳＤ基板３１から８個のデバイス６の各端子までの配線長を全て同一配線長にしてデバイス６の各端子に印加する図８（ｂ）のＥＳＤ電圧波形を同一にしている。これによって、ＥＳＤ試験が均一になる。

図７（ａ）は、図１のＥＳＤ試験装置１における複数のＥＳＤ印加器の別の設置イメージ例を模式的に示す平面図であり、図７（ｂ）は、図７（ａ）のＥＳＤ印加器とプローブカードおよびプローバの縦断面図である。図８（ａ）は、図７（ａ）のＥＳＤ印加器を模式的に示す斜視図であり、図８（ｂ）は、ＥＳＤ試験で用いるＥＳＤ印加電圧波形を示す図である。

図７（ａ）、図７（ｂ）および図８（ａ）において、ＥＳＤ試験装置１Ｂは、複数の筐体である複数のＥＳＤ基板箱２１が中央円形部２５を空けてその周囲に放射状に配置されている。複数のＥＳＤ基板箱２１内に収容された複数のＥＳＤ基板３１の複数の同一回路構成における各出力端子がそれぞれ中央円形部２５側に向けて設けられている。複数の同一回路構成の各出力端子から複数の高電圧出力部のそれぞれを、中央円形部２５の下方側に設けられた複数の検査対象デバイス６の各端子６ａ，６ｂに対して電気的に接続可能に構成されている。複数の同一回路構成の各出力端子から各高電圧出力部のそれぞれを通して複数の検査対象デバイス６までの、一括印加処理すべきデバイス個数分の独立した配線２３を含む距離は全て同一距離として、高電圧電源２からの同一のＥＳＤ印加電圧波形が複数の検査対象デバイス６にそれぞれ同時に印加されるように構成されている。なお、高電圧出力部としては、同一回路構成の出力端子であってもよいし、その出力端子から配線を介してプローブカード２２のプローブ２２ａ，２２ｂまでを含めてもよい。

ＥＳＤ試験装置１Ｂとして、１台の高電圧電源２、８接点の高耐圧リレー３、８個の高圧コンデンサ４、および８個の印加抵抗５、その他の付加回路を搭載した複数のＥＳＤ基板３１を筐体内に収容し、高圧コンデンサ４から高耐圧リレー３の接点を通して印加抵抗５に至る直列回路の８回路分の配線出力部２１ａを有する８ｃｈ分のＥＳＤ基板箱２１が８個放射状に配設けられている。８個のＥＳＤ基板箱２１の内周側から配線２３が引き出されてプローブカード２２のコネクタ２４に接続され、プローブカード２２の下面に設けられたプローブ２２ａ，２２ｂの８セットを、自動搬送装置のプローバを構成するウエハステージ７上の半導体ウエハ８にマトリクス状に多数設けられた多数のデバイス６のうち、検査対象の８個の各デバイス６の各端子６ａ，６ｂと、１対１に対応するように接続してＥＳＤ試験を行い、これを繰り返すようになっている。

この８ｃｈ分のＥＳＤ基板箱２１の配線出力部２１ａから各デバイス６までの配線長は図８（ｂ）のＥＳＤ印加電圧波形の規格保持として２０ｃｍ以下が望ましい。各各ＥＳＤ基板箱２１の各配線出力部２１ａから８個の各デバイス６の各端子までの配線長を全て同一配線長にして各デバイス６の各端子に印加する図８（ｂ）のＥＳＤ電圧波形を同一にしている。これによって、ＥＳＤ試験が均一になる。

図９は、パーソナルコンピュータＰＣを主体にしたウエハマップとプロービング管理を示すブロック図である。

図９において、本実施形態１のＥＳＤ試験装置１は、プロービング管理を行うパーソナルコンピュータＰＣと、１台の高電圧電源２と、パーソナルコンピュータＰＣからの指示を受けて駆動するＥＳＤコントローラ９と、ＥＳＤコントローラ９により、高耐圧リレー３の８接点を同時に高電圧電源２側に切り換えて８個の高圧コンデンサ４に高電圧電源２からの高電圧を蓄積し、その後、所定のタイミングで高耐圧リレー３の８接点を同時に８個の各印加抵抗５側に切り替える８つの並列回路で構成されたＥＳＤ回路１０と、ＥＳＤ回路１０から８個の各印加抵抗５をそれぞれ介したＥＳＤ印加電圧を、ウエハステージ７の半導体ウエハ８を移動させた後に上昇させて、８個のデバイス６の各端子６ａ，６ｂにプローブカード２２のプローブ２２ａ，２２ｂの８セットをそれぞれ接触させてそのプローブ２２ａ，２２ｂの８セットによりその各端子６ａ，６ｂに印加するためのプローバ２０とを有している。半導体ウエハ８の１０万個もの多数のチップを順次ＥＳＤ試験する場合、プローバ２０などの自動搬送装置を用いて連続的にプロービングを行う。

プロービング管理は、パーソナルコンピュータＰＣを主体にして、半導体ウエハ８上のウエハマップ、即ち半導体ウエハ８上にマトリクス状に配置された多数（例えば１０万個）の半導体チップ１１の位置を示すアドレスに対して、どのアドレス範囲の半導体チップ１１をＥＳＤ試験し、どのアドレスの半導体チップ１１がＥＳＤ耐圧不良なのかを記憶することができる。ＥＳＤ耐圧不良は、半導体チップ１１のダイオード構造の逆方向電圧によるリーク電流が所定値を上回った場合にこれを測定器によって測定して不良と認定し、その半導体チップ１１のアドレスをパーソナルコンピュータＰＣに記憶する。

ＥＳＤコントローラ９は、ＥＳＤ回路の高耐圧リレー３の動作制御だけではなく、印加すべき電圧レベルの設定や印加回数、印加する極性条件をプログラム等であらかじめ設定したシーケンシャルに従って動作する。

以上により、本実施形態１によれば、量産時に、検査対象の複数個のデバイス６に対して一括して、規格に適合したＥＳＤ印加電圧波形で明確かつ正確に高電圧印加試験を行うことにより、高電圧検査を大幅に効率よく行うことができる。

なお、本実施形態１では、特に詳細には説明しなかったが、半導体ウエハ８にマトリクス状に配設された個片化前（切断前）の多数のデバイス６としての各半導体チップ１１に対してＥＳＤ試験を行う他に、個片化後（切断後）であって保持テープが付いた状態（半導体チップ１１がマトリクス状に配列されている状態）の各半導体チップ１１に対してＥＳＤ試験を行うことができる。

なお、上記実施形態１では、特に説明しなかったが、高電圧電源２はＧＮＤ電位に対して正電源と負電源を搭載し、正電源と負電源とが切替可能に構成され、複数の検査対象デバイス６に対して、順方向バイアスと逆方向バイアスとが切替可能に構成されていてもよい。

（実施形態２）
上記実施形態１では、高電圧電源２からの所定の高電圧を複数の検査対象デバイス６に対して一括して同時に同一のＥＳＤ印加電圧波形を正確に印加する場合について説明したが、本実施形態２では、これに加えて、半導体チップ１１のＧＮＤ側の各端子１２ｂが電気的に短絡状の半導体ウエハの場合に、この半導体ウエハにマトリクス状に配置された多数の検査対象デバイス６のＥＳＤ耐圧検査を安定して行う場合について説明する。

また、ＥＳＤ試験にはデバイスの動作極性において、順方向バイアス印加と逆方向バイアス印加の２通りの印加方法がある。一般的に逆バイアス印加で試験を行うことが、高い信頼性を保証できることが公知であり、ここでは特に、逆方向バイアス時のＥＳＤ規格を保持するための装置構成と、デバイスの出荷仕様にあわせて双方向のバイアス印加ができる装置の構成について説明する。

図１０は、本発明の実施形態２におけるＥＳＤ試験装置の構成例を示す回路図である。

図１０において、本実施形態２の高電圧検査装置としてのＥＳＤ試験装置１Ｃは、所定の負の高電圧を出力する高電圧電源２Ｃと、高電圧電源２Ｃからの所定の負の高電圧を、半導体ウエハ８上にマトリクス状に配置された多数の検査対象デバイス６のうちの所定数の検査対象デバイス６に対して一括して同時に印加するＥＳＤ回路１０Ｃとを有し、半導体ウエハ８上の複数の検査対象デバイス６に対してＥＳＤ耐性を検査する。

このＥＳＤ回路１０Ｃは、高電圧電源２からの所定の負の高電圧を蓄積する複数の高電圧容量手段としての複数の高圧コンデンサ４と、複数の高圧コンデンサ４からの各所定の負の高電圧を印加抵抗５をそれぞれ通して出力する複数の高電圧出力部と、この複数の高電圧電源２Ｃからの所定の負の高電圧を高圧コンデンサ４側に接続するかまたは高圧コンデンサ４からの所定の高電圧を高電圧出力部側に接続するように切り替える複数の切替手段としての一または複数の高耐圧リレー３とを有し、同一回路構成として、高圧コンデンサ４から高耐圧リレー３さらに印加抵抗５を通して高電圧出力部に至る回路を独立に、一括印加処理すべき複数の検査対象デバイス６の個数分だけ並列に有している。

ＥＳＤ回路１０Ｃは、ＥＳＤコントローラ９により、高耐圧リレー３の８接点を同時に高電圧電源２Ｃ側に切り換えて８個の高圧コンデンサ４に高電圧電源２Ｃからの負の高電圧を蓄積し、その後、所定のタイミングで高耐圧リレー３の８接点を同時に８個の各印加抵抗５側に切り替えて、８個の高圧コンデンサ４からの負の高電圧が高耐圧リレー３の８接点をそれぞれ介して８個の各印加抵抗５側にそれぞれ至る８つの並列回路で構成されている。

この場合の検査対象のデバイス６は、その内部にダイオード構造を持つＬＲＤ素子やレーザ素子などの発光素子である。高電圧電源２Ｃで蓄積した高圧コンデンサ４により、半導体ウエハ８上にマトリクス状に配置された複数の検査対象デバイス６のダイオード構造に対して逆バイアスとなるように負の高電圧を印加する。

ＥＳＤ試験装置１Ｃは、負の高電圧を出力する高電圧電源２Ｃの一方端子が多接点（ここでは８接点）の高耐圧リレー３の各接点をそれぞれ介して複数（ここでは８個）の高圧コンデンサ４の各一方電極に接続され、複数（ここでは８個）の高圧コンデンサ４の各他方電極は、高電圧電源２Ｃの他方端子にそれぞれ接続されると共に接地されている。複数（ここでは８個）の高圧コンデンサ４の各一方電極は、多接点（ここでは８接点）の高耐圧リレー３の各接点からそれぞれ、各印加抵抗５をそれぞれ通して高電圧出力部から検査対象の各デバイス６の一方端子にそれぞれ接続されている。各デバイス６の他方端子はそれぞれ、ＧＮＤ電圧出力部から高電圧電源２Ｃの他方端子にそれぞれ接続されると共に接地されている。ここでは図示していないが、多接点（ここでは８接点）の高耐圧リレー３の同時接続切替を所定タイミングで制御する後述のＥＳＤコントローラ９が設けられている。この多接点（ここでは８接点）の高耐圧リレー３を駆動するための電源が別途必要である。

図１１は、図１０のＥＳＤ試験装置１Ｃを用いて、半導体ウエハ８上にマトリクス状に配置された多数の検査対象デバイス６のＥＳＤ耐圧検査を行う場合の模式図である。

図１１において、ＥＳＤ試験装置１Ｃにおける高圧コンデンサ４には負の高電圧が充電されており、例えば−１５００Ｖが検査対象の各デバイス６のアノード端子に印加され、０Ｖがカソード端子に印加される。このように、各デバイス６のアノード端子に−１５００Ｖの負の高電圧が印加され、カソード端子に０Ｖが印加されるので、ダイオード構造にＥＳＤ逆方向電圧が印加されてＥＳＤ試験が行われる。この場合に、高電圧電源２Ｃを−電源とする。ＥＳＤ１０Ｃの電圧供給源側とＧＮＤ側とが逆転する。ｎ−ＧａＮ基板から高圧コンデンサ４の電荷規定量（例えば１００ｐＦ）をアノード端子を介して吸引するため、アノード端子を通過する電荷量は一定である。デバイス単位でアノード電極は独立しているため、ＥＳＤ条件としては問題とはならない。したがって、各デバイス６に対してそれぞれ、高圧コンデンサ４の電荷規定量（例えば１００ｐＦ）の印加を確実に保証することができる。さらに高電圧電源２Ｃを＋電源とすれば、順方向バイアスを実現することができる。

これに対して、図１２に示すように、プラス電源を用い、印加回路（ＧＮＤ）の極性を反転することで逆バイアスの状態を設定すると、デバイス６のカソード端子から隣接デバイス６のアノード端子へのショートが発生する場合には、印加される電荷量はｎ−ＧａＮ基板に分散されて、同じデバイス６のカソード端子からアノード端子を通過する電荷量は不定となる。このように、ショート不良が混在する場合に、短絡箇所に貫通する電荷が集中するため、ＥＳＤ規定から逸脱する。これを負の高電圧による図１１のＥＳＤ試験装置１Ｃによって解消することができる。

図１３は、図１０のＥＳＤ試験装置１Ｃにおいてデバイスの複数個をＥＳＤ印加対象としたときのプロービング実施例として、半導体チップ１１の各端子へのプローブ配置について説明するための平面図である。

図１３に示すように、ＥＳＤ電荷供給源であるプローブ２２ａの各端子１２ａへの接触は、デバイス単位（半導体チップ１１毎）で独立に行われ、印加回路（ＥＳＤ回路１０Ｃと高電圧出力部を含む回路）の搭載とプローブコンタクトを実施する。このように、図８（ｂ）のＥＳＤ電圧波形を印加する半導体チップ１１の各端子１２ａへのプローブ２２ａは、半導体チップ１１毎に独立に設けられるが、ＧＮＤ側端子である半導体チップ１１の各端子１２ｂへのプローブ２２ｂは、半導体チップ１１のＧＮＤ側の各端子１２ｂが電気的に短絡状態の半導体ウエハの場合には、ＥＳＤ電圧波形の印加処理に対して１点（または半導体チップ１１の複数素子毎）をコンタクト対象とすればよい。ＥＳＤ回路１０ＣのＧＮＤ（ＣＯＭ）に接続されるプローブ２２ｂが、複数デバイスのＧＮＤ側の各端子１２ｂが共にウエハ８内で電気的に短絡しているため、ＧＮＤ側の複数の端子１２ｂのうちの少なくとも１点でコンタクトするだけで、全デバイス毎にコンタクトする状態と同じ状態となる。これによって、ＧＮＤ側のコンタクトプローブを少なくとも１つを残して他を不要とすることができる。

図１４は、ＧＮＤ側のプローブを省略する場合の検査対象のデバイス６への接続を模式的に示す図である。

図１４において、ウエハステージ絶縁層４１の表面側に、接地されたウエハステージ導電層４２が設けられ、ウエハステージ導電層４２上に半導体ウエハ８が搭載されている。半導体ウエハ８にマトリクス状に配置された複数の検査対象デバイス６は、製造プロセスにて複数の検査対象デバイス６間のＧＮＤ側で短絡するように積極的に短絡処理が施されている。また、半導体ウエハ８のエッジ側面に導電性膜を形成して、検査対象デバイス６のグランド端子（ＧＮＤ端子）である各端子１２ｂからウエハエッジ側面の導電性膜を介してウエハステージ導電層４２に電気的に接続する。配線出力部２１ａからの各配線２３がプローブカード２２の上面に設けられたコネクタ２４を介してプローブカード２２の下面側のプローブ２２ａにそれぞれ接続され、各デバイス６に１対１に対応するようにプローブ２２ａが下面から突出してそれぞれ設けられている。

各デバイス６間で短絡されたＧＮＤと、ウエハステージ導電層４２のＧＮＤと、ＥＳＤ回路１０ＣのＧＮＤとを共通ＧＮＤとして接続することにより、各デバイス６のＧＮＤ端子に対するプロービングは全く不要とすることができる。

以上により、本実施形態２によれば、検査対象の複数個のデバイス６に対して一括して、規格に適合したＥＳＤ印加電圧波形で明確かつ正確に高電圧印加試験を行うことにより、高電圧検査を大幅に効率よく行うことができる。これに加えて、半導体ウエハ８上にマトリクス状に配置された多数の検査対象デバイス６間がＧＮＤ側で短絡している場合やデバイス６間がＧＮＤ側で短絡したウエハを用いる場合にも、ＥＳＤ耐圧検査を正確かつ安定して大幅に効率よく行うことができる。

なお、上記実施形態１、２では、特に説明しなかったが、プローブカード２２の基板は、多層配線基板ではなく、放電回避用の表層配線基板である。プローブカード２２の基板として多層配線基板を用いる場合には、数千Ｖの高電圧であるため、配線間の誘電率（放電回避特性）、距離／電圧を考慮する。プローブには、放電熱耐性のインジュウムまたはタングステンの材質を用いるとよい。プローブは、放電回避用のプローブ間距離を保っている。ＥＳＤ印加電圧波形をモニタリングする手段として、プローブカード２２の基板のプローブ２２ａ，２２ｂ元に丸ピンコネクタが設けられているのが望ましい。

（実施形態３）
本実施形態３では、高耐圧リレー３としての水銀リレーを用いずにＥＳＤ試験を行う場合について説明する。

図１５は、本発明の実施形態３におけるＥＳＤ試験装置においてコンタクトステージが上位置の場合を模式的に示す縦断面図である。図１６は、図１５のＥＳＤ試験装置においてコンタクトステージが下位置の場合を模式的に示す縦断面図である。

図１５において、一または複数の検査対象デバイスに対してＥＳＤ耐性を検査する本実施形態３のＥＳＤ試験装置１Ｄにおいて、一または複数の検査対象デバイス５４を搭載したコンタクトステージ５３の上下動作により、スイッチ手段としてのスイッチ５２がオン／オフして、一または複数の検査対象デバイス５４に１対１に対応する各高電圧容量手段としての高圧コンデンサ５６の高電圧を充電／放電し、各高圧コンデンサ５６からの放電により当該一または複数の検査対象デバイス５４のＥＳＤ検査を行う。

本実施形態３のＥＳＤ試験装置１Ｄは、所定の高電圧を出力する高電圧電源５５と、高電圧電源５５からの所定の高電圧を蓄積する一または複数の高圧コンデンサ５６と、一または複数の高圧コンデンサ５６からの所定の高電圧を出力する一または複数の高電圧出力部としてのプローブカード５７のプローブ５７ａ，５７ｂとを有し、プローブカード５７のプローブ５７ａ，５７ｂと一または複数の検査対象デバイス５４の各端子５４ａ，５４ｂを離間させると共に、スイッチ５２により一または複数の高圧コンデンサ５６を高電圧電源５５側に接続する第１動作と、スイッチ５２により一または複数の高圧コンデンサ５６と高電圧電源５５を遮断すると共に、プローブカード５７のプローブ５７ａ，５７ｂをそれぞれ通して一または複数の検査対象デバイス５４の各端子５４ａ，５４ｂにそれぞれ接続する第２動作とを、コンタクトステージ５３の上下動作により切り替える。

さらに詳細に説明する。土台５１上にスイッチ５２の一方接点５２ａが固定されており、コンタクトステージ５３の下面でスイッチ５２の一方接点５２ａ直上にスイッチ５２の他方接点５２ｂが固定されている。コンタクトステージ５３上には、検査対象のデバイス５４が固定されており、コンタクトステージ５３が所定間隔で上下動自在に構成されている。検査対象のデバイス５４は、ここでは１つだけしか示していないが、複数の検査対象のデバイス５４が前後方向に設けられている。

スイッチ５２の一方接点５２ａは高電圧電源５５に接続され、スイッチ５２の他方接点５２ｂは高圧コンデンサ５６を介して接地されている。高圧コンデンサ５６はプローブカード５７の高電圧側に接続され、プローブカード５７のＧＮＤ側は接地されている。

各デバイス５４の２端子５４ａ，５４ｂに１対１に対応するようにプローブ５７ａ，５７ｂがプローブカード５７の下面から突出してそれぞれ設けられている。各デバイス５４の各端子５４ａ，５４ｂと、高圧コンデンサ５６にそれぞれ接続されたプローブカード５７のプローブ５７ａ，５７ｂとが、１対１に対応するように配置されている。

高電圧電源５５は、一括印加処理すべきデバイス個数分の複数の各高圧コンデンサ５６に応じた充電処理能力があるものを選定する。

高電圧出力部および、ＧＮＤ電圧源に接続されるＧＮＤ電圧出力部はそれぞれ、一または複数の検査対象デバイス５４の各端子５４ａ，５４ｂに対して電気的に接続可能とされている複数の接触部材が配設された接触手段を有している。この接触手段は、アームに複数の接触部材を固定したマニピュレータと、複数の接触部材が固定されたプローブカード５７のいずれかである。接触部材としては、放電熱耐性のインジュウムまたはタングステンの材質を用いる。ここでは、接触手段としてプローブカード５７を用い、複数の接触部材としてプローブ５７ａ，５７ｂを用いている。プローブカード５７の基板は、高電圧が印加されるため、多層配線基板ではなく、放電回避用の表層配線基板とする。

上記構成により、図１５では、コンタクトステージ５３が上位置にあって、高圧コンデンサ５６からの高電圧が、プローブカード５７の高電圧側のプローブ５７ａを介して各デバイス５４の端子５４ａに印加されてＥＳＤ試験が行われる。即ち、コンタクトステージ５３が上位置にあるときは高圧コンデンサ５６に対して高電圧電源５５が遮断されて、各高圧コンデンサ５６からの同一のＥＳＤ印加電圧波形が各プローブ５７ａから各デバイス５４の端子５４ａに印加される。このとき、各デバイス５４の端子５４ｂはプローブ５７ｂを介して接地されている。

図１６では、コンタクトステージ５３が下位置にあって、高電圧電源５５からの高電圧がスイッチ５２を介して高圧コンデンサ５６に充電される。即ち、コンタクトステージ５３が下位置にあるときはプローブ５７ａ、５７ｂとデバイス５４の各端子５４ａ、５４ｂとが離間し、高電圧電源５５が高圧コンデンサ５６に接続されて充電される。

図１７は、図１５のスイッチ５２の接点間ギャップを示しており、点線がコンタクトステージ５３の下位置で、実線がコンタクトステージ５３の上位置を示す図である。

図１７において、ギャップ長Ａはプローブ５７ａ，５７ｂのコンタクト高さであり、ギャップ長Ｂはスイッチ５２の接点５２ａ、５２ｂのコンタクト高さである。このプローブ５７ａ，５７ｂは、所定のストローク範囲で、ばねや弾性体などにより一定付勢力で付勢されてデバイス５４の各端子５４ａ、５４ｂと接触する。また、スイッチ５２の接点５２ａ、５２ｂも、所定のストローク範囲で、ばねや弾性体などにより一定付勢力で付勢されて互いに接続する。

コンタクトステージ５３の上下動作による導電部材間距離（プローブ５７ａ、５７ｂとデバイス５４の各端子５４ａ、５４ｂの距離や、スイッチ５２の接点間距離）に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離のラインを、導電部材間距離の設計値に用いている。

半導体ウエハ８の自動搬送装置のプローバを構成するコンタクトステージ５３は、もともと、複数の検査対象のデバイス５４（または半導体ウエハ８）を吸着して、上下動をするだけではなく、次の複数の検査対象のデバイス５４のＥＳＤ検査を行うために平面を水平移動すると共に、垂直移動する。コンタクトステージ５３の上下動作（垂直移動）が、ＥＳＤ回路に必要な高耐圧リレー（水銀リレー）の動作に対応しており、電気的回路動作に代替している。

以上により、本実施形態３によれば、コンタクトステージ５３の上下動作によりスイッチ５２がオン／オフして高圧コンデンサ５６を充電／放電し、検査対象のデバイス５４のＥＳＤ検査を行うため、検査対象のデバイス５４が多いほど多くの高耐圧リレー（水銀リレー）を不要とすることができると共に、これを駆動させる電源およびＥＳＤコントローラをも不要とすることができる。

本実施形態３においても、上記実施形態１，２の場合と同様に、量産時に、検査対象の複数個のデバイス６に対して一括して、規格に適合したＥＳＤ印加電圧波形で明確かつ正確に高電圧印加試験を行うことにより、高電圧検査を大幅に効率よく行うことができる。

なお、本実施形態３では、一つの高圧コンデンサ５６に対してプローブ５７ａ、５７ｂとデバイス５４の各端子５４ａ、５４ｂとがそれぞれ１対１対応するように構成しているが、検査対象のデバイス個数分だけこれに１対１対応するように高圧コンデンサ５６の数が設けられている。

なお、本実施形態３では、コンタクトステージ５３の上下動作によりスイッチ５２をオン・オフして高圧コンデンサ５６の充電／放電を制御したが、これに限らず、ＥＳＤ試験装置１Ｅにおいて、スイッチ５２に代えて、図１８の絶縁ガス充填スイッチ６１としてもよい。絶縁ガス充填スイッチ６１は、高電圧のために、スイッチ接点が収容される密閉空間内の接点間にアークを引いても絶縁耐性の高いガスをその密閉空間内に充填するので、長寿命となる。

高電圧差のある状態で、スイッチ５２（またはコンタクトプローブ間）の電気的開閉を行うと、光や熱を放射する放電現象が確認できる。スイッチ５２（またはコンタクトプローブ間）で放電が起こった場合、気中放電による発熱がスイッチ５２の接点で起こるため、この放電熱によって、接触面が酸化し、電気的な接触自体が困難となったり、スイッチ５２の接触抵抗の変化により規格に従ったＥＳＤ印加が継続できなくなる。

上記高電圧の放電閾値は、印加電圧やスイッチの接点間距離、温度・湿度などによって変化する。現行技術として、高電圧設備における絶縁開閉装置などの電力機器の絶縁媒体や消弧媒体として利用される高絶縁性を有するガスを用いることが知られているが、同様の手法としてスイッチ接点箇所を密閉し絶縁性ガスを充填することにより、絶縁ガス充填スイッチ６１のようにスイッチの保護を目的とした対策が可能となる。

コンタクトプローブ部の保護としては、プローブの表面酸化による接触抵抗の増大に対して、針先のモニタリングと定期的な研磨処理により規格に基づいたＥＳＤ印加を継続する。または、有害性のないガスであれば、コンタクト部分に常時この気体を吹き付けることも有効な手段である。

なお、本実施形態３では、コンタクトステージ５３（ウエハプローバ）の上下動作によりスイッチ５２をオン・オフして高圧コンデンサ５６の充電／放電を制御したが、これに限らず、図１９では、ＥＳＤ試験装置１Ｆにおいて、スイッチ５２に代えて、コンタクトステージ５３の上下動作を行う駆動源としての軸７１およびこれを上下駆動させるラックとピニオン７２が設けられ、軸７１の先端部（下端面）にスイッチ７３を設けてもよい。即ち、半導体ウエハ５８が上面に固定されたコンタクトステージ５３を上下動作するシャフト（軸７１）の下端面にスイッチ７３を設けてもよい。コンタクトステージ５３が軸７１と共に下側に動いたときにスイッチ７３がオンして高電圧電源５５が高圧コンデンサ５６を充電する。また、コンタクトステージ５３が軸７１と共に上側に動いたときにスイッチ７３はオフして高電圧電源５５と高圧コンデンサ５６が遮断され、ＥＳＤ試験が実行される。

なお、本実施形態３では、コンタクトステージ５３（ウエハプローバ）の上下動作によりスイッチ５２をオン・オフして高圧コンデンサ５６の充電／放電を制御したが、これに限らず、図２０では、ＥＳＤ試験装置１Ｇにおいて、土台５１上のスイッチ５２の接点５２ａが接地され、コンタクトステージ５３側のスイッチ５２の接点５２ｂに５Ｖ程度の電圧源が接続されており、この５Ｖ程度の低電圧源８２が高耐圧トランジスタ８１（絶縁ゲートバイポーラトランジスタＩＧＢＴ）の制御端子に接続され、高電圧電源５５が高耐圧トランジスタ８１を介して高圧コンデンサ５６に接続されている。スイッチ５２がオンすることによって５Ｖ程度の低電圧源８２が機能し、高耐圧トランジスタ８１（絶縁ゲートバイポーラトランジスタＩＧＢＴ）がオンして、高電圧電源５５からの高電圧が高圧コンデンサ５６に充電される。また、スイッチ５２がオフすると、高圧コンデンサ５６に充電された高電圧がＥＳＤ印加電圧波形として各デバイス５４の各端子５４ａに印加される。このとき、低電圧源８２が機能せず、これによって高耐圧トランジスタ８１（絶縁ゲートバイポーラトランジスタＩＧＢＴ）がオフして、高圧コンデンサ５６に対して高電圧電源５５が遮断状態となっている。このメリットは、図１７の場合と比べて、数千Ｖもの高電圧がメカのスイッチ５２に直に印加されず、安全で高寿命である。

なお、本実施形態３では、特に説明しなかったが、上記実施形態２の参考例を適用することができる。即ち、高電圧電源５５は、コンタクトステージ５３（ウエハプローバ）上に半導体ウエハを搭載し、この半導体ウエハに配設された複数の検査対象デバイス５４のダイオード構造に対して逆バイアスとなるように負の高電圧を印加する。この場合、半導体ウエハに配置された複数の検査対象デバイス間がＧＮＤ電位に短絡処理されている。さらに、半導体ウエハの導電外周部が電気的にＧＮＤ電位に短絡処理され、複数の検査対象デバイス５４間で短絡されたＧＮＤ電位と、半導体ウエハの導電外周部が電気的に接続されるコンタクトステージ５３の上面導電層のＧＮＤ電位と、高圧コンデンサ５６および高電圧出力部からなるＥＳＤ回路のＧＮＤ電位とを共通ＧＮＤ電位として接続することにより、複数の検査対象デバイス５４のＧＮＤ端子に対する接続処理を不要とするようにしてもよい。

なお、本実施形態３では、特に説明しなかったが、上記実施形態１の参考例を適用することができる。上記実施形態１の高耐圧リレー３およびその駆動電源、ＥＳＤコントローラ９に代えて、本実施形態３のスイッチ５２とコンタクトステージ５３の上下動機構およびその周辺制御回路を用いることにより、水銀を用いた高耐圧リレー３を用いることなく、上記実施形態１の参考例を適用することができる。即ち、コンタクトステージ５３（ウエハプローバ）上に半導体ウエハを搭載し、この半導体ウエハに配置された複数の検査対象デバイス５４に対する接続処理はプローバを用いて連続的に行う。コンピュータシステムが、コンタクトステージ５３の上下動作を制御すると共にプローバの動作を制御して、複数の検査対象デバイス５４のアドレスを示すウエハマップに基づいてプロービング制御を行うものである。高電圧電源５５はＧＮＤ電位に対して正電源と負電源を搭載し、正電源と負電源とが切替可能に構成され、複数の検査対象デバイス５４に対して順方向バイアスと逆方向バイアスとが切替可能に構成されている。

なお、本実施形態３では、特に詳細には説明しなかったが、半導体試験装置の垂直方向および水平方向に振幅するコンタクトステージ５３を有する装置において、この振幅動作が、ＥＳＤ印加に必要な電気的回路動作に代替している。コンタクトステージ５３の振幅機構が、ＥＳＤ印加回路に必要なスイッチング機構である。高耐圧リレー３と、この動作に必要なタイミングコントローラであるＥＳＤコントローラ９と高耐圧リレー駆動電源とを必要としない。スイッチ５２を共用し、デバイス５４に対してＥＳＤ印加を行うための配線と高圧コンデンサ５６を増加することでデバイス多数個一括処理を実現することができる。スイッチ５２は複数個の印加対象に対して、一律して同期制御となる。高電圧出力部をプローブカード５７の構成とし、デバイス５４をウェハ状態で処理する。前述したが、コンタクトステージ５３を駆動するシャフトの端面にスイッチ機構を備えている。コンタクトステージ５３の振幅動作により、高電圧電源５５から高耐圧コンデンサ５６に充電する機能である。コンタクトステージ５３の振幅動作により、高耐圧コンデンサ５６に充電された電荷をデバイス５４に通電する。デバイスコンタクト５３の上下動作自体がＥＳＤ印加のスイッチング機構である。スイッチ５２の接点やプローブ５７ａ、５７ｂと各端子５４ａ，５４ｂのギャップ長は、コンタクトステージ５３の振幅距離により決まる。スイッチ５２の接点やプローブ５７ａ、５７ｂと各端子５４ａ，５４ｂのギャップ長は、高電圧放電を回避するための基準として、パッセンに従った計算値より決定される。スイッチ５２は、絶縁耐性の高いガスを充てんし、密閉された状態に設置してもよい。

以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、例えばＬＳＩ素子や、ＬＥＤ素子およびレーザ素子などの発光素子などの検査対象デバイスに対してＥＳＤ耐性を検査するＥＳＤ試験装置を用いて高電圧印加検査を行う高電圧検査装置の分野において、検査対象の複数個のデバイスに対して一括して、規格に適合した電流波形（または電圧波形）で明確かつ正確に高電圧印加試験を行うことにより、高電圧検査を大幅に効率よく行うことができる。

１、１Ａ〜１Ｇ ＥＳＤ試験装置
２，２Ｃ 高電圧電源
３ 高耐圧リレー
４ 高圧コンデンサ
５ 印加抵抗
６ 検査対象デバイス
６ａ，６ｂ 端子
７ ウエハステージ
８ 半導体ウエハ
９ ＥＳＤコントローラ
１０，１０Ｃ ＥＳＤ回路
１１ 半導体チップ
１２、１２ａ、１２ｂ 端子
１３ プローブ
２０ プローバ（自動搬送装置）
２１ ＥＳＤ基板箱
２１ａ 配線出力部
２２ プローブカード（接触手段）
２２ａ，２２ｂ プローブ（接触部材）
２３ 配線
２４ コネクタ
２５ 中央円形部
３１ ＥＳＤ基板
３２ 中央円形部
４１ ウエハステージ絶縁層
４２ ウエハステージ導電層
５１ 土台
５２ スイッチ
５２ａ 一方接点
５２ｂ 他方接点
５３ コンタクトステージ
５４ａ，５４ｂ 端子
５４ 検査対象のデバイス
５５ 高電圧電源
５６ 高圧コンデンサ
５７ プルーブカード
５７ａ，５７ｂ プローブ
５８ 半導体ウエハ
６１ 絶縁ガス充填スイッチ
７１ 軸受
７２ ラックピニオン
７３ スイッチ
８１ 高耐圧トランジスタ（絶縁ゲートバイポーラトランジスタＩＧＢＴ）
８２ 低電圧源
１００ 従来型のＥＳＤ試験装置
１０１ 高電圧電源
１０２ 充電用高耐圧リレー
１０３ 放電用高耐圧リレー
１０４ 印加抵抗
１０５ 検査対象デバイス
１０６ 高圧コンデンサ
１０７ タイミングコントローラ
２００ 静電気放電試験用冶具
２０６ ガン保持具
２０１ 電子部品
２０２ プリント配線板
２０２a 配線パタン
２０３ 導電プレート
２０４ プリント板支持具
２０５ 静電気発生ガン
ＰＣ パーソナルコンピュータ

Claims (27)

1. 複数の検査対象デバイスに対してＥＳＤ耐性を検査する高電圧検査装置において、所定の負の高電圧を出力する高電圧電源と、該高電圧電源からの各所定の負の高電圧をそれぞれ、半導体ウエハに配設された複数の検査対象デバイスの各ダイオード構造に対して逆バイアスにそれぞれなるように一括して同時に印加するＥＳＤ回路とを有する高電圧検査装置。
2. 請求項１に記載の高電圧検査装置において、
   前記ＥＳＤ回路は、前記所定の高電圧を一括印加処理すべきデバイス個数分の同一回路構成を有する高電圧検査装置。
3. 請求項２に記載の高電圧検査装置において、
   前記ＥＳＤ回路は、
   前記高電圧電源からの所定の高電圧を蓄積する複数の高電圧容量手段と、該複数の高電圧容量手段からの各所定の高電圧を各抵抗をそれぞれ通して出力する複数の高電圧出力部と、該複数の高電圧容量手段をそれぞれ、該高電圧電源側にそれぞれ接続するかまたは該高電圧出力部側にそれぞれ接続するように切り替える複数の切替手段とを有する高電圧検査装置。
4. 請求項３に記載の高電圧検査装置において、
   前記同一回路構成は、前記高電圧容量手段から前記切替手段さらに前記抵抗を通して前記高電圧出力部に至る回路を独立に前記一括印加処理すべきデバイス個数分有する高電圧検査装置。
5. 請求項３に記載の高電圧検査装置において、
   前記高電圧電源は、前記一括印加処理すべきデバイス個数分の前記複数の高電圧容量手段に応じた充電処理能力があるものを選定する高電圧検査装置。
6. 請求項２または４に記載の高電圧検査装置において、
   前記同一回路構成を一または複数搭載するＥＳＤ基板を複数有する高電圧検査装置。
7. 請求項６に記載の高電圧検査装置において、
   前記ＥＳＤ基板の一または複数を筐体内に収容する高電圧検査装置。
8. 請求項６に記載の高電圧検査装置において、
   前記複数のＥＳＤ基板が中央円形部を空けて立てられて放射状に配置され、該複数のＥＳＤ基板における複数の同一回路構成の各出力端子がそれぞれ該中央円形部側に向けて設けられ、該複数の同一回路構成の各出力端子から前記複数の高電圧出力部のそれぞれを、該中央円形部の下方側に設けられた前記複数の検査対象デバイスの各端子に対して電気的に接続可能に構成されている高電圧検査装置。
9. 請求項７に記載の高電圧検査装置において、
   前記複数の筐体が中央円形部を空けて放射状に配置され、該複数の筐体内に収容された複数のＥＳＤ基板の複数の同一回路構成における各出力端子がそれぞれ該中央円形部側に向けて設けられ、該複数の同一回路構成の各出力端子から前記複数の高電圧出力部のそれぞれを、該中央円形部の下方側に設けられた前記複数の検査対象デバイスの各端子に対して電気的に接続可能に構成されている高電圧検査装置。
10. 請求項８または９に記載の高電圧検査装置において、
    前記複数の同一回路構成の各出力端子から前記高電圧出力部のそれぞれを通した前記複数の検査対象デバイスまでの、前記一括印加処理すべきデバイス個数分の独立した配線を含む距離は全て同一距離として、前記高電圧電源からの同一のＥＳＤ印加電圧波形が該複数の検査対象デバイスにそれぞれ同時に印加されるように構成されている高電圧検査装置。
11. 請求項１０に記載の高電圧検査装置において、
    前記高電圧出力部および、ＧＮＤ電圧源に接続されるＧＮＤ電圧出力部はそれぞれ、前記複数の同一回路構成の各高電圧出力端子およびＧＮＤ出力端子からの複数の配線が上面に接続され、下面に該複数の配線に対応するように接続され、前記複数の検査対象デバイスの各端子に対して電気的に接続可能とされている複数の接触部材が配設された接触手段を有する高電圧検査装置。
12. 請求項１１に記載の高電圧検査装置において、
    前記接触手段は、アームに複数の接触部材を固定したマニピュレータと、複数の接触部材が固定されたプローブカードのいずれかである高電圧検査装置。
13. 請求項１に記載の高電圧検査装置において、
    導電部材間距離に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離のラインを、該導電部材間距離の最小設計値に用いた高電圧検査装置。
14. 請求項１に記載の高電圧検査装置において、
    半導体ウエハに配置された複数の検査対象デバイスに対する接続処理は自動搬送装置を用いて連続的に行う高電圧検査装置。
15. 請求項６〜９のいずれかに記載の高電圧検査装置において、
    前記ＥＳＤ基板は、部品交換用にソケット部を有する高電圧検査装置。
16. 請求項１１に記載の高電圧検査装置において、
    前記接触部材は、放電熱耐性のインジュウムまたはタングステンの材質を用いる高電圧検査装置。
17. 請求項１２に記載の高電圧検査装置において、
    前記プローブカードの基板は、放電回避用の表層配線基板である高電圧検査装置。
18. 請求項１１に記載の高電圧検査装置において、
    前記接触部材は、放電回避用の接触部材間距離を保っている高電圧検査装置。
19. 請求項１２に記載の高電圧検査装置において、
    前記高電圧電源からのＥＳＤ印加電圧波形をモニタリングする手段として、前記プローブカードの基板の接触部材の取り付け元に丸ピンコネクタが設けられている高電圧検査装置。
20. 請求項１に記載の高電圧検査装置において、
    前記半導体ウエハに配置された複数の検査対象デバイス間がＧＮＤ電位に短絡処理されている高電圧検査装置。
21. 請求項２０に記載の高電圧検査装置において、
    前記半導体ウエハの導電外周部が電気的に前記ＧＮＤ電位に短絡処理され、前記複数の検査対象デバイス間で短絡されたＧＮＤ電位と、該半導体ウエハの導電外周部が電気的に接続されるウエハステージ導電層のＧＮＤ電位と、前記ＥＳＤ回路のＧＮＤ電位とを共通ＧＮＤ電位として接続することにより、該複数の検査対象デバイスのＧＮＤ端子に対する接続処理を不要とする高電圧検査装置。
22. 請求項３に記載の高電圧検査装置において、
    コンピュータシステムが、前記切替手段による切替を制御するＥＳＤコントローラおよびプローバの動作を制御して、前記複数の検査対象デバイスのアドレスを示すウエハマップに基づいてプロービング制御を行う高電圧検査装置。
23. 請求項２２に記載の高電圧検査装置において、
    前記複数の高圧コンデンサから前記複数の検査対象デバイスのへの各高電圧の独立の一括印加に対して、前記ＥＳＤコントローラから前記複数の切替手段への制御信号は単一同時制御とする高電圧検査装置。
24. 請求項１に記載の高電圧検査装置において、
    前記複数の検査対象デバイスを搭載したコンタクトステージの上下動作により、スイッチ手段がオン／オフして、複数の検査対象デバイスに１対１に対応する各高電圧容量手段の高電圧を充電／放電し、該各高電圧容量手段からの放電により当該複数の検査対象デバイスのＥＳＤ検査を行う高電圧検査装置。
25. 請求項２４に記載の高電圧検査装置において、
    所定の高電圧を出力する高電圧電源と、該高電圧電源からの所定の高電圧を蓄積する前記一または複数の高電圧容量手段と、該一または複数の高電圧容量手段からの所定の高電圧を出力する一または複数の高電圧出力部とを有し、該高電圧出力部と前記一または複数の検査対象デバイスの各端子を離間させると共に、前記スイッチ手段により該一または複数の高電圧容量手段を該高電圧電源側に接続する第１動作と、スイッチ手段により該一または複数の高電圧容量手段と該高電圧電源を遮断すると共に、該高電圧出力部を前記一または複数の検査対象デバイスの各端子に接続する第２動作とを、前記コンタクトステージの上下動作により切り替える高電圧検査装置。
26. 請求項１２に記載の高電圧検査装置において、
    前記プローブカードにおいて、
    複数あるプローブの針立て設計基準は、導電部材間距離に対する放電限界値の関係をパッセンの法則から計算で求めた理論値と、ＥＳＤ試験を実際に行って求めた実測値とを繋いだ最短距離のラインを、該導電部材間距離の最小設計値に用いたものであり、半導体チップサイズ以上の距離が必要な場合、例えば半導体チップを1個飛ばし又は２個飛ばし以上の空間距離を保つ設計とする高電圧検査装置。
27. 請求項２６に記載の高電圧検査装置において、
    前記プローブカードにおいて、
    １回のコンタクトでプロービングされない空間領域の半導体チップは、パーソナルコンピュータＰＣを主体にした、プロービング制御により順次コンタクト処理され、もれなくＥＳＤ印加を実行する高電圧検査装置。