JP2012220412A - 半導体回路 - Google Patents

Abstract

【課題】簡単な回路構成で故障検出のための試験を行うことができる半導体回路を提供する。
【解決手段】シフトレジスタを有しシリアル−パラレル変換を行う変換回路２４の故障検出を行うための試験時に、シフトレジスタの初段のフリップフロップＦＦ１ＡのＤ入力に、その／Ｑ出力ＢＳ２Ａを供給することで、クロック信号ＣＬＫのサイクル毎に０、１を交互に繰り返す信号を試験パターンとして生成し、この試験パターンを用いて変換回路２４の試験を行うようにして、回路規模の大きな試験回路を搭載しなくとも、簡単な回路構成で故障検出のための試験を行えるようにする。
【選択図】図１

Description

本発明は、故障検出を行うための試験機能を有する半導体回路に関する。

実動作周波数が例えば１ＧＨｚ以上であるシリアル−パラレル変換回路などのような高速なインターフェースを搭載した半導体回路がある。このような高速なインターフェースを搭載した半導体回路において、量産試験時に高速なＩＯ（入力／出力）部分及び内部回路を試験する場合、実動作周波数でインターフェースを試験するには高価な量産テスタを準備する必要があり、試験コストが増加する。

一方、半導体回路の内部に試験回路（ＢＩＳＴ［Built-in Self Test］回路）を搭載することで、実動作周波数での半導体回路の試験が行われてきた。図４は、試験回路を搭載した半導体回路を示す図であり、シリアル−パラレル変換回路を一例として示している。１つのクロックチャンネル１１０及び８つのデータチャンネル１２０（１２０−１〜１２０−８）を有する場合を例示しており、データチャンネル１２０の各々が、入力されるシリアルのデータ信号を８ビットパラレルのデータ信号にシリアル−パラレル変換する。なお、パラレル化のビット数やチャンネル数は、要求仕様に基づいて適宜決定される。

クロックチャンネル１１０は、差動クロック入力バッファ１１１、ＰＬＬ（Phase Locked Loop）回路１１２、及び分周回路１１３を有する。差動クロック入力バッファ１１１は、クロック入力端子ＣＫＩより入力された入力クロック信号が入力される。ＰＬＬ回路１１２は、差動クロック入力バッファ１１１の出力を基に、その出力に対して逓倍（この例では８逓倍）の出力クロック信号を生成し出力する。分周回路１１３は、ＰＬＬ回路１１２から出力された出力クロック信号を分周（この例では８分周）し、分周によって生成された出力クロック信号を出力する。分周回路１１３から出力された出力クロック信号は、データチャンネル１２０から出力されるパラレルのデータ信号用のクロック信号ＣＫＯとして出力される。

また、データチャンネル１２０の各々は、差動データ入力バッファ１２１、ランダム信号生成回路（パターンジェネレータ）１２２、セレクタ１２３、変換回路１２４、及び信号検証回路（パターンチェッカ）１２５を有する。差動データ入力バッファ１２１は、データ入力端子ＤＴＩより入力されたシリアルのデータ信号が入力される。ランダム信号生成回路１２２は、試験を行うためのＰＲＢＳ（擬似ランダムビットシーケンス）のような試験パターンを生成する。セレクタ１２３は、半導体回路の動作状態（動作モード）に応じて、差動データ入力バッファ１２１の出力又はランダム信号生成回路１２２の出力を選択的に変換回路１２４に供給する。変換回路１２４は、ＰＬＬ回路１１２の出力クロック信号及び分周回路１１３の出力クロック信号を用いて、セレクタ１２３から供給されるシリアルのデータ信号を８ビットパラレルのデータ信号に変換し出力する。信号検証回路１２５は、変換回路１２４の出力に基づいて故障の有無を検証する。

通常動作時には、データ入力端子ＤＴＩより入力されたシリアルのデータ信号が、差動データ入力バッファ１２１及びセレクタ１２３を介して変換回路１２４に入力される。そして、入力されたシリアルのデータ信号は、変換回路１２４で８ビットパラレルのデータ信号に変換され、パラレルのデータ信号ＤＴＯ［１：８］として出力される。一方、試験時には、ランダム信号生成回路１２２で生成された試験パターンが、セレクタ１２３を介して変換回路１２４に入力されて８ビットパラレルのデータ信号に変換される。そして、変換回路１２４の出力に基づいて、信号検証回路１２５によって故障の有無が検証され、検証結果がエラーフラグ出力ＥＲＦとして出力される。

また、組合せ論理素子及び順次論理素子によってデジタル信号を処理するデジタル信号処理装置に、試験パターン発生器を形成させて、一連の試験パターンにより検証を行うデジタル信号処理装置が提案されている（例えば、特許文献１参照）。

特開昭５７−５２９５０号公報

図４に示したように半導体回路の内部に試験回路（ランダム信号生成回路１２２及び信号検証回路１２５）を搭載することで、実動作速度での試験が可能になる。しかしながら、インターフェースの多チャンネル化や動作速度が高速化してきており、数百個程度のフリップフロップ数の回路規模の試験回路（ランダム信号生成回路及び信号検証回路）を搭載することは、非常に回路構成上の面積や信号配線の負荷を増大させる。また、試験回路を含む半導体回路の設計工数が増加し、コストを増大させる。例えば、図４に示した構成において、ランダム信号生成回路１２２は、ＰＬＬ回路１１２の出力クロック信号で動作し、シリアルのデータ信号に対応する試験パターンを生成するために、高速で動作することが要求される。また、ＰＬＬ回路１１２の出力クロック信号を供給するクロックラインに対して、数百個程度のフリップフロップ数の回路規模のランダム信号生成回路１２５が接続されるために、信号配線の負荷が増大する。

本発明の目的は、簡単な回路構成で故障検出のための試験を行うことができる半導体回路を提供することにある。

本発明の一観点によれば、第１のクロック信号で動作するＮ個（Ｎは２以上の自然数）の第１のフリップフロップが縦属接続されたシフトレジスタと、第１のフリップフロップの出力信号に基づいて半導体回路の故障検出を行う検証回路と、出力端がシフトレジスタの初段の第１のフリップフロップのデータ入力端に接続される第１のセレクタとを有する半導体回路が提供される。第１のセレクタは、試験時には、シフトレジスタの初段の第１のフリップフロップの出力信号に対して論理反転した信号をシフトレジスタに出力し、試験時以外のときには、データ入力端子より入力された信号をシフトレジスタに出力する。

本発明によれば、試験時には、シフトレジスタの初段の第１のフリップフロップの出力信号に対して論理反転した信号をシフトレジスタに出力することにより、試験パターンを生成して半導体回路の故障検出に係る試験を行うことができる。したがって、回路規模の大きな試験回路を搭載しなくとも、簡単な回路構成で故障検出のための試験を行うことができる。

本発明の実施形態における半導体回路の構成例を示す図である。 本実施形態における複数のデータチャンネルを有する半導体回路の構成例を示す図である。 本実施形態における試験動作を説明するタイミングチャートである。 試験回路を搭載した半導体回路の一例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
半導体回路におけるフリップフロップの故障としては、セットアップ時間やホールド時間などのタイミングに係る故障、及び入力から出力へのデータが遷移しない、突き抜けるなどの論理に係る故障があると考えられる。したがって、フリップフロップで構成されたシフトレジスタやそれを用いたシリアル−パラレル変換回路などの回路を試験するのであれば、試験パターンとしてランダムパターンを用いなくとも、“０１０１０１・・・”のように０、１を繰り返す試験パターンで故障検出が可能である。以下に説明する本発明の実施形態における半導体回路は、図４に示したようなランダム信号生成回路及び信号検証回路を用いることなく、半導体回路における故障検出のための試験を実行可能にしたものである。

図１は、本発明の実施形態における半導体回路の構成例を示す図であり、シフトレジスタを有するシリアル−パラレル変換回路を一例として示している。図１には、半導体回路における１つのクロックチャンネル１０及び１つのデータチャンネル２０を示している。データチャンネル２０は、入力されるシリアルのデータ信号を８ビットパラレルのデータ信号にシリアル−パラレル変換する。

クロックチャンネル１０は、差動クロック入力バッファ１１、ＰＬＬ（Phase Locked Loop）回路１２、及び分周回路１３を有する。差動クロック入力バッファ１１は、クロック入力端子ＣＫＩより入力されたクロック信号が入力される。ＰＬＬ回路１２は、差動クロック入力バッファ１１の出力を基に、その出力に対して逓倍（図１に示す例では８逓倍）の出力クロック信号ＳＧＢを生成し出力する。分周回路１３は、後述するセレクタ２３から出力されるクロック信号ＣＬＫが入力される。分周回路１３は、クロック信号ＣＬＫを分周（図１に示す例では８分周）し、分周によって生成された出力クロック信号ＣＤＩＶを出力する。また、図示していないが、分周回路１３から出力された出力クロック信号ＣＤＩＶは、データチャンネル２０から出力されるパラレルのデータ信号用のクロック信号として出力される。

データチャンネル２０は、差動データ入力バッファ２１、セレクタ２２、２３、変換回路２４、及び検証回路２５を有する。差動データ入力バッファ２１は、データ入力端子ＤＴＩより入力されたシリアル信号が入力される。

セレクタ２２は、試験パターンイネーブル信号ＴＰＥに応じて、差動データ入力バッファ２１の出力ＳＧＡ又はフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａを選択し出力Ｓ１ＡとしてフリップフロップＦＦ１ＡのＤ入力に出力する。試験パターンイネーブル信号ＴＰＥは、通常動作時に“０”とされ、試験時（テストモード時）に“１”とされる。セレクタ２２は、通常動作時には差動データ入力バッファ２１の出力ＳＧＡを出力Ｓ１Ａとして出力し、試験時（テストモード時）にはフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａを出力Ｓ１Ａとして出力する。

セレクタ２３は、クロック選択信号ＣＳＥＬに応じて、ＰＬＬ回路１２の出力クロック信号ＳＧＢ又は差動データ入力バッファ２１の出力ＳＧＡを選択しクロック信号ＣＬＫとして出力する。セレクタ２３は、クロック選択信号ＣＳＥＬが“０”であればＰＬＬ回路１２の出力クロック信号ＳＧＢをクロック信号ＣＬＫとして出力し、クロック選択信号ＣＳＥＬが“１”であれば差動データ入力バッファ２１の出力ＳＧＡを選択しクロック信号ＣＬＫとして出力する。

変換回路２４は、セレクタ２３から出力されるクロック信号ＣＬＫ及び分周回路１３の出力クロック信号ＣＤＩＶを用いて、セレクタ２２からの出力Ｓ１Ａを８ビットパラレルの信号に変換し出力する。変換回路２４は、クロック信号ＣＬＫで動作するフリップフロップＦＦｉＡ（ｉは添え字であり、ｉ＝１〜８の自然数、以下についても同様）、及び分クロック信号ＣＤＩＶで動作するフリップフロップＦＦ（ｉ＋１）Ｂを有する。

フリップフロップＦＦｉＡは、そのＤ入力にフリップフロップＦＦ（ｉ−１）ＡのＱ出力ＳｉＡ（ただし、フリップフロップＦＦ１ＡのＤ入力にはセレクタ２２の出力Ｓ１Ａ）が入力されるように縦属接続される。また、フリップフロップＦＦ（ｉ＋１）Ｂは、そのＤ入力にフリップフロップＦＦｉＡのＱ出力Ｓ（ｉ＋１）Ａが入力される。つまり、縦属接続されたフリップフロップＦＦｉＡは、クロック信号ＣＬＫでデータをシフトするシフトレジスタを構成する。また、フリップフロップＦＦ（ｉ＋１）Ｂは、シフトレジスタを構成するフリップフロップＦＦｉＡのＱ出力Ｓ（ｉ＋１）Ａをクロック信号ＣＤＩＶでラッチする。フリップフロップＦＦ（ｉ＋１）ＢのＱ出力Ｓ（ｉ＋１）Ｂは、出力端子よりデータ信号ＤＴＯ［ｉ］として出力される。また、フリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａは、出力端子より出力信号ＣＨＫ［１］として出力される。

検証回路２５は、試験対象となる変換回路２４における故障の有無を検証する。検証回路２５は、排他的論理和演算回路（ＥＯＲ回路）ＬＧ（ｉ＋１）、ＬＧＰ、フリップフロップＦＦ（ｉ＋１）Ｃ、ＦＦＰ、及びインバータ２６を有する。ＥＯＲ回路ＬＧ（ｉ＋１）は、変換回路２４のフリップフロップＦＦ（ｉ＋１）ＢのＱ出力Ｓ（ｉ＋１）Ｂ及びフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａが入力され、その演算結果を出力する。また、ＥＯＲ回路ＬＧＰは、フリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａ及びフリップフロップＦＦ８ＡのＱ出力Ｓ９Ａが入力され、その演算結果を出力する。

フリップフロップＦＦ（ｉ＋１）Ｃ、ＦＦＰは、インバータ２６を介して供給されるクロック信号ＣＤＩＶで動作する。フリップフロップＦＦ（ｉ＋１）Ｃは、そのＤ入力にＥＯＲ回路ＬＧ（ｉ＋１）の出力が入力され、そのＱ出力が出力端子より出力信号ＥＲＦ［３］として出力される。また、フリップフロップＦＦＰは、そのＤ入力にＥＯＲ回路ＬＧＰの出力が入力され、そのＱ出力が出力端子より出力信号ＥＲＦ［２］として出力される。

次に、動作について説明する。
＜通常動作時＞
通常動作時には、試験パターンイネーブル信号ＴＰＥ及びクロック選択信号ＣＳＥＬがともに“０”とされる。したがって、セレクタ２２は、差動データ入力バッファ２１の出力ＳＧＡ、すなわちデータ入力端子ＤＴＩより入力されたシリアル信号を出力Ｓ１Ａとして変換回路２４に出力する。また、セレクタ２３は、ＰＬＬ回路１２の出力クロック信号ＳＧＢ、すなわちクロック入力端子ＣＫＩより入力されたクロック信号に対し８逓倍のクロック信号をクロック信号ＣＬＫとして出力する。

変換回路２４は、クロック信号ＣＬＫを用いてシフトレジスタを構成するフリップフロップＦＦｉＡによりセレクタ２２の出力Ｓ１Ａを順次シフトさせる。また、変換回路２４のフロップＦＦ（ｉ＋１）Ｂは、フリップフロップＦＦｉＡのＱ出力Ｓ（ｉ＋１）Ａをクロック信号ＣＤＩＶでラッチし、出力端子よりデータ信号ＤＴＯ［ｉ］として出力する。このようにして、データ入力端子ＤＴＩより入力されたシリアル信号が８ビットパラレルのデータ信号ＤＴＯ［１：８］にシリアル−パラレル変換され出力される。

＜試験時（テストモード時）＞
試験時（テストモード時）には、試験パターンイネーブル信号ＴＰＥ及びクロック選択信号ＣＳＥＬがともに“１”とされる。したがって、セレクタ２２は、変換回路２４においてシフトレジスタを構成するフリップフロップＦＦｉＡにおける初段のフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２Ａを出力Ｓ１Ａとして変換回路２４に出力する。また、セレクタ２３は、差動データ入力バッファ２１の出力ＳＧＡ、すなわちデータ入力端子ＤＴＩより入力された信号（試験クロック信号）をクロック信号ＣＬＫとして出力する。

これにより、変換回路２４のフリップフロップＦＦｉＡで構成されたシフトレジスタには、“０１０１０１・・・”とクロック信号ＣＬＫのサイクル毎に０、１を交互に繰り返す信号（トグル状に変化する信号）が伝搬していく。本実施形態では、この信号を試験パターンとして変換回路２４における故障検出を行う。また、変換回路２４のフロップＦＦ（ｉ＋１）Ｂにより、シフトレジスタを構成するフリップフロップＦＦｉＡのＱ出力Ｓ（ｉ＋１）Ａをクロック信号ＣＤＩＶでラッチし出力Ｓ（ｉ＋１）Ｂとして検証回路２５に出力する。検証回路２５は、変換回路２４からの出力ＢＳ２Ａ、Ｓ９Ａ、Ｓ（ｉ＋１）Ｂ等を用いて、変換回路２４における故障の有無を検証する。

図１に示した例では、以下のような検証を行うことが可能である。なお、以下に説明する検証方法は一例であって、これに限定されるものではない。検証する機能に合わせて検証回路２５を適宜構成することで、以下に示す機能以外の検証も可能である。

（１）出力端子より出力された出力信号ＣＨＫ［１］と期待値をＬＳＩテスタなどを用いて比較する。これにより、試験パターンとしての“０１０１０１・・・”と変化する信号が正しく生成できているか否か、すなわち初段の分周回路が正しく動作しているか否かを出力端子で確認することができる。

（２）検証回路２５において、変換回路２４のフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２ＡとフリップフロップＦＦ８ＡのＱ出力Ｓ９ＡとをＥＯＲ回路ＬＧＰで期待値比較を行う。図１に示した例では、検証回路２５は、分周回路１３の出力クロック信号ＣＤＩＶが立ち下がるタイミングで期待値比較を行い、結果を出力端子より出力信号ＥＲＦ［２］として出力する。これにより、変換回路２４のフリップフロップＦＦｉＡで構成されるシフトレジスタで“０１０１０１・・・”の信号が正しく伝搬しているか否か、すなわちシフトレジスタが動作しているか否かを確認することができる。

（３）検証回路２５において、変換回路２４のフリップフロップＦＦ（ｉ＋１）ＢのＱ出力Ｓ（ｉ＋１）ＢとフリップフロップＦＦ１Ａの／Ｑ出力ＢＳ２ＡとをＥＯＲ回路ＬＧ（ｉ＋１）で期待値比較を行う。図１に示した例では、検証回路２５は、分周回路１３の出力クロック信号ＣＤＩＶが立ち下がるタイミングで期待値比較を行い、結果を出力端子より出力信号ＥＲＦ［３］として出力する。これにより、変換回路２４でパラレル信号が正しく生成されているか否か、すなわち８ビットパラレルの信号への変換が正しく行われているか否かを確認することができる。

図３は、本実施形態における試験動作を説明するタイミングチャートである。図３に示す信号名は、図１に示したクロック信号及び各フリップフロップの出力に対応している。セレクタ２３より出力されるクロック信号ＣＬＫに基づいて、８分周したクロック信号ＣＤＩＶと基準データとなる出力ＢＳ２Ａが生成される。変換回路２４における故障検出のための検証回路２５での期待値比較は、分周回路１３のクロック信号ＣＤＩＶを基準にその立ち下がりエッジを用いて、出力ＢＳ２Ａと、出力Ｓ９Ａ及び出力Ｓ２Ｂ〜Ｓ９Ｂとで行われる。図３に示す例では、分周回路１３のクロック信号ＣＤＩＶが立ち下がる時刻Ｔ１２において、出力ＢＳ２Ａと、出力Ｓ９Ａ及び出力Ｓ３Ｂ、Ｓ５Ｂ、Ｓ７Ｂ、Ｓ９Ｂとで期待値比較が行われる。なお、出力ＢＳ２Ａと、出力Ｓ２Ｂ、Ｓ４Ｂ、Ｓ６Ｂ、Ｓ８Ｂとの期待値比較は、分周回路１３のクロック信号ＣＤＩＶの次の立ち下がりエッジで行われる。

図２は、本実施形態における複数のデータチャンネルを有する半導体回路の構成例を示す図である。図２には、１つのクロックチャンネル１０及び８つのデータチャンネル２０−１〜２０−８を有するシリアル−パラレル変換回路を一例として示している。データチャンネル２０−１〜２０−８の各々が、図１に示したデータチャンネル２０に相当し、入力されるシリアルのデータ信号を８ビットパラレルのデータ信号にシリアル−パラレル変換する。

クロックチャンネル１０は、差動クロック入力バッファ１１、ＰＬＬ回路１２、及び分周回路１３を有する。また、データチャンネル２０−１〜２０−８の各々は、差動データ入力バッファ２１、セレクタ２２、２３、変換回路２４、及び検証回路２５を有する。クロックチャンネル１０及びデータチャンネル２０−１〜２０−８が有する各構成要素は、図１に示したクロックチャンネル１０及びデータチャンネル２０が有する各構成要素に対応し、構成や機能等は同様であるのでその説明は省略する。

本実施形態によれば、シフトレジスタを有しシリアル−パラレル変換を行う変換回路２４の故障検出を行うための試験時（テストモード時）には、シフトレジスタにおける初段のフリップフロップＦＦ１ＡのＤ入力に、その／Ｑ出力ＢＳ２Ａを供給する。これにより、“０１０１０１・・・”とクロック信号ＣＬＫのサイクル毎に０、１を交互に繰り返す信号を試験パターンとして生成し、この試験パターンを用いて変換回路２４の故障検出に係る検証を行う。これにより、数百個程度のフリップフロップ数の回路規模の試験回路（ランダム信号生成回路及び信号検証回路）を搭載しなくとも、シフトレジスタへの入力を制御することで試験パターンを生成することができる。したがって、回路構成上の面積や信号配線の負荷や、設計工数を増大させずに、簡単な回路構成で故障検出のための試験を行うことができる。また、検証回路についても、複雑な回路を用いることなく、ＥＯＲ回路とフリップフロップとの簡単な回路構成で実現することができる。

また、ＰＬＬ回路１２の出力クロック信号ＳＧＢ又は差動データ入力バッファ２１の出力ＳＧＡをクロック信号ＣＬＫとして出力するセレクタ２３を設け、試験時（テストモード時）には差動データ入力バッファ２１の出力ＳＧＡをクロック信号ＣＬＫとして出力する。これにより、データ入力端子ＤＴＩより入力される信号を試験クロックとして用いて試験を行うことができ、任意の動作速度での試験を行うことができる。例えば、実動作速度よりも低速で動作させて試験を行ったり、試験中にクロック信号の供給／停止を制御することで動作の実行や停止を任意に制御して試験を行ったりすることが可能になる。なお、試験時（テストモード時）において、クロック選択信号ＣＳＥＬを“０”とすることで、ＰＬＬ回路１２の出力クロック信号ＳＧＢを用いた実動作速度での試験が可能になる。また、実動作速度での試験だけを行う場合には、セレクタ２３を設けずに、ＰＬＬ回路１２の出力クロック信号ＳＧＢをクロック信号ＣＬＫとして供給するようにしても良い。

なお、試験時（テストモード時）には、シフトレジスタにおける初段のフリップフロップＦＦ１ＡのＤ入力に、その／Ｑ出力ＢＳ２Ａを供給するようにしているが、これに限定されるものではなく。クロック信号ＣＬＫのサイクル毎に論理反転する信号が、フリップフロップＦＦ１ＡのＤ入力に入力されれば良く、例えばフリップフロップＦＦ１ＡのＱ出力Ｓ２Ａをインバータで論理反転しＤ入力に入力するようにしても良い。また、図１に示した例においては、セレクタ２２を介してフリップフロップＦＦ１Ａの出力をそのＤ入力に供給しているが、ホールド対策として遅延を与える遅延回路を適宜設けるようにしても良い。

また、本実施形態における半導体回路として、入力されるシリアルのデータ信号を８ビットパラレルのデータ信号に変換するシリアル−パラレル変換回路を一例として示したが、パラレル化のビット数は、これに限定されず、要求仕様等に基づいて適宜決定される。パラレル化のビット数がＮビット（Ｎは２以上の自然数）であれば、Ｎ個のフリップフロップでシフトレジスタを構成し、その各フリップフロップの出力を分周回路１３の出力クロック信号ＣＤＩＶで動作するＮ個のフリップフロップでラッチするようにすれば良い。また、このとき、ＰＬＬ回路１２は、差動クロック入力バッファ１１の出力に対してＮ逓倍の出力クロック信号ＳＧＢを生成して出力し、分周回路１３は、クロック信号ＣＬＫをＮ分周し出力クロック信号ＣＤＩＶとして出力すれば良い。また、半導体回路が有するデータチャンネルのチャンネル数も、例示したものに限定されず、要求仕様等に基づいて適宜決定される。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ クロックチャンネル
１１ 差動クロック入力バッファ
１２ ＰＬＬ回路
１３ 分周回路
２０ データチャンネル
２１ 差動データ入力バッファ
２２、２３ セレクタ
２４ 変換回路
２５ 検証回路
ＦＦ１Ａ〜ＦＦ８Ａ、ＦＦ２Ｂ〜ＦＦ９Ｂ、ＦＦ２Ｃ〜ＦＦ９Ｃ、ＦＦＰ フリップフロップ
ＬＧ２〜ＬＧ９、ＬＧＰ 排他的論理和演算回路（ＥＯＲ回路）

Claims (4)

1. 故障検出を行うための試験機能を有する半導体回路であって、
   第１のクロック信号で動作するＮ個（Ｎは２以上の自然数）の第１のフリップフロップが縦属接続されたシフトレジスタと、
   前記第１のフリップフロップの出力信号に基づいて、前記半導体回路の故障検出を行う検証回路と、
   出力端が前記シフトレジスタの初段の第１のフリップフロップのデータ入力端に接続され、試験時には、前記シフトレジスタの初段の第１のフリップフロップの出力信号に対して論理反転した信号を前記シフトレジスタに出力し、前記試験時でないときには、データ入力端子より入力された信号を前記シフトレジスタに出力する第１のセレクタとを有することを特徴とする半導体回路。
2. 前記第１のクロック信号をＮ分周して第２のクロック信号を生成し出力する分周回路と、
   前記Ｎ個の第１のフリップフロップの内の対応する１つの第１のフリップフロップの出力端がデータ入力端に接続され、前記第２のクロック信号を用いて前記第１のフリップフロップの出力信号をラッチするＮ個の第２のフリップフロップを有し、
   前記検証回路は、前記第１のフリップフロップの出力信号及び前記第２のフリップフロップの出力信号に基づいて前記半導体回路の故障検出を行うことを特徴とする請求項１記載の半導体回路。
3. クロック入力端子より入力される入力クロック信号を基に、当該入力クロック信号に対してＮ逓倍したクロック信号を生成し出力する位相ロックループ回路と、
   入力される選択制御信号に応じて、前記データ入力端子より入力された信号又は前記位相ロックループ回路から出力されるクロック信号を前記第１のクロック信号として出力する第２のセレクタとを有することを特徴とする請求項１又は２記載の半導体回路。
4. 前記シフトレジスタ、前記検証回路、前記第１のセレクタ、及び前記Ｎ個の第２のフリップフロップを１組とするデータ処理部を複数有することを特徴とする請求項２記載の半導体回路。

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