JP2012205455A - 軽負荷または無負荷時におけるスイッチング電源の制御方法およびスイッチング電源 - Google Patents

Abstract

【課題】応答速度を向上させ、かつ電力の内部損失を低減することができる無負荷または軽負荷時におけるスイッチング電源の制御方法を提供すること。
【解決手段】降圧型の出力電圧Ｖｏｕｔが、第１の基準電圧Ｖｒｅｆ１≦Ｖｏｕｔ≦第２の基準電圧Ｖｒｅｆ２であるか否かを判定するステップと、このステップによる判定結果に基づいて、Ｖｒｅｆ１≦Ｖｏｕｔ≦Ｖｒｅｆ２になるように、ハイサイドＦＥＴおよびローサイドＦＥＴを制御するステップと、を具備し、前記制御ステップは、Ｖｏｕｔ＜Ｖｒｅｆ１の場合に、ハイサイドＦＥＴの一度の導通によって増加する出力電圧の量ΔＶ１がΔＶ１＜Ｖｒｅｆ２−Ｖｒｅｆ１になるようにハイサイドＦＥＴをスイッチングさせ、Ｖｏｕｔ＞Ｖｒｅｆ２の場合に、ローサイドＦＥＴの一度の導通によって減少する出力電圧の量ΔＶ１が、ΔＶ１＜Ｖｒｅｆ２−Ｖｒｅｆ１になるようにローサイドＦＥＴをスイッチングさせる。
【選択図】図４

Description

本発明の実施形態は、軽負荷または無負荷時におけるスイッチング電源の制御方法およびスイッチング電源に関する。

従来のスイッチング電源は、所望の電圧を出力する入力源と、この入力源に接続された第１のスイッチング素子と、この第１のスイッチング素子と接地との間に、互いに並列に接続された第２のスイッチング素子およびダイオードと、これらのスイッチ間に一端が接続されたチョークコイルと、このコイルの他端と接地と間に接続されたコンデンサと、を具備し、コンデンサ間に発生する電圧を、出力電圧として負荷に供給する。

このスイッチング電源において、軽負荷または無負荷時における第１、第２のスイッチング素子は、以下のように制御される。

第１に、出力電圧が規定値より大きいとき、第１、第２のスイッチング素子が共に非導通となるように制御される。これにより、コンデンサに充電された電力は負荷から放電されるため、出力電圧は低下する。

第２に、出力電圧が設定値より小さいとき、第２のスイッチング素子を非導通にしたまま、第１のスイッチング素子のみをスイッチングするように制御される。これにより、第１のスイッチング素子が導通するときにコンデンサに電力が充電されるため、出力電圧は上昇する。

このような従来のスイッチング電源において、以下の問題がある。第１に、出力電圧が規定値より大きいとき、第１、第２のスイッチング素子を共に非導通した状態でキャパシタに充電された電力を負荷から放電するため、放電時間が長く、スイッチング電源の応答速度が遅い問題がある。特に、コンデンサとして、大容量のコンデンサが適用されている場合、放電時間は非常に長くなる。

第２に、出力電圧が規定値より小さいとき、第２のスイッチング素子を非導通にしたままの状態で第１のスイッチング素子のみをスイッチングさせると、第１、第２のスイッチング素子が共に非導通のときにダイオードに電流が流れるため、ダイオードにおいて電圧降下が発生し、電源内部で電力が損失する問題がある。

特開平８−３３１８３８号公報

本発明の実施形態は、応答速度を向上させ、かつ電力の内部損失を低減することができる軽負荷または、無負荷時におけるスイッチング電源の制御方法およびスイッチング電源を提供することを目的とする。

本発明の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法は、インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する無負荷または軽負荷時における降圧型、または昇圧型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップによる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するステップと、を具備し、前記第１のスイッチング素子および前記第２のスイッチング素子を制御するステップは、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第１のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第２の基準電圧より大きい場合は、前記第２のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせる。

また、本発明の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法は、インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する無負荷または軽負荷時における反転型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するステップと、を具備し、前記第１のスイッチング素子および前記第２のスイッチング素子を制御するステップは、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第２のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせ、前記出力電圧が前記第２の基準電圧より大きい場合は、前記第１のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させる。

また、本発明の実施形態に係るスイッチング電源は、インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する降圧型、または昇圧型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第１のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第２の基準電圧より大きい場合は、前記第２のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせる。

また、本発明の実施形態に係るスイッチング電源は、インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する反転型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第２のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせ、前記出力電圧が前記第２の基準電圧より大きい場合は、前記第１のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させる。

第１の実施形態に係るスイッチング電源を示す図である。 第１の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法であって、出力電圧が、第１の基準電圧と第２の基準電圧との間の電圧である場合における制御方法を示すフローチャートである。 第１の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法であって、出力電圧が第１の基準電圧より小さい場合における制御方法を示すフローチャートである。 出力電圧が第１の基準電圧より小さい場合において、ハイサイドＦＥＴおよびローサイドＦＥＴにそれぞれ供給される第１、第２の制御パルス、チョークコイルを流れるインダクタンス電流、および出力電圧の関係を示す波形図であり、同図（ａ）はハイサイドＦＥＴに供給される第１の制御パルスの波形、同図（ｂ）はローサイドＦＥＴに供給される第２の制御パルスの波形、同図（ｃ）はインダクタンス電流の波形、同図（ｄ）は出力電圧の波形を示す。 第１の実施形態に係るスイッチング電源の制御方法であって、出力電圧が第２の基準電圧より大きい場合における制御方法を示すフローチャートである。 出力電圧が、第２の基準電圧より大きい場合において、ハイサイドＦＥＴおよびローサイドＦＥＴにそれぞれ供給される第１、第２の制御パルス、チョークコイルを流れるインダクタンス電流、および出力電圧の関係を示す波形図であり、同図（ａ）はハイサイドＦＥＴに供給される第１の制御パルスの波形、同図（ｂ）はローサイドＦＥＴに供給される第２の制御パルスの波形、同図（ｃ）はインダクタンス電流の波形、同図（ｄ）は出力電圧の波形を示す。 第２の実施形態に係るスイッチング電源を示す図である。 第３の実施形態に係るスイッチング電源を示す図である。 第４の実施形態に係るスイッチング電源を示す図である。

以下、本発明の実施の形態に係る軽負荷または、無負荷時におけるスイッチング電源の制御方法およびスイッチング電源について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係るスイッチング電源を示す図である。このスイッチング電源１０は、いわゆるＤＣ／ＤＣコンバータであり、より詳しくは、同期整流方式の降圧型コンバータである。また、ＤＣ／ＤＣコンバータの制御方式はデシタル制御方式である。

図１に示すように、スイッチング電源１０は、入力端子および出力端子を有しており、これらの端子間に、降圧型の電源本体１０−１（以下、電源本体１０−１と称する）を有する。電源本体１０−１は、入力端子に入力源１１が接続され、出力端子に負荷１２が接続されると、入力源１１から供給される電圧Ｖｉｎを任意の出力電圧Ｖｏｕｔに降圧して、負荷１２に供給する。

電源本体１０−１は、第１のスイッチング素子としてのハイサイドＦＥＴ１３、および第２のスイッチング素子としてのローサイドＦＥＴ１４を有する。

ハイサイドＦＥＴ１３のドレイン端子は、マイナス端子が接地された入力源１１のプラス端子に接続される。ハイサイドＦＥＴ１３のソース端子は、ローサイドＦＥＴ１４のドレイン端子に接続される。また、ローサイドＦＥＴ１４のソース端子は接地される。

なお、図１に示される電源本体１０−１において、ハイサイドＦＥＴ１３はＮチャンネルＦＥＴであるが、ＰチャンネルＦＥＴであってもよい。ハイサイドＦＥＴ１３としてＰチャンネルＦＥＴを適用する場合、ソース端子が入力源１１のプラス端子に接続され、ドレイン端子がローサイドＦＥＴ１４のドレイン端子に接続される。

また、図１に示される電源本体１０−１において、ローサイドＦＥＴ１４はＮチャンネルＦＥＴであるが、ＰチャンネルＦＥＴであってもよい。ローサイドＦＥＴ１４としてＰチャンネルＦＥＴを適用する場合、ソース端子がハイサイドＦＥＴ１３のソース端子に接続され、ドレイン端子が接地される。

電源本体１０−１は、ダイオード１５、インダクタンス素子としてのチョークコイル１６、および出力電圧Ｖｏｕｔの変動を抑制して平滑化するための大容量のコンデンサ１７を有する。

ダイオード１５のカソードは、ハイサイドＦＥＴ１３のソース端子と、ローサイドＦＥＴ１４のドレイン端子との間に接続され、ダイオード１５のアノードは接地される。チョークコイル１６の一端は、ハイサイドＦＥＴ１３のソース端子と、ローサイドＦＥＴ１４のドレイン端子との間に接続され、チョークコイル１６の他端は、負荷１２に接続される。コンデンサ１７の一端は、チョークコイル１６の他端と負荷１２との間に接続される。コンデンサ１７の他端は接地される。

なお、ダイオード１５は、ローサイドＦＥＴ１４と一体形成されたボディダイオードを使用してもかまわない。

スイッチング電源１０は、出力電圧Ｖｏｕｔが基準電圧の範囲内であるか否かを判定する電圧判定部１８を有する。電圧判定部１８は、チョークコイル１６の他端と負荷１２との間において、コンデンサ１７より負荷１２側に接続される。

電圧判定部１８は、第１の分圧抵抗１９、第２の分圧抵抗２０、Ａ／Ｄコンバータ２１、第１の基準電圧に基づいたデジタル値を出力する第１の基準値生成回路２２、第２の基準電圧に基づいたデジタル値を出力する第２の基準値生成回路２３、および判定回路２４を有する。

第１の分圧抵抗１９の一端は、チョークコイル１６の他端と負荷１２との間において、コンデンサ１７より負荷１２側に接続される。第１の分圧抵抗１９の他端は、第２の分圧抵抗２０の一端に接続される。第２の分圧抵抗２０の他端は、接地される。Ａ／Ｄコンバータ２１は、第１の分圧抵抗１９の他端と第２の分圧抵抗２０の一端との間に接続される。

第１の分圧抵抗１９および第２の分圧抵抗２０は、コンデンサ１７の両端子間の電位差Ｖｃ（＝Ｖｏｕｔ）を分圧して、規定のＡ／Ｄコンバータ２１の入力電圧Ｖｄに変換する。Ａ／Ｄコンバータ２１は、分圧された電圧Ｖｄを一定時間毎にサンプリングして、デジタル値に変換する。

また、第１の基準値生成回路２２、および第２の基準値生成回路２３は、判定回路２４に接続される。判定回路２４は、Ａ／Ｄコンバータ２１に接続される。

判定回路２４は、Ａ／Ｄコンバータ２１から出力される分圧Ｖｄのデジタル値と、第１の基準値生成回路２２によって生成された、第１の基準電圧Ｖｒｅｆ１に基づくデジタル値、および第２の基準値生成回路２３によって生成された、第２の基準電圧Ｖｒｅｆ２に基づくデジタル値と、を比較することによって、出力電圧Ｖｏｕｔが、基準電圧の範囲内であるか否か、すなわち、第１の基準電圧Ｖｒｅｆ１と、第２の基準電圧Ｖｒｅｆ１と、の間の電圧であるか否かを判定する。

なお、第１の基準電圧Ｖｒｅｆ１、および第２の基準電圧Ｖｒｅｆ２は、許容される出力電圧Ｖｏｕｔの変動の範囲内において、任意に設定された電圧であり、Ｖｒｅｆ２＞Ｖｒｅｆ１の関係を満たす電圧である。

スイッチング電源１０は、電圧判定部１８による出力電圧Ｖｏｕｔの判定結果に基づいて、出力電圧Ｖｏｕｔを、第１の基準電圧Ｖｒｅｆ１と、第２の基準電圧Ｖｒｅｆ１と、の間の電圧に制御するようにハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を動作させるためのスイッチ駆動部２５を有する。スイッチ駆動部２５は、電圧判定部１８と、ハイサイドＦＥＴ１３のゲート端子およびローサイドＦＥＴ１４のゲート端子と、の間に配置され、それぞれに接続される。

スイッチ駆動部２５は、パルス幅変調回路２６（以下、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路２６と称する）、ハイサイドＦＥＴ１３を動作させるための第１の駆動回路２７、およびローサイドＦＥＴ１４を動作させるための第２の駆動回路２８を有する。

ＰＷＭ回路２６は、判定回路２４に接続される。第１の駆動回路２７は、ＰＷＭ回路２６とハイサイドＦＥＴ１３のゲート端子との間に配置され、それぞれに接続される。第２の駆動回路２８は、ＰＷＭ回路２６とローサイドＦＥＴ１４のゲート端子との間に配置され、それぞれに接続される。

ＰＷＭ回路２６は、判定回路２４による判定結果に応じて、出力電圧Ｖｏｕｔが、第１の基準電圧Ｖｒｅｆ１≦Ｖｏｕｔ≦第２の基準電圧Ｖｒｅｆ１となるように、ハイサイドＦＥＴ１３を動作させるための第１の制御パルスのパルス幅、およびスイッチング周期（第１の制御パルスのパルス間隔）と、ローサイドＦＥＴ１４を動作させるための第２の制御パルスのパルス幅、およびスイッチング周期（第２の制御パルスのパルス間隔）と、を算出する。

第１の制御パルスのパルス幅、および第２の制御パルスのパルス幅の算出方法については後述するが、ハイサイドＦＥＴ１３またはローサイドＦＥＴ１４が一度だけ導通状態となることによる出力電圧Ｖｏｕｔの増加量、または減少量（すなわち変動量）が、Ｖｒｅｆ２‐Ｖｒｅｆ１より小さくなるように算出される。

第１の駆動回路２７は、ＰＷＭ回路２６によって算出されたパルス幅、およびパルス間隔の第１の制御パルスをハイサイドＦＥＴ１３に供給し、ハイサイドＦＥＴ１３を動作させる。

同様に、第２の駆動回路２８は、ＰＷＭ回路２６によって算出されたパルス幅、およびパルス間隔の第２の制御パルスをローサイドＦＥＴ１４に供給し、ローサイドＦＥＴ１４を動作させる。

次に、軽負荷、または無負荷時における第１のスイッチング電源１０の制御方法について説明する。なお、軽負荷、または無負荷時とは、負荷１２のインピーダンスが小さく、負荷１２が電力をほとんど消費しない時であって、具体的には、チョークコイル１６に常時インダクタンス電流ＩＬが流れておらず、不連続的にインダクタンス電流ＩＬが流れる時をいう。

スイッチング電源１０において、コンデンサ１７の両端子間に電圧Ｖｃが発生すると、スイッチング電源１０は、この電圧Ｖｃを出力電圧Ｖｏｕｔとして出力する。この出力電圧Ｖｏｕｔは、以下の３通りのいずれかである。

（１）モード０：Ｖｒｅｆ１≦Ｖｏｕｔ≦Ｖｒｅｆ２
（２）モード１：Ｖｏｕｔ＜Ｖｒｅｆ１
（３）モード２：Ｖｏｕｔ＞Ｖｒｅｆ２
スイッチング電源１０は、上記３通りの各モードに応じてハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を制御することによって、出力電圧Ｖｏｕｔをモード０の状態に維持、または移行させる。モード０の場合、ハイサイトＦＥＴ１３およびローサイドＦＥＴ１４を共に非導通にすることによって、出力電圧Ｖｏｕｔを一定時間維持する。モード１の場合、ハイサイドＦＥＴ１３、およびローサイドＦＥＴ１４をスイッチングさせることにより、コンデンサ１７に電力を充電し、出力電圧Ｖｏｕｔを増加させる。モード２の場合、ハイサイドＦＥＴ１３を非導通し、ローサイドＦＥＴ１４をスイッチングさせることにより、コンデンサ１７に充電された電力を放電し、出力電圧Ｖｏｕｔを低下させる。以下に、上述の各モード毎におけるスイッチング電源１０の制御方法を詳細に説明する。

（１）出力電圧Ｖｏｕｔがモード０の状態である場合
以下に、この場合におけるスイッチング電源１０の制御方法について、図２を参照して説明する。図２は、モード０の場合におけるスイッチング電源１０の制御方法を示すフローチャートである。

図２に示すように、判定回路２４が、出力電圧Ｖｏｕｔがモード０の状態である、と判定すると、その判定結果は、ＰＷＭ回路２６に送られる。

ＰＷＭ回路２６が上記判定結果を受け取ると、ＰＷＭ回路２６は、第１、第２の駆動回路２７、２８から第１、第２の制御パルスが出力されないように制御し、ハイサイドＦＥＴ１３、およびローサイドＦＥＴ１４を、共に非導通にする（Ｓ１１）。

この結果、コンデンサ１７に充電された電力は、負荷１２から放電される。コンデンサ１７は大容量であるため、放電時間は長い。従って、長い期間、出力電圧Ｖｏｕｔは、モード０の状態を維持する。しかしながら、コンデンサ１７に充電された電力の放電によって、または負荷１２が重負荷（インピーダンスが高い負荷）に切り替わることによって、出力電圧Ｖｏｕｔは変動する。従って、以下の制御が必要となる。

次に、ＡＤコンバータ２１を制御することにより、ＡＤコンバータ２１は、出力電圧Ｖｏｕｔの分圧Ｖｄを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路２４に送る（ＡＤＣ割り込みを行う）（Ｓ１２）。

次に、判定回路２４が分圧Ｖｄのデジタル値を受け取ると、判定回路２４は、第２の基準値生成回路２７から第２の基準電圧Ｖｒｅｆ２に基づいたデジタル値を読み出し、分圧Ｖｄのデジタル値と、第２の基準電圧Ｖｒｅｆ２に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路２４は、出力電圧Ｖｏｕｔが、第２の基準電圧Ｖｒｅｆ２より大きいか否かを判定する。（Ｓ１３）。

判定回路２４が分圧Ｖｄのデジタル値を受け取らない場合には、判定回路２４は、分圧Ｖｄのデジタル値を受け取るまで上記判定動作を行わない。

上記Ｓ１３のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２より大きい、と判定した場合、スイッチグ電源１０の制御方法を、モード２による制御方法に移行する。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード２による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４の動作を制御する。

上記Ｓ１３のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２以下であると判断した場合、判定回路２４は、第１の基準値生成回路２２から第１の基準電圧Ｖｒｅｆ１に基づくデジタル値を読み出し、電圧Ｖｄのデジタル値と、第１の基準電圧Ｖｒｅｆ１に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路２４は、出力電圧Ｖｏｕｔが、第１の基準電圧Ｖｒｅｆ１より小さいか否かを判定する。（Ｓ１４）。

上記Ｓ１４のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１より小さいと判断した場合、スイッチグ電源１０の制御方法を、モード１による制御方法に移行する。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード１による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４の動作を制御する。

上記Ｓ１４のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１以上であると判断した場合、スイッチング電源１０の制御方法は、モード０による制御方法を維持する。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード０による制御方法に基づいて、ハイサイドＦＥＴ１３、およびローサイドＦＥＴ１４が、共に非導通の状態を維持するように、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を制御する。

（２）出力電圧Ｖｏｕｔがモード１の状態である場合
以下に、この場合におけるスイッチング電源１０の制御方法について、図３および図４を参照して説明する。図３は、モード１の場合におけるスイッチング電源１０の制御方法を示すフローチャートである。図４は、モード１の場合において、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４にそれぞれ供給される第１、第２の制御パルス、チョークコイル１６を流れるインダクタンス電流ＩＬ、および出力電圧Ｖｏｕｔの関係を示す波形図であり、同図（ａ）はハイサイドＦＥＴ１３に供給される第１の制御パルスの波形、同図（ｂ）はローサイドＦＥＴ１４に供給される第２の制御パルスの波形、同図（ｃ）はインダクタンス電流ＩＬの波形、同図（ｄ）は出力電圧Ｖｏｕｔの波形を示す。

判定回路２４が、出力電圧Ｖｏｕｔがモード１の状態である、と判定すると、その判定結果をＰＷＭ回路２６に送る。

図３に示すように、ＰＷＭ回路２６が上記判定結果を受け取ると、ＰＷＭ回路２６は、第１の駆動回路２７から出力される第１の制御パルスのパルス幅ｔｏｎ１およびパルス間隔と、第２の駆動回路２８から出力される第２の制御パルスのパルス幅ｔｏｆｆ１´およびパルス間隔と、をそれぞれ算出する。その後、ＰＷＭ回路２６は、第１、第２の駆動回路２７、２８から、それぞれ所望の第１、第２の制御パルスを出力させ、ハイサイドＦＥＴ１３、およびローサイドＦＥＴ１４は、これらの制御パルスが入力されたときに導通状態になるように、スイッチング制御される。（Ｓ２１）
なお、第１、第２の制御パルスは、図４（ａ）、（ｂ）に示されるように、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４が同時に導通しないように、第１、第２の駆動回路２７、２８から出力される。

ハイサイドＦＥＴ１３が導通されると、図４（ｃ）に示されるように、一定期間だけチョークコイル１６にインダクタンス電流ＩＬが流れるため、コンデンサ１７が充電される。従って、図４（ｄ）に示されるように、出力電圧Ｖｏｕｔが増加する。また、ローサイドＦＥＴ１４が導通されると、これが非導通の間にダイオード１５に流れていたインダクタンス電流ＩＬがローサイドＦＥＴ１４に流れる。従って、ダイオード１５による電力消費は低減され、電源内部における電力の損失が抑制される。

第１の制御パルスのパルス幅ｔｏｎ１は、以下のように算出される。

ハイサイドＦＥＴ１３に第１の駆動回路２７から第１の制御パルスが供給され、ハイサイドＦＥＴ１３が導通状態になると、チョークコイル１６に、図１に示される矢印Ｉの方向を正方向として、正方向にインダクタンス電流ＬＩが流れる。図４（ｃ）に示すように、インダクタンス電流ＩＬは、ゼロからピーク値Ｉｐｋ１まで線形的に増加する。

インダクタンス電流ＩＬのピーク値Ｉｐｋ１は、入力源１１から供給される電圧をＶｉｎ、出力電圧をＶｏｕｔ、第１の制御パルスのパルス幅をｔｏｎ１、およびチョークコイル１６のインダクタンスをＬとし、各素子の電圧降下０と仮定すると、式１のように表現される。

ハイサイドＦＥＴ１３に対して第１の制御パルスの供給が終了すると、ハイサイドＦＥＴ１３は、導通状態から非導通状態に切り替わり、図４（ｃ）に示されるように、インダクタンス電流ＩＬはＩｐｋ１から０まで低下する。ハイサイドＦＥＴ１３が非導通状態に切り替わってから、インダクタンス電流が０まで低下するまでの期間ｔｏｆｆ１は、式２より求められる。

図１に示される矢印Ｉの方向にインダクタンス電流ＩＬが流れる期間（ｔｏｎ１＋ｔｏｆｆ１）にコンデンサ１７は充電され、出力電圧Ｖｏｕｔは増加する。この間における出力電圧Ｖｏｕｔの増加量ΔＶ１は、負荷１２、第１の分圧抵抗１９、および第２の分圧抵抗２０に流れる電流を０とすると、コンデンサ１７のキャパシタンスをＣとし、式１、および式２を用いて、式３のように表現される。

ここで、第１の制御パルスのパルス幅ｔｏｎ１は、式４を満たすように設定される。

このように、ΔＶ１が式４を満たすように第１の制御パルスのパルス幅ｔｏｎ１を設定すれば、一つの第１の制御パルスがハイサイドＦＥＴ１３に供給されることにより、出力電圧Ｖｏｕｔを、Ｖｒｅｆ２−Ｖｒｅｆ１より小さい範囲で増加させることができる。従って、出力電圧Ｖｏｕｔを増加させるために、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４をスイッチング動作させても、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２を超えて大きくなることはない。

これに対して、第１の制御パルスのパルス幅を上述のように設定しない場合、出力電圧Ｖｏｕｔが増加しすぎ、第２の基準電圧Ｖｒｅｆ２より大きく場合がある。この場合、モード２による制御によって、増加しすぎた出力電圧Ｖｏｕｔを低下させる必要性が生じ、その分だけ無駄な電力が消費されるとともに、スイッチング電源１０の応答速度も遅くなる。

なお、第１の制御パルスのパルス間隔は、式２に示されるｔｏｆｆ１より大きい範囲で適宜設定される。

また、第２の制御パルスのパルス幅ｔｏｆｆ１´は、式２に示されるｔｏｆｆ１より小さい範囲で適宜設定され、第２の制御パルスのパルス間隔は、第１の制御パルスのパルス間隔と同一となるように設定される。

再び図３を参照する。ステップＳ２１において、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を、モード１による制御によって所望の動作を行わせる間に、ＡＤコンバータ２１を制御することにより、ＡＤコンバータ２１は、出力電圧Ｖｏｕｔの分圧Ｖｄを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路２４に送る（ＡＤＣ割り込みを行う）（Ｓ２２）。

次に、判定回路２４が分圧Ｖｄのデジタル値を受け取ると、判定回路２４は、第１の基準値生成回路２２から第１の基準電圧Ｖｒｅｆ１に基づくデジタル値を読み出し、分圧Ｖｄのデジタル値と、第１の基準電圧Ｖｒｅｆ１に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路２４は、出力電圧Ｖｏｕｔが、第１の基準電圧Ｖｒｅｆ１より小さいか否かを判定する。（Ｓ２３）。

判定回路２４が分圧Ｖｄのデジタル値を受け取らない場合には、判定回路２４は、分圧Ｖｄのデジタル値を受け取るまで上記判定動作を行わない。

上記Ｓ２３のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１より小さいと判断した場合、スイッチング電源１０の制御方法を、モード１のまま維持する。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード１による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４の動作を制御する。

上記Ｓ２３のステップによる判定の結果、判定回路２０が、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１以上であると判断した場合、スイッチング電源１０の制御方法を、モード０による制御方法に移行させる。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード０による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４が共に非導通状態になるように、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を制御する。

以上に、モード１の場合におけるスイッチング電源１０の制御方法を説明したが、モード１における制御方法において、判定回路２４は、出力電圧Ｖｏｕｔと第２の基準電圧Ｖｒｅｆ２との比較を行わない。これは、モード１において、一つの第１の制御パルスによって出力電圧Ｖｏｕｔが上昇する量ΔＶ１は、Ｖｒｅｆ２−Ｖｒｅｆ１より小さい範囲であり、ハイサイドＦＥＴ１３をスイッチング動作させても、第２の基準電圧Ｖｒｅｆ２を超えて大きくなることはないからである。

（３）出力電圧Ｖｏｕｔがモード２の状態である場合
以下に、この場合におけるスイッチング電源１０の制御方法について、図５および図６を参照して説明する。図５は、モード２の場合におけるスイッチング電源１０の制御方法を示すフローチャートである。図６は、モード２の場合において、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４にそれぞれ供給される第１、第２の制御パルス、チョークコイル１６を流れるインダクタンス電流ＩＬ、および出力電圧Ｖｏｕｔの関係を示す波形図であり、同図（ａ）はハイサイドＦＥＴ１３に供給される第１の制御パルスの波形、同図（ｂ）はローサイドＦＥＴ１４に供給される第２の制御パルスの波形、同図（ｃ）はインダクタンス電流ＩＬの波形、同図（ｄ）は出力電圧Ｖｏｕｔの波形を示す。

判定回路２４が、出力電圧Ｖｏｕｔがモード２の状態である、と判定すると、その判定結果をＰＷＭ回路２６に送る。

図５に示すように、ＰＷＭ回路２６が上記判定結果を受け取ると、ＰＷＭ回路２６は、図６（ａ）、（ｂ）に示されるように、第２の駆動回路２８から出力される第２の制御パルスのパルス幅ｔｏｆｆ２およびパルス間隔を算出する。その後、ＰＷＭ回路２６は、ハイサイドＦＥＴ１３が非導通になるように第１の駆動回路２７を制御するととともに、ローサイドＦＥＴ１１がスイッチング動作するように第２の駆動回路２８を制御する。（Ｓ３１）
ローサイドＦＥＴ１４が導通されると、図６（ｃ）に示されるように、ローサイドＦＥＴ１４が導通されている期間だけチョークコイル１６に負方向にインダクタンス電流ＩＬが流れ、コンデンサ１７が放電される。従って、図６（ｄ）に示されるように、出力電圧Ｖｏｕｔが低下する。このように、コンデンサ１７の放電は、負荷１２だけではなく、ローサイドＦＥＴ１４を介して放電されるため、放電時間を早めることができ、スイッチング電源１０の応答速度を速くすることができる。

ここで、第２の制御パルスのパルス幅ｔｏｆｆ２は、以下のように算出される。

ローサイドＦＥＴ１４に第２の駆動回路２８から第２の制御パルスが供給され、ローサイドＦＥＴ１４が導通状態になると、チョークコイル１６に、負の方向にインダクタンス電流ＩＬが流れる。図６（ｃ）に示すように、インダクタンス電流ＩＬは、ゼロからピーク値−Ｉｐｋ２まで負方向に線形的に増加する。

インダクタンス電流ＩＬのピーク値−Ｉｐｋ２は、出力電圧をＶｏｕｔ、第２の制御パルスのパルス幅をｔｏｆｆ２、およびチョークコイル１６のインダクタンスをＬとし、各素子の電圧降下０と仮定すると、式５のように表現される。

負方向にインダクタンス電流ＩＬが流れる期間（ｔｏｆｆ２）にコンデンサ１７は放電し、出力電圧Ｖｏｕｔは低下する。この間における出力電圧Ｖｏｕｔの減少量−ΔＶ１は、負荷１２、第１の分圧抵抗１９、および第２の分圧抵抗２０に流れる電流を０とすると、コンデンサ１７のキャパシタンスをＣとし、式５を用いて、式６のように表現される。

ここで、第２の制御パルスのパルス幅ｔｏｆｆ２は、式７を満たすように設定される。

このように、−ΔＶ１が式７を満たすように第２の制御パルスのパルス幅ｔｏｆｆ２を設定すれば、一つの第２の制御パルスがローサイドＦＥＴ１４に供給されることにより、出力電圧Ｖｏｕｔを、Ｖｒｅｆ２−Ｖｒｅｆ１より小さい範囲で低下させることができる。従って、出力電圧Ｖｏｕｔを低下させるためにローサイドＦＥＴ１４をスイッチング動作させても、第１の基準電圧Ｖｒｅｆ１を超えて小さくなることはない。

これに対して、第２の制御パルスのパルス幅を上述のように設定しない場合、出力電圧Ｖｏｕｔが低下しすぎ、第１の基準電圧Ｖｒｅｆ１より小さく場合がある。この場合、モード１による制御によって、低下しすぎた出力電圧Ｖｏｕｔを増加させる必要性が生じ、その分だけ無駄な電力が消費されるとともに、スイッチング電源１０の応答速度も遅くなる。

なお、第２の制御パルスのパルス間隔は、チョークコイル１６に連続的にインダクタンス電流ＩＬが流れず、不連続的に流れる範囲で適宜設定される。

再び図５を参照する。ステップＳ３１において、ローサイドＦＥＴ１４を、モード２による制御によって所望の動作を行わせる間に、ＡＤコンバータ２１を制御することにより、ＡＤコンバータ２１は、出力電圧Ｖｏｕｔの分圧Ｖｄを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路２４に送る（ＡＤＣ割り込みを行う）（Ｓ３２）。

次に、判定回路２４が分圧Ｖｄのデジタル値を受け取ると、判定回路２４は、第２の基準値生成回路２８から第２の基準電圧Ｖｒｅｆ２に基づくデジタル値を読み出し、分圧Ｖｄのデジタル値と、第２の基準電圧Ｖｒｅｆ２に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路２４は、出力電圧Ｖｏｕｔが、第２の基準電圧Ｖｒｅｆ２より大きいか否かを判定する。（Ｓ３３）。

判定回路２４が分圧Ｖｄのデジタル値を受け取らない場合には、判定回路２４は、分圧Ｖｄのデジタル値を受け取るまで上記判定動作を行わない。

上記Ｓ３３のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ１より大きいと判断した場合、スイッチング電源１０の制御方法を、モード２のまま維持する。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード２による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４の動作を制御する。

上記Ｓ３３のステップによる判定の結果、判定回路２４が、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２以下であると判断した場合、スイッチング電源１０の制御方法を、モード０による制御方法に移行させる。すなわち、判定回路２４は、この判定結果をＰＷＭ回路２６に送り、ＰＭＷ回路２６は、モード０による制御方法に基づいて、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４が共に非導通状態になるように、ハイサイドＦＥＴ１３およびローサイドＦＥＴ１４を制御する。

以上に、モード２の場合におけるスイッチング電源１０の制御方法を説明したが、モード２における制御方法において、判定回路２４は、出力電圧Ｖｏｕｔと第１の基準電圧Ｖｒｅｆ１との比較は行わない。これは、モード２において、一つの第２の制御パルスによって出力電圧Ｖｏｕｔが減少する量は、Ｖｒｅｆ２−Ｖｒｅｆ１より小さい範囲であり、ローサイドＦＥＴ１４をスイッチング動作させても、第１の基準電圧Ｖｒｅｆ１を超えて小さくなることはないからである。

以上に、第１の実施形態にかかるスイッチング電源の制御方法を説明したが、図２、図３、および図５から明らかなように、各モードにおけるスイッチング電源１０の制御方法は、複雑な計算を一切必要とすることがないため、スイッチング電源１０を制御するための制御プログラムを簡素化できる。

また、上述のスイッチング電源１０の制御方法はデジタル制御方式であるため、負荷１２が無負荷、軽負荷から、チョークコイル１６に連続的にインダクタンス電流ＩＬが流れる程度の重負荷に切り替わる等して、出力電圧Ｖｏｕｔが急激に低下しても、出力電圧Ｖｏｕｔの急激な低下に対して直ちに応答することができる。

これに対して、上述のスイッチング電源１０の制御方法と同様の制御を、演算増幅器を用いたアナログ制御方式で行う場合、出力電圧、すなわち演算増幅器に入力される電圧が急激に低下すると、出力電圧の低下に対して直ちに応答することができず、応答速度の遅れが発生する。これは、演算増幅器が、基準電圧と出力電圧が一致せず、演算増幅器が飽和すると、非飽和状態に切り替わるまでに長い時間を要する性質を有するためである。

以上に説明した第１の実施形態に係る無負荷または軽負荷時におけるスイッチング電源１０の制御方法およびスイッチング電源１０によれば、モード２の場合に、ローサイドＦＥＴ１４をスイッチング動作させるため、コンデンサ１７に充電された電力を、負荷１２からだけでなく、ローサイドＦＥＴ１４を介して放電する。従って、放電時間を短くすることができ、スイッチング電源１０の応答速度を速くすることができる。

さらに、第１の実施形態に係る無負荷または軽負荷時におけるスイッチング電源１０の制御方法およびスイッチング電源１０によれば、モード１の場合に、ローサイドＦＥＴ１４をスイッチング動作させるため、コンデンサ１７の充電時において、ローサイドＦＥＴ１４が導通する期間は、ダイオード１５に電流が流れず、ローサイドＦＥＴ１４に電流が流れる。従って、ダイオード１５における電力消費が低減されるため、電力の内部損失を低減することができる。

（第２の実施形態）
図７は、第２の実施形態に係るスイッチング電源３０を示す図である。このスイッチング電源３０は、図１に示されるスイッチング電源３０と比較して、電圧判定部３１の構成が一部異なる。

図７に示されるスイッチング電源３０の電圧判定部３１は、第１の分圧抵抗１９、第２の分圧抵抗２０、第１のコンパレータ３２、第２のコンパレータ３３、第１の基準電圧Ｖｒｅｆ１に基づいた基準電圧Ｖｒｅｆ１´を出力する第１の基準電源３４、第２の基準電圧Ｖｒｅｆ２に基づいた基準電圧Ｖｒｅｆ２´を出力する第２の基準電源３５、および判定回路３６を有する。これらのうち、第１の分圧抵抗１９、および第２の分圧抵抗２０については、図１に示されるスイッチング電源１０と同様であるため、説明は省略する。

第１のコンパレータ３２の一方の入力端子は、第１の分圧抵抗１９と第２の分圧抵抗２０との間に、並列に接続される。また、第１の基準電源３４は、第１のコンパレータ３２の他方の入力端子に接続される。

第１のコンパレータ３２は、出力電圧Ｖｏｕｔの分圧Ｖｄが、基準電圧Ｖｒｅｆ１´より小さい場合に、分圧Ｖｄと基準電圧Ｖｒｅｆ１´との差分電圧を出力するように接続される。

ここで、第１の分圧抵抗１９の抵抗値をＲ１、第２の分圧抵抗２０の抵抗値をＲ２とすれば、出力電圧Ｖｏｕｔの分圧Ｖｄは、Ｖｄ＝（Ｒ２／Ｒ１＋Ｒ２）Ｖｏｕｔである。従って、基準電圧Ｖｒｅｆ１´を、第１の基準電圧Ｖｒｅｆ１に基づいて、Ｖｒｅｆ１´＝（Ｒ２／Ｒ１＋Ｒ２）Ｖｒｅｆ１と定めておけば、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１より小さい場合、すなわち、モード１の場合に、第１のコンパレータ３２は差分電圧を出力する。

第２のコンパレータ３３の一方の入力端子は、第１の分圧抵抗１９と第２の分圧抵抗２０との間に、第１のコンパレータ３２と並列に接続される。また、第２の基準電源３５は、第２のコンパレータ３３の他方の入力端子に接続される。

第２のコンパレータ３３は、出力電圧Ｖｏｕｔの分圧Ｖｄが、基準電圧Ｖｒｅｆ２´より大きい場合に、分圧Ｖｄと基準電圧Ｖｒｅｆ２´との差分電圧を出力するように接続される。

ここで、出力電圧Ｖｏｕｔの分圧Ｖｄは、Ｖｄ＝（Ｒ２／Ｒ１＋Ｒ２）Ｖｏｕｔであるため、基準電圧Ｖｒｅｆ２´を、第２の基準電圧Ｖｒｅｆ２に基づいて、Ｖｒｅｆ２´＝（Ｒ２／Ｒ１＋Ｒ２）Ｖｒｅｆ２と定めておけば、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２より大きい場合、すなわち、モード２の場合に、第２のコンパレータ３３は差分電圧を出力する。

判定回路３６は、第１のコンパレータ３２、および第２のコンパレータ３３のそれぞれの出力端子と、ＰＷＭ回路２６と、の間に配置され、それぞれに接続される。

以上に説明したスイッチング電源３０は、同期整流方式の降圧型コンバータである。また、ＤＣ／ＤＣコンバータの制御方式はアナログ制御方式である。

次に、第２の実施形態に係る無負荷または軽負荷時におけるスイッチング電源３０の制御方法について説明する。この制御方法は、第１の実施形態に係るスイッチング電源１０の制御方法と比較して、出力電圧Ｖｏｕｔがモード０、モード１、モード２のいずれの状態であるかを判定する方法が異なる。以下に、出力電圧Ｖｏｕｔの状態を判定する方法を説明する。

出力端子に出力電圧Ｖｏｕｔが発生すると、その分圧Ｖｄは、第１のコンパレータ３２、および第２のコンパレータ３３にそれぞれ入力される。第１のコンパレータ３２は、この分圧Ｖｄと基準電圧Ｖｒｅｆ１´とを比較し、第２のコンパレータ３３は、この分圧Ｖｄと基準電圧Ｖｒｅｆ２´とを比較する。

比較の結果、第１のコンパレータ３２は、出力電圧Ｖｏｕｔがモード１の場合に差分電圧を出力し、第２のコンパレータ３３は、出力電圧Ｖｏｕｔがモード２の場合に差分電圧を出力する。なお、出力電圧Ｖｏｕｔがモード０の場合、第１のコンパレータ３２、および第２のコンパレータ３３は、それぞれ差分電圧を出力しない。

このような比較結果は、判定回路３６に入力される。判定回路３６は、この比較結果に基づいて、出力電圧Ｖｏｕｔが、モード０、モード１、モード２のいずれの状態であるかを判定する。

すなわち、判定回路３６は、第１のコンパレータ３２から差分電圧を受け取った場合に、出力電圧Ｖｏｕｔがモード１であると判定し、第２のコンパレータ３３から差分電圧を受け取った場合に、出力電圧Ｖｏｕｔがモード２であると判定する。判定回路３６は、両コンパレータ３２、３３から差分電圧を受け取らない場合、出力電圧Ｖｏｕｔがモード０であると判定する。

判定回路３６によって、出力電圧Ｖｏｕｔを判定した後のスイッチング電源３０の制御方法については、第１の実施形態に係るスイッチング電源１０の制御方法と同様である。

以上に説明した第２の実施形態に係る無負荷または軽負荷時におけるスイッチング電源３０の制御方法およびスイッチング電源３０であっても、モード１、モード２の各場合において適宜ローサイドＦＥＴ１４をスイッチング動作させるため、第１の実施形態に係るスイッチング電源１０と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。

（第３の実施形態）
図８は、第３の実施形態に係るスイッチング電源４０を示す図である。図８に示すスイッチング電源４０は、同期整流方式の昇圧型コンバータであって、制御方式はデジタル制御方式である。このスイッチング電源４０は、電源本体が昇圧型の電源本体４０−１（以下、電源本体４０−１と称する）である点が、図１に示すスイッチング電源１０と異なる。

電源本体４０−１は、図１に示す電源本体１０−１を構成する各素子は同一であるが、これらの接続関係が異なっている。

チョークコイル１６の一端は、入力源１１に接続される。ダイオード１５のアノードは、チョークコイル１６の他端に接続され、ダイオード１５のカソードは、コンデンサ１７の一端に接続される。

また、ハイサイドＦＥＴ１３のドレイン端子は、チョークコイル１６の他端とダイオード１５のアノードとの間に接続され、ハイサイドＦＥＴ１３のソース端子は、接地される。ローサイドＦＥＴ１４は、チョークコイル１６の他端とコンデンサ１７の一端との間に、ダイオード１５と並列に接続される。ローサイドＦＥＴ１４のドレイン端子はチョークコイル１６の他端に接続され、ローサイドＦＥＴ１４のソース端子はコンデンサ１７の一端に接続される。

このような電源本体４０−１は、入力端子に入力源１１が接続され、出力端子に負荷１２が接続された状態で、ハイサイドＦＥＴ１３をスイッチング動作させると、入力源１１から供給される電圧Ｖｉｎを任意の出力電圧Ｖｏｕｔに昇圧して、負荷１２に供給する。

このようなスイッチング電源４０の無負荷または軽負荷時における制御方法は、第１の実施形態に係るスイッチング電源の制御方法と同様であり、モード１の場合には図４（ａ）（ｂ）に示されるようにハイサイドＦＥＴ１３およびローサイドＦＥＴ１４をスイッチング動作させ、モード２の場合には図６（ａ）（ｂ）に示されるようにローサイドＦＥＴ１４をスイッチング動作させる。

以上に説明した第３の実施形態に係る無負荷または軽負荷時におけるスイッチング電源４０の制御方法およびスイッチング電源４０であっても、モード１、モード２の各場合において適宜ローサイドＦＥＴ１４をスイッチング動作させるため、第１の実施形態に係るスイッチング電源１０と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。

（第４の実施形態）
図９は、第４の実施形態に係るスイッチング電源５０を示す図である。図９に示すスイッチング電源５０は、同期整流方式の反転型コンバータであって、制御方式はデジタル制御方式である。このスイッチング電源５０は、電源本体が反転型の電源本体５０−１（以下、電源本体５０−１と称する）である点が、図１に示すスイッチング電源１０と異なる。

電源本体５０−１は、図１に示す電源本体１０−１を構成する各素子は同一であるが、これらの接続関係が異なっている。

チョークコイル１６の一端は、ハイサイドＦＥＴ１３のソース端子に接続され、チョークコイル１６の他端は、接地される。ダイオード１５のカソードは、チョークコイル１６の一端に接続され、ダイオード１５のアノードは、コンデンサ１７の一端に接続される。

また、ローサイドＦＥＴ１４のドレイン端子は、チョークコイル１６の一端とコンデンサ１７の一端との間に、ダイオード１５と並列に接続される。ローサイドＦＥＴ１４のドレイン端子はチョークコイル１６の一端に接続され、ローサイドＦＥＴ１４のソース端子はコンデンサ１７の一端に接続される。

このような電源本体５０−１は、入力端子に入力源１１が接続され、出力端子に負荷１２が接続された状態で、ハイサイドＦＥＴ１３をスイッチング動作させると、入力源１１から供給される電圧Ｖｉｎに対して極性が反転した電圧を出力電圧Ｖｏｕｔとして、負荷１２に供給する。

このようなスイッチング電源５０の無負荷または軽負荷時における制御方法は、出力電圧Ｖｏｕｔが第１の基準電圧Ｖｒｅｆ１より小さい場合（Ｖｏｕｔ＜Ｖｒｅｆ１）に上述のモード２による制御を行い、出力電圧Ｖｏｕｔが第２の基準電圧Ｖｒｅｆ２より大きい場合（Ｖｏｕｔ＞Ｖｒｅｆ２）に上述のモード１による制御を行う他は、第１の実施形態に係るスイッチング電源１０の制御方法と同様である。

以上に説明した無負荷または軽負荷時における反転型のスイッチング電源５０の制御方法およびスイッチング電源５０であっても、モード１、モード２の各場合において適宜ローサイドＦＥＴ１４をスイッチング動作させるため、第１の実施形態に係るスイッチング電源１０と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。

なお、図８、図９に示す各スイッチング電源４０、５０に対して、第２の実施形態に係るスイッチング電源３０に適用された電圧判定部３１を採用してもよく、このようなスイッチング電源であっても、本実施形態に係るスイッチング電源の効果が失われることはない。

以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、３０、４０、５０・・・スイッチング電源
１０−１、４０−１、５０−１・・・電源本体
１１・・・入力源
１２・・・負荷
１３・・・ハイサイドＦＥＴ
１４・・・ローサイドＦＥＴ
１５・・・ダイオード
１６・・・チョークコイル
１７・・・コンデンサ
１８、３１・・・電圧判定部
１９・・・第１の分圧抵抗
２０・・・第２の分圧抵抗
２１・・・Ａ／Ｄコンバータ
２２・・・第１の基準値生成回路
２３・・・第２の基準値生成回路
２４、３６・・・判定回路
２５・・・スイッチ駆動部
２６・・・パルス幅変調（ＰＷＭ）回路
２７・・・第１の駆動回路
２８・・・第２の駆動回路
３２・・・第１のコンパレータ
３３・・・第２のコンパレータ
３４・・・第１の基準電源
３５・・・第２の基準電源

Claims (8)

1. インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する無負荷または軽負荷時における降圧型、または昇圧型のスイッチング電源の制御方法であって、
   前記スイッチング電源の出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、
   このステップによる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するステップと、
   を具備し、
   前記第１のスイッチング素子および前記第２のスイッチング素子を制御するステップは、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第１のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させ、
   前記出力電圧が前記第２の基準電圧より大きい場合は、前記第２のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせることを特徴とする無負荷または軽負荷時におけるスイッチング電源の制御方法。
2. インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する無負荷または軽負荷時における反転型のスイッチング電源の制御方法であって、
   前記スイッチング電源の出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、
   このステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するステップと、
   を具備し、
   前記第１のスイッチング素子および前記第２のスイッチング素子を制御するステップは、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第２のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせ、
   前記出力電圧が前記第２の基準電圧より大きい場合は、前記第１のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させることを特徴とする無負荷または軽負荷時におけるスイッチング電源の制御方法。
3. 前記第１のスイッチング素子および前記第２のスイッチング素子を制御するステップは、前記判定ステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子の動作を制御する第１のパルスのパルス幅、および前記第２のスイッチング素子の動作を制御する第２のパルスのパルス幅を算出するステップと、
   このステップにより算出されたパルス幅を有する前記第１の制御パルスを前記第１のスイッチング素子に供給し、若しくは前記算出ステップにより算出されたパルス幅を有する前記第２の制御パルスを前記第２のスイッチング素子に供給するステップと、
   を具備し、
   前記第１のスイッチング素子の導通時間は、前記第１の制御パルスのパルス幅によって制御されるとともに、前記第２のスイッチング素子の導通時間は、前記第２の制御パルスのパルス幅によって制御されることを特徴とする請求項１または２に記載の無負荷または軽負荷時におけるスイッチング電源の制御方法。
4. 前記判定ステップは、前記出力電圧を分圧した電圧をデジタル値に変換するステップと、
   このステップにより変換されたデジタル値と、前記第１の基準電圧に基づくデジタル値、および前記第２の基準電圧に基づくデジタル値とを比較することによって、前記出力電圧が、前記基準電圧の範囲内であるか否かを判定するステップと、
   を具備することを特徴とする請求項１乃至３のいずれかに記載の無負荷または軽負荷時におけるスイッチング電源の制御方法。
5. インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する降圧型、または昇圧型の電源本体と、
   この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、
   この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するスイッチ駆動部と、
   を具備し、
   無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第１のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチング
   させるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させ、
   前記出力電圧が前記第２の基準電圧より大きい場合は、前記第２のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせることを特徴とするスイッチング電源。
6. インダクタンス素子、ダイオード、コンデンサ、第１のスイッチング素子、および前記ダイオードと並列に配置された第２のスイッチング素子を有する反転型の電源本体と、
   この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第１の基準電圧と、この電圧より大きい電圧である第２の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、
   この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第１のスイッチング素子および前記第２のスイッチング素子の動作を制御するスイッチ駆動部と、
   を具備し、
   無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第１の基準電圧より小さい場合は、前記第２のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第２のスイッチング素子をスイッチングさせ、
   前記出力電圧が前記第２の基準電圧より大きい場合は、前記第１のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第１の基準電圧と前記第２の基準電圧との差分電圧より小さくなるように、前記第１のスイッチング素子をスイッチングさせるとともに、前記第１のスイッチング素子と前記第２のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が
   流れているタイミングで前記第２のスイッチング素子が導通するように、前記第２のスイッチング素子をスイッチング動作させることを特徴とするスイッチング電源。
7. 前記スイッチ駆動部は、前記第１のスイッチング素子の動作を制御するための第１の制御パルスのパルス幅、および前記第２のスイッチング素子の動作を制御するための第２の制御パルスのパルス幅を算出するパルス幅変調回路と、
   この回路および前記第１のスイッチング素子に接続され、前記第１の制御パルスを前記第１のスイッチング素子に供給する第１の駆動回路と、
   前記パルス幅変調回路および前記第２のスイッチング素子に接続され、前記第２の制御パルスを前記第２のスイッチング素子に供給する第２の駆動回路と、
   を具備し、
   前記第１のスイッチング素子の導通時間は、前記第１の制御パルスのパルス幅によって制御されるとともに、前記第２のスイッチング素子の導通時間は、前記第２の制御パルスのパルス幅によって制御されることを特徴とする請求項５または６に記載のスイッチング電源。
8. 電圧判定部は、前記電源本体の出力端子と前記コンデンサとの間に直列に接続された第１、第２の分圧抵抗と、
   前記第１の分圧抵抗と前記第２の分圧抵抗との間に接続され、前記第１、第２の分圧抵抗によって前記出力電圧を分圧した電圧を、デジタル値に変換するＡ／Ｄコンバータと、
   前記第１の基準電圧に基づくデジタル値を出力する第１の基準値生成回路と、
   前記第２の基準電圧に基づくデジタル値を出力する第２の基準値生成回路と、
   前記Ａ／Ｄコンバータ、第１の基準値生成回路、および第２の基準値生成回路、に接続され、前記Ａ／Ｄコンバータによって変換されたデジタル値と、前記第１の基準電圧に基づくデジタル値および前記第２の基準電圧に基づくデジタル値とを比較することによって、前記出力電圧が、前記基準電圧の範囲内であるか否かを判定する判定回路と、
   を具備することを特徴とする請求項５乃至７のいずれかに記載のスイッチング電源。

Images