JP2012191371A - 光トリガ型サンプリング回路及び光トリガ型パラレルシリアル変換回路 - Google Patents

Abstract

【課題】光トリガ型パラレルシリアル変換回路単体で多値出力化を実現するために、その構成単位である光トリガ型サンプリング回路の出力の多値化の手法を提供する。
【解決手段】 受光素子１０４と電気出力端子１０５とを備えた光電変換器１０９と、制御端子１０６−１〜１０６−Ｍと入力端子１０７−１〜１０７−Ｍと出力端子１０８−１〜１０８−Ｍを備えたサンプリング用トランジスタ１０２−１〜１０２−Ｍと、信号出力ライン１０３とを有し、電気出力端子１０５が各制御端子に接続され各出力端子が信号出力ラインに接続されており、各入力端子に入力信号Ｓ１−１〜Ｓ−Ｍを入力し且つ受光素子に光トリガパルス１０９が照射されて電気出力端子から出力する電気パルスを各制御端子に入力することにより、各出力端子に出力信号Ｓ２−１〜Ｓ２−Ｍが発生し、これらの出力信号の電流値を信号出力ラインで合成することにより多値の出力信号Ｓ３を得る構成とする。
【選択図】図１

Description

本発明は光トリガ型サンプリング回路と、この光トリガ型サンプリング回路を複数用いた光トリガ型パラレルシリアル変換回路に関するものである。

近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。このため、帯域利用効率・柔軟性・拡張性の面からに優れる光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。

このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（＜１Ｇｂｐｓ）パラレル信号を光ファイバで用いられる高速な（>１０Ｇｂｐｓ）シリアル信号に変換するという動作を、バースト信号に対して行わなければならない。一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のためにこのようなバースト信号に対応することが困難であるとともに、多くの場合変換回路自体が大規模なものとなるため大きな消費電力を必要とした。

これらの問題を解決するため、光トリガ型サンプリング回路が提案されている。従来の一般的な光トリガ型サンプリング回路を図４に示す（例えば特許文献１、非特許文献１を参照）。

この光トリガ型サンプリング回路は、光電変換器４０１の主たる部分としてMetal-Semiconductor-Metal Photo Detector (ＭＳＭ−ＰＤ)４０６を用いており、外部から同期用の光トリガパルス４０４を光電変換器４０１のＭＳＭ−ＰＤ４０６に照射し、そこで生じた電気パルスによってトランジスタ４０２を駆動することにより、トランジスタ４０２の入力端子４０３からの入力信号をサンプリングして、信号出力ライン４０５へ出力するものである。

そして、この光トリガ型サンプリング回路を複数並べ、各光トリガ型サンプリング回路の信号出力ライン４０５同士を接続し、各光トリガ型サンプリング回路の光電変換器４０１のＭＳＭ−ＰＤ４０６へ照射する光トリガパルスの遅延量を順次変化させて、各光トリガ型サンプリング回路のトランジスタ４０２の入力端子４０３からの入力信号のサンプリング時間を適切に設定することにより、パラレルシリアル変換回路を構成することが可能となっている。この回路構成に光トリガパルスを与えることにより、通常のパラレルシリアル変換回路よりも低消費電力でありながらバースト信号出力可能な光トリガ型パラレルシリアル変換回路が実現できる。

特開２００４−８８６６０号公報（段落［００３７］、図１）

リョウヘイ・ウラタ（R. Urata）、他4名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、2008年3月、第26巻、第6号、pｐ.692-703

しかしながら、上記従来の光トリガ型パラレルシリアル変換回路は、その出力が２値に限られていた。現在光通信においては多値変調方式が勃興しつつあり、これに対応するためには更に外部に高速なデジタルアナログコンバータ(ＤＡＣ)が必要であった。

そこで本発明は光トリガ型パラレルシリアル変換回路単体で多値出力化を実現するために、その構成単位である光トリガ型サンプリング回路の出力の多値化の手法を提供することを課題としている。

上記課題を解決する第１発明の光トリガ型サンプリング回路は、受光素子と少なくとも１つの電気出力端子とを備えた光電変換器と、
少なくとも制御端子と入力端子と出力端子を備えたＭ個（Ｍは２以上の整数）のサンプリング用トランジスタと、
信号出力ラインとを有し、
前記光電変換器の電気出力端子が、前記Ｍ個のサンプリング用トランジスタの前記制御端子に接続され、
前記Ｍ個のサンプリング用トランジスタの出力端子が前記信号出力ラインに接続されており、
前記Ｍ個のサンプリング用トランジスタの入力端子にそれぞれ第１から第Ｍまでの入力信号を入力し、且つ、前記光電変換器の受光素子に光トリガパルスが照射されることによって前記光電変換器の電気出力端子から出力する電気パルスを、前記Ｍ個のサンプリング用トランジスタの制御端子に入力することにより、前記Ｍ個のサンプリング用トランジスタの出力端子のそれぞれにおいて第１から第Ｍまでの出力信号が発生し、これらの第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成して出力する構成としたことを特徴とする。

また、第２発明の光トリガ型サンプリング回路は、第１発明の光トリガ型サンプリング回路において、
前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成する際に、前記第１から第Ｍまでの出力信号の一部又は全部が互いに異なった電流値を持つように設計することにより、前記第１から第Ｍまでの入力信号に対する前記第１から第Ｍまでの出力信号の電流値の重みづけを可能としたことを特徴とする。

また、第３発明の光トリガ型サンプリング回路は、第２発明の光トリガ型サンプリング回路において、
前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成する際に、前記第１から第Ｍまでの出力信号がそれぞれ２¹，２²，・・・，２^Mに比例する電流値を持つように設計されていることを特徴とする。

また、第４発明の光トリガ型サンプリング回路は、第２発明の光トリガ型サンプリング回路において、
前記Ｍ個のサンプリング用トランジスタの一部又は全部の電流増幅率ないしトランスコンダクタンスが互いに異なった値となるように設計することにより、前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の一部又は全部が互いに異なった電流値を持つことを特徴とする。

また、第５発明の光トリガ型サンプリング回路は、第３発明の光トリガ型サンプリング回路において、
前記Ｍ個のサンプリング用トランジスタの電流増幅率ないしトランスコンダクタンスがそれぞれ２¹，２²，・・・，２^Mに比例する値となるよう設計することにより、前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号がそれぞれ２¹，２²，・・・，２^Mに比例する電流値を持つことを特徴とする。

また、第６発明の光トリガ型パラレルシリアル変換回路は、第１〜第５発明の何れか１つの光トリガ型サンプリング回路をＮ個（Ｎは２以上の整数）配置して、これらＮ個の光トリガ型サンプリング回路の信号出力ライン同士を接続し、
前記Ｎ個の光トリガ型サンプリング回路が持つ光電変換器の受光素子へ照射する光トリガパルスの照射タイミングを違えることにより、前記Ｎ個の光トリガ型サンプリング回路の多値出力信号が、時間的な差をつけて前記Ｎ個の光トリガ型サンプリング回路の信号出力ラインから順次出力される構成としたことを特徴とする。

本発明によれば次のような効果が得られる。
第１〜第５発明の光トリガ型サンプリング回路によれば、光トリガパルスにより複数の入力信号を一括してサンプリングする際に、複数の入力側をデジタルな入力とするデジタルアナログコンバータとしてふるまう。このため、低速な複数の２値信号を高速な多値信号に変換することができる。
第６発明の光トリガ型パラレルシリアル変換回路によれば、第１〜第５発明の何れかの光トリガ型サンプリング回路を複数（Ｎ個）用いるとともに各々の信号出力ライン同士を接続することにより、各光トリガ型サンプリング回路を１つのチャンネルと考えて各チャンネルを時間的にずらして光トリガすることで、複数の入力側をデジタルな入力とする多チャンネルのデジタルアナログコンバータとしてふるまうと同時に、パラレルシリアル変換回路としてもふるまうため、個々のチャンネルは低い繰り返し周期での動作をするだけで高速の多値シリアル出力化を実現できる。

本発明の実施の形態例に係る光トリガ型サンプリング回路の構成図である。 （ａ）は本発明の実施例１に係る光トリガ型サンプリング回路の構成図、（ｂ）は前記光トリガ型サンプリング回路から出力される多値の出力信号の例を示す図である。 （ａ）は本発明の実施例２に係る光トリガ型パラレルシリアル変換回路の構成図、（ｂ）は前記光トリガ型パラレルシリアル変換回路から出力されるシリアル信号の例を示す図である。 従来の光トリガ型サンプリング回路の構成図である。

以下、本発明の実施の形態例を図面に基づいて詳細に説明する。

図１に基づき、本発明の実施の形態例に係る光トリガ型サンプリング回路について説明する。

図１に示すように、本実施の形態例の光トリガ型サンプリング回路は、光電変換器１０１と、Ｍ個（Ｍは２以上の整数）のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍと、信号出力ライン１０３とを有している。

光電変換器１０１は、その主たる部分である受光素子１０４と、電気出力端子１０５とを備えており、外部の光トリガパルス生成系で生成された光トリガパルス１０９が受光素子１０４に照射されると、光電変換して、電気出力端子１０５から電気パルスを出力する。Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍは、制御端子１０６−１，１０６−２，・・・，１０６−Ｍと、入力端子１０７−１，１０７−２，・・・，１０７−Ｍと、出力端子１０８−１，１０８−２，・・・，１０８−Ｍとをそれぞれ備えている。

光電変換器１０１の電気出力端子１０７は、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの制御端子１０６−１，１０６−２，・・・，１０６−Ｍに接続されている。Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの出力端子１０８−１，１０８−２，・・・，１０８−Ｍは、信号出力ライン１０３に接続されている。

Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの入力端子１０７−１，１０７−２，・・・，１０７−Ｍにはそれぞれ、パラレルデジタル信号である第１から第Ｍまでの入力信号Ｓ１−１，Ｓ１−２，・・・，Ｓ１−Ｍが一定時間入力される。一方、光電変換器１０１は、前記一定時間内の任意の時間に光トリガパルス１０９が受光素子１０４に照射されることにより、電気出力端子１０５から電気パルスを出力する。

電気出力端子１０５から出力された電気パルスは、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの制御端子１０６−１，１０６−２，・・・，１０６−Ｍに入力される。その結果、前記電気パルスによってＭ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍがそれぞれ駆動され、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの出力端子１０８−１，１０８−２，・・・，１０８−Ｍのそれぞれにおいて、第１から第Ｍまでの出力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍが発生する。そして、これらの第１から第Ｍまでの出力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍの電流値が、信号出力ライン１０３において合成されることにより、多値の出力信号Ｓ３が得られる。

即ち、本光トリガ型サンプリング回路は、複数の入力端子１０７−１，１０７−２，・・・，１０７−Ｍから入力する複数の入力信号Ｓ１−１，Ｓ１−２，・・・，Ｓ１−Ｍを、光トリガパルス１０９により一括してサンプリングすることにより、パラレルデジタル信号（入力信号Ｓ１−１，Ｓ１−２，・・・，Ｓ１−Ｍ）を１個の多値の短パルス信号に変換せしめることができ、デジタルアナログコンバータとしてふるまう。

また、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの一部又は全部の電流増幅率ないしトランスコンダクタンスが互いに異なった値となるように設計して、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの出力端子１０８−１，１０８−２，・・・，１０８−Ｍから出力される第１から第Ｍまでの出力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍの一部又は全部が互いに異なった電流値を持つことにより、第１から第Ｍまでの入力信号Ｓ１−１，Ｓ１−２，・・・，Ｓ１−Ｍに対する第１から第Ｍまでの出力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍの電流値の重みづけをしている。

具体例としては、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの電流増幅率ないしトランスコンダクタンスがそれぞれ２¹，２²，・・・，２^Mに比例（即ち２の累乗に比例）する値となるよう設計することにより、Ｍ個のサンプリング用トランジスタ１０２−１，１０２−２，・・・，１０２−Ｍの出力端子１０８−１，１０８−２，・・・，１０８−Ｍから出力される第１から第Ｍまでの出力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍがそれぞれ、２¹，２²，・・・，２^Mに比例（即ち２の累乗に比例）する電流値を持つようにする。この場合には、Ｍ個の入力信号Ｓ２−１，Ｓ２−２，・・・，Ｓ２−ＭをＭ桁の２進数ととらえたときに、それに正比例するアナログ電流の出力を得ることができる。

光トリガ型パラレルシリアル変換回路は、上記のような光トリガ型サンプリング回路をＮ個（Ｎは２以上の整数）配置して、これらＮ個の光トリガ型サンプリング回路の信号出力ライン１０３同士を接続し、前記Ｎ個の光トリガ型サンプリング回路が持つ光電変換器１０１の受光素子１０４へ照射する光トリガパルス１０９の照射タイミングを違えることにより、前記Ｎ個の光トリガ型サンプリング回路の多値出力信号が、時間的な差をつけて前記Ｎ個の光トリガ型サンプリング回路の信号出力ライン１０３から順次出力される構成とすればよい。

次に、図２，図３に基づき、光トリガ型サンプリング回路と光トリガ型パラレルシリアル変換回路の実施例について説明する。

＜実施例１＞
図２に示すように、本実施例１では、光電変換器２０１の受光素子としてＭＳＭ−ＰＤ２０２を用い、それとキャパシタＣ及び抵抗Ｒを組み合わせており、これに加えてサンプリング用トランジスタとしてＭ個（Ｍは２以上の整数）のＨＥＭＴ（高電子移動度トランジスタ）２０３−１，２０３−２，・・・，２０３−Ｍを用いることによって、光トリガ型サンプリング回路を構成している。

詳述すると、本実施例１の光トリガ型サンプリング回路は、光電変換器２０１と、Ｍ個のＨＥＭＴ１０２−１，１０２−２，・・・，１０２−Ｍと、信号出力ライン２０９とを有している。

光電変換器２０１は、前述のとおり、主たる部分であるＭＳＭ−ＰＤ２０２と、キャパシタＣ及び抵抗Ｒとを組み合わせて構成されており、出力側に電気出力端子２０４を備えている。Ｖ_MSMはＭＳＭ−ＰＤ２０２用のバイアス電圧であり、Ｖ_thはＭ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍのゲート電圧調整用のものである。外部の光トリガパルス生成系で生成された光トリガパルス２０５がＭＳＭ−ＰＤ２０２に照射されると、この光トリガパルス２０５がＭＳＭ−ＰＤ２０２を駆動し、キャパシタＣと抵抗Ｒの時定数に対応した短い電気パルスが生成され、この電気パルスが電気出力端子２０４から出力される。

Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍは、制御端子２０６−１，２０６−２，・・・，２０６−Ｍと、入力端子２０７−１，２０７−２，・・・，２０７−Ｍと、出力端子２０８−１，２０８−２，・・・，２０８−Ｍとをそれぞれ備えている。

光電変換器２０１の電気出力端子２０４は、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの制御端子２０６−１，２０６−２，・・・，２０６−Ｍに接続されている。Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの出力端子２０８−１，２０８−２，・・・，２０８−Ｍは、信号出力ライン２０９に接続されている。

Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの入力端子２０７−１，２０７−２，・・・，２０７−Ｍにはそれぞれ、パラレルデジタル信号である第１から第Ｍまでの入力信号Ｓ３−１，Ｓ３−２，・・・，Ｓ３−Ｍが一定時間入力される。一方、光電変換器２０１は、前記一定時間内の任意の時間に光トリガパルス２０５がＭＳＭ−ＰＤ２０２に照射されることにより、電気出力端子２０４から電気パルスを出力する。

電気出力端子２０４から出力された電気パルスは、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの制御端子２０６−１，２０６−２，・・・，２０６−Ｍに入力される。その結果、前記電気パルスによってＭ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍのゲート電極がそれぞれ駆動され、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの出力端子２０８−１，２０８−２，・・・，２０８−Ｍのそれぞれにおいて、第１から第Ｍまでの出力信号Ｓ４−１，Ｓ４−２，・・・，Ｓ４−Ｍが発生する。そして、これらの第１から第Ｍまでの出力信号Ｓ４−１，Ｓ４−２，・・・，Ｓ４−Ｍの電流値が、信号出力ライン２０９において合成されることにより、多値の出力信号Ｓ５が得られる。

即ち、本光トリガ型サンプリング回路は、複数の入力端子２０７−１，２０７−２，・・・，２０７−Ｍから入力する複数の入力信号Ｓ３−１，Ｓ３−２，・・・，Ｓ３−Ｍを、光トリガパルス２０５により一括してサンプリングすることにより、パラレルデジタル信号（入力信号Ｓ３−１，Ｓ３−２，・・・，Ｓ３−Ｍ）を１個の多値の短パルス信号に変換せしめることができ、デジタルアナログコンバータとしてふるまう。

また、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍは、トランスコンダクタンスをＨＥＭＴ２０３−１からＨＥＭＴ２０３−Ｍまで順に２倍ずつ大きくなるように設計してあり、最終的にＨＥＭＴ２０３−ＭはＨＥＭＴ２０３−１の２^M-1倍のトランスコンダクタンスを持つようになるようにしている。即ち、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍのトランスコンダクタンスがそれぞれ２¹，２²，・・・，２^Mに比例する値となるよう設計されている。このため、Ｍ個のＨＥＭＴ２０３−１，２０３−２，・・・，２０３−Ｍの出力端子２０８−１，２０８−２，・・・，２０８−Ｍから出力される第１から第Ｍまでの出力信号Ｓ４−１，Ｓ４−２，・・・，Ｓ４−Ｍがそれぞれ、２¹，２²，・・・，２^Mに比例する電流値を持つ。

＜実施例２＞
図３（ａ）に示すように、本実施例２では、実施例１（図２）の光トリガ型サンプリング回路をＮ個（Ｎは２以上の整数）配置して、これらＮ個の光トリガ型サンプリング回路の信号出力ライン２０９をお互いに接続し、全体でＮチャンネルの多値出力可能なパラレルシリアル変換回路を構成している。ここで各光トリガ型サンプリング回路は、パラレルシリアル変換回路の１チャンネル分の変換動作を実現している。

また、外部の光トリガパルス生成系により、光トリガパルス２０５−１，２０５−２，・・・，２０５−Ｎは時間的に遅延させて生成され、各チャンネルの光トリガ型サンプリング回路における光電変換器２０１のＭＳＭ−ＰＤ２０２にそれぞれ照射され、その遅延量はチャンネルごとに異なり、パラレルシリアル変換回路が生成するシリアル信号のボーレートに合うように設定する。

上記の構成により、各チャンネルの光トリガ型サンプリング回路はＭ個のパラレルデジタル信号を１個の多値出力信号Ｓ５−１，Ｓ５−２，・・・，Ｓ５−Ｎにそれぞれ変換するとともに、その変換動作を１チャンネルごとに時間的にずらしてシリアルに行い、各チャンネルの光トリガ型サンプリング回路の多値出力信号Ｓ５−１，Ｓ５−２，・・・，Ｓ５−Ｎが、図３（ｂ）に示すように続けざまに連続して（時間的な差をつけて）、Ｎ個の光トリガ型サンプリング回路の信号出力ライン２０９から順次出力される。このため、本光トリガ型パラレルシリアル変換回路からは、Ｎ個の独立な多値出力信号Ｓ５−１，Ｓ５−２，・・・，Ｓ５−Ｎが、時間的に連続したシリアルな信号として出力される。

即ち、入力されるＮ×Ｍビットのパラレルデジタル信号（第１チャンネルの光トリガ型サンプリング回路の入力端子２０７−１，２０７−２，・・・，２０７−Ｍに入力される入力信号Ｓ３−１−１，Ｓ３−２−１，・・・，Ｓ３−Ｍ−１，第２チャンネルの光トリガ型サンプリング回路の入力端子２０７−１，２０７−２，・・・，２０７−Ｍに入力される入力信号Ｓ３−１−２，Ｓ３−２−２，・・・，Ｓ３−Ｍ−２，・・・，第Ｎチャンネルの光トリガ型サンプリング回路の入力端子２０７−１，２０７−２，・・・，２０７−Ｍに入力される入力信号Ｓ３−１−Ｎ，Ｓ３−２−Ｎ，・・・，Ｓ３−Ｍ−Ｎ）を、Ｎ倍のシリアル化をするとともにＭ倍の多値化を行うことで、１個の信号出力に変換している。

なお、上記の実施例では、光電変換器の受光素子としてＭＳＭ−ＰＤを用いた例を示したが、これに限定するものではなく、ｐｉｎフォトダイオードやアバランシェフォトダイオードなどの他の受光素子を光電変換器の受光素子として用いても、ＭＳＭ−ＰＤを用いた場合と同様の効果がある。
また、上記実施例では、サンプリング用トランジスタとしてＨＥＭＴを用いた例を示したが、これに限定するものではなく、ＣＭＯＳやバイポーラトランジスタなど他のトランジスタをサンプリング用トランジスタとして用いても、ＨＥＭＴを用いた場合と同様の効果がある。

本発明は光トリガ型サンプリング回路及び光トリガ型パラレルシリアル変換回路に関するものであり、光トリガ型パラレルシリアル変換回路単体で多値出力化を実現するために、その構成単位である光トリガ型サンプリング回路の出力の多値化を図る場合に適用して有用なものである。

１０１ 光電変換器
１０２−１，１０２−２，・・・，１０２−Ｍ サンプリング用トランジスタ
１０３ 信号出力ライン
１０４ 受光素子
１０５ 電気出力端子
１０６−１，１０６−２，・・・，１０６−Ｍ 制御端子
１０７−１，１０７−２，・・・，１０７−Ｍ 入力端子
１０８−１，１０８−２，・・・，１０８−Ｍ 出力端子
１０９ 光トリガパルス
２０１ 光電変換器
２０２ ＭＳＭ−ＰＤ
２０３−１，２０３−２，・・・，２０３−Ｍ ＨＥＭＴ
２０４ 電気出力端子
２０５ 光トリガパルス
２０５−１，２０５−２，・・・，２０５−Ｎ 光トリガパルス
２０６−１，２０６−２，・・・，２０６−Ｍ 制御端子
２０７−１，２０７−２，・・・，２０７−Ｍ 入力端子
２０８−１，２０８−２，・・・，２０８−Ｍ 出力端子
２０９ 信号出力ライン
Ｃ キャパシタ
Ｒ 抵抗
Ｓ１−１，Ｓ１−２，・・・，Ｓ１−Ｍ 入力信号
Ｓ２−１，Ｓ２−２，・・・，Ｓ２−Ｍ 出力信号
Ｓ３ 多値出力信号
Ｓ３−１，Ｓ３−２，・・・，Ｓ３−Ｍ 入力信号
Ｓ４−１，Ｓ４−２，・・・，Ｓ４−Ｍ 出力信号
Ｓ５ 多値出力信号
Ｓ５−１，Ｓ５−２，・・・，Ｓ５−Ｎ 多値出力信号
Ｓ３−１−１，Ｓ３−２−１，・・・，Ｓ３−Ｍ−１ 入力信号
Ｓ３−１−２，Ｓ３−２−２，・・・，Ｓ３−Ｍ−２ 入力信号
Ｓ３−１−Ｎ，Ｓ３−２−Ｎ，・・・，Ｓ３−Ｍ−Ｎ 入力信号

Claims (6)

1. 受光素子と少なくとも１つの電気出力端子とを備えた光電変換器と、
   少なくとも制御端子と入力端子と出力端子を備えたＭ個（Ｍは２以上の整数）のサンプリング用トランジスタと、
   信号出力ラインとを有し、
   前記光電変換器の電気出力端子が、前記Ｍ個のサンプリング用トランジスタの制御端子に接続され、
   前記Ｍ個のサンプリング用トランジスタの出力端子が前記信号出力ラインに接続されており、
   前記Ｍ個のサンプリング用トランジスタの入力端子にそれぞれ第１から第Ｍまでの入力信号を入力し、且つ、前記光電変換器の受光素子に光トリガパルスが照射されることによって前記光電変換器の電気出力端子から出力する電気パルスを、前記Ｍ個のサンプリング用トランジスタの制御端子に入力することにより、前記Ｍ個のサンプリング用トランジスタの出力端子のそれぞれにおいて第１から第Ｍまでの出力信号が発生し、これらの第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成することにより多値の出力信号を得る構成としたことを特徴とする光トリガ型サンプリング回路。
2. 請求項１に記載の光トリガ型サンプリング回路において、
   前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成する際に、前記第１から第Ｍまでの出力信号の一部又は全部が互いに異なった電流値を持つように設計することにより、前記第１から第Ｍまでの入力信号に対する前記第１から第Ｍまでの出力信号の電流値の重みづけを可能としたことを特徴とする光トリガ型サンプリング回路。
3. 請求項２に記載の光トリガ型サンプリング回路において、
   前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の電流値を前記信号出力ラインにおいて合成する際に、前記第１から第Ｍまでの出力信号がそれぞれ２¹，２²，・・・，２^Mに比例する電流値を持つように設計されていることを特徴とする光トリガ型サンプリング回路。
4. 請求項２に記載の光トリガ型サンプリング回路において、
   前記Ｍ個のサンプリング用トランジスタの一部又は全部の電流増幅率ないしトランスコンダクタンスが互いに異なった値となるように設計することにより、前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号の一部又は全部が互いに異なった電流値を持つことを特徴とする光トリガ型サンプリング回路。
5. 請求項３に記載の光トリガ型サンプリング回路において、
   前記Ｍ個のサンプリング用トランジスタの電流増幅率ないしトランスコンダクタンスがそれぞれ２¹，２²，・・・，２^Mに比例する値となるよう設計することにより、前記Ｍ個のサンプリング用トランジスタの出力端子から出力される前記第１から第Ｍまでの出力信号がそれぞれ２¹，２²，・・・，２^Mに比例する電流値を持つことを特徴とする光トリガ型サンプリング回路。
6. 請求項１〜５の何れか１項に記載の光トリガ型サンプリング回路をＮ個（Ｎは２以上の整数）配置して、これらＮ個の光トリガ型サンプリング回路の信号出力ライン同士を接続し、
   前記Ｎ個の光トリガ型サンプリング回路が持つ光電変換器の受光素子へ照射する光トリガパルスの照射タイミングを違えることにより、前記Ｎ個の光トリガ型サンプリング回路の多値出力信号が、時間的な差をつけて前記Ｎ個の光トリガ型サンプリング回路の信号出力ラインから順次出力される構成としたことを特徴とする光トリガ型パラレルシリアル変換回路。

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