JP2012173707A - 光半導体素子及びその製造方法 - Google Patents
光半導体素子及びその製造方法 Download PDFInfo
- Publication number
- JP2012173707A JP2012173707A JP2011038530A JP2011038530A JP2012173707A JP 2012173707 A JP2012173707 A JP 2012173707A JP 2011038530 A JP2011038530 A JP 2011038530A JP 2011038530 A JP2011038530 A JP 2011038530A JP 2012173707 A JP2012173707 A JP 2012173707A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- waveguide core
- core layer
- slab
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】光半導体素子1は、クラッド層2上に設けられた、導波路コア層3a、及びその両側のスラブ層3bを有する第1半導体層3を備える。光半導体素子1は、その導波路コア層3aの側面、及びスラブ層3bの上面を被覆する絶縁層4を備え、更に、導波路コア層3aの側方で、スラブ層3bの上方に、絶縁層4を介して設けられた第2半導体層5を備える。第2半導体層5と導波路コア層3aとは、絶縁層4によって電気的に分離される一方、光学的には接続される。
【選択図】図1
Description
図1に示す光半導体素子1は、クラッド層2、第1半導体層3、絶縁層4、及び第2半導体層5を有している。第1半導体層3は、導波路コア層3a及びスラブ層3bを含んでいる。
ここでは、光半導体素子として光スイッチを例に説明する。
図2は光スイッチの一例の要部平面模式図である。図3〜図5は光スイッチの一例の要部断面模式図である。尚、図2には、光スイッチが備える主な要素の平面レイアウトを模式的に示している。また、図3は図2のX−X位置に相当する断面の模式図、図4は図2のY−Y位置に相当する断面の模式図、図5は図2のZ−Z位置に相当する断面の模式図である。
アーム部20Aは、図2に示すように、2つの光カプラ30A,30Bの間を接続する導波路構造部21、及び導波路構造部21を挟んで設けられた一対の電極22を含んでいる。導波路構造部21の、一対の電極22で挟まれた部分が、位相シフタとして機能する。
半導体層21dは、導波路コア層21aと同様に、導波路コア層21aを伝播する通信波長帯の信号光に対して透明な材料が用いられる。半導体層21dには、アモルファスシリコン等の非晶質半導体、或いはポリシリコン等の多結晶半導体を用いることができる。このほか、半導体層21dには、SiGe、InP、GaAs、或いはこれらの混晶等を用いることもできる。半導体層21dには、例えば、ノンドープの半導体層が用いられる。半導体層21dは、信号光が導波路コア層21aを伝播していく際の光場を広げる役割を果たす。
上記のような構成を有する光スイッチ10では、例えば、一方の光カプラ30Aの2つの入力ポートにそれぞれ接続されている導波路40A,40Bのいずれか、ここでは一例として導波路40Aから、信号光が入力される。入力された出力光は、光カプラ30Aで分波され、その分波された信号光が、光カプラ30Aの2つの出力ポートにそれぞれ接続されているアーム部20A,20Bにそれぞれ出力される。
図8には、半導体層21dを含む光スイッチ10での導波路コア層21aの幅のばらつき(nm)と位相変化(Π)の関係の一例を実線で示している。ここでは、光スイッチ10(図2,図3)について、導波路コア層21aを、幅Waが約500nm、厚さTaが約250nmのSi層とし、スラブ層21bを、厚さTbが約50nmのSi層としている。導波路コア層21aには、p型,n型不純物を共に約1×1019cm-3ドーピングし、その両側のスラブ層21bには、p型,n型不純物をそれぞれ約1×1019cm-3ドーピングしている。絶縁層21cは、厚さTcが約10nmのSiO2層とし、半導体層21dは、幅Wdが約2μm、厚さTdが約150nmのアモルファスシリコン層としている。位相シフタ長(電極22に挟まれた導波路構造部21の長さ)は、約1mmとしている。
ここで、総スラブ厚さとは、上記のような半導体層21dを設けていない光スイッチ100の場合には、そのスラブ層210bの厚さTbを表す。半導体層21dを設けた光スイッチ10の場合には、そのスラブ層21bの厚さTbと半導体層21dの厚さTdの合計厚さTb+Tdを表す。上記図8に関して例示した光スイッチ10の場合、総スラブ厚さは約200nm(Tb+Td=約50nm+約150nm)となる。
図9より、総スラブ厚さが約200nmの、半導体層21dを設けた光スイッチ10では、総スラブ厚さが約50nmの、半導体層21dを設けていない光スイッチ100に比べ、位相変化率をおよそ1/8に抑えることができる。更に、光スイッチ10では、総スラブ厚さを約100nmとした光スイッチ100と比べても、位相変化率をおよそ1/5に抑えることができる。
例えば、上記の例では、アーム部20A,20Bの双方に位相シフタの機能を持たせるようにしたが、いずれか一方にのみ位相シフタの機能を持たせるようにしてもよい。例えば、光スイッチ10において、アーム部20Aのみを位相シフタとして機能させる場合、位相シフタの機能を有しないアーム部20Bの断面は、図10に示すような構造になる。尚、図10は図2のX’−X’位置に相当する断面の模式図である。
図13に示すように、半導体層21dは、導波路コア層21aと光学的に結合しない程度、例えば1μm程度、導波路コア層21aから離間していれば、導波路コア層21aの上方にも設けられていて構わない。導波路コア層21aと、その上方の半導体層21dの間には、それらよりも低屈折率の上部クラッド層25が設けられる。
図14は光スイッチの第1形成工程の説明図である。
ハードマスク620の形成後は、図15に示すように、そのハードマスク620を、導波路コア層の形成領域に残すように、パターニングする。例えば、ハードマスク620に、直線状部分と湾曲部分を含む、幅約500nmのライン状パターンを形成する。
ハードマスク620のパターニング後は、そのパターニングされたハードマスク620をマスクにして、SOI層613のエッチングを行う。このSOI層613のエッチングの際には、図16に示すように、ハードマスク620で覆われていない領域については、BOX層612上にSOI層613の下層部を残すように、エッチングを行う。これにより、ハードマスク(上部クラッド層)620の下に、導波路コア層613aを形成し、導波路コア層613aの両側に、導波路コア層613aに接続された、導波路コア層613aよりも薄い、スラブ層613bを形成する。
導波路コア層613a及びスラブ層613bの形成後は、導波路コア層613aの両側に形成されたスラブ層613bに対してそれぞれ、p型,n型不純物をドーピングする。図17に示すように、一方のスラブ層613bには、B等のp型不純物を約1×1019cm-3ドーピングしてp型ドーピング領域613cを形成する。もう一方のスラブ層613bには、P等のn型不純物を約1×1019cm-3ドーピングしてn型ドーピング領域613dを形成する。ドーピング後は、活性化アニールを行う。
スラブ層613bへのドーピング後は、図18に示すように、スラブ層613bの上面、導波路コア層613aの側面、並びに上部クラッド層(ハードマスク)620の側面及び上面に、絶縁層630を形成する。絶縁層630としては、例えば、厚さ約10nmのSiO2層を形成することができる。
絶縁層630の形成後は、図19に示すように、形成した絶縁層630上に、半導体層640を形成する。半導体層640には、例えば、アモルファスシリコン層を用いることができる。
半導体層640の形成後は、図20に示すように、形成した半導体層640上に、上部クラッド層650を形成する。上部クラッド層650としては、例えば、厚さ約1μmのSiO2層を形成することができる。
上部クラッド層650の形成後は、図21に示すように、CMP(Chemical Mechanical Planarization)による平坦化を行う。これにより、導波路コア層613aの上方には、上部クラッド層(ハードマスク)620が表出し、スラブ層613bの上方には、上部クラッド層650が、上部クラッド層620との間に絶縁層630及び半導体層640を挟んで表出した状態が得られる。
平坦化後は、図22に示すように、スラブ層613bに形成したp型ドーピング領域613c、及びn型ドーピング領域613dにそれぞれ接続されるように、一対の電極660を形成する。例えば、上部クラッド層650、半導体層640及び絶縁層630を貫通し、p型ドーピング領域613c及びn型ドーピング領域613dにそれぞれ達する孔660aを形成し、孔660aに電極660を形成する。これにより、電極660の底面とp型ドーピング領域613c及びn型ドーピング領域613dを接続する。電極660には、アルミニウム(Al)等の金属材料を用いることができる。
尚、この光スイッチ600では、導波路コア層613a及び上部クラッド層620の側壁に沿って半導体層640が形成されるが、それが光学的に影響しない程度の厚さであれば、このような部分に半導体層640が形成されていても構わない。
尚、図14〜図22には、光スイッチ600における1つのアーム部に着目し、その形成方法を例示したが、勿論、当該アーム部と共に、光スイッチ600が備える別のアーム部を同時に形成することが可能である。
(付記1) クラッド層と、
前記クラッド層上に設けられ、導波路コア層と、前記導波路コア層の両側にそれぞれ接続された、前記導波路コア層よりも薄いスラブ層とを有する第1半導体層と、
前記導波路コア層の側面及び前記スラブ層の上面を被覆する絶縁層と、
前記導波路コア層の側方で前記スラブ層の上方に、前記絶縁層を介して設けられ、前記導波路コア層と光学的に接続された第2半導体層と、
を含むことを特徴とする光半導体素子。
(付記3) 前記第2半導体層は、ノンドープであることを特徴とする付記1又は2に記載の光半導体素子。
(付記7) 前記導波路コア層は、直線状部分と湾曲部分とを有し、前記第2半導体層は、前記直線状部分の側方に設けられていることを特徴とする付記1乃至6のいずれかに記載の光半導体素子。
(付記9) クラッド層上に設けられ、第1導波路コア層と、前記第1導波路コア層の両側にそれぞれ接続された、前記第1導波路コア層よりも薄い第1スラブ層とを有する第1半導体層と、
前記第1導波路コア層の側面及び前記第1スラブ層の上面を被覆する第1絶縁層と、
前記第1導波路コア層の側方で前記第1スラブ層の上方に、前記第1絶縁層を介して設けられ、前記第1導波路コア層と光学的に接続された第2半導体層と、
を含む第1導波路構造部と、
クラッド層上に設けられ、第2導波路コア層と、前記第2導波路コア層の両側にそれぞれ接続された、前記第2導波路コア層よりも薄い第2スラブ層とを有する第3半導体層と、
前記第2導波路コア層の側面及び前記第2スラブ層の上面を被覆する第2絶縁層と、
前記第2導波路コア層の側方で前記第2スラブ層の上方に、前記第2絶縁層を介して設けられ、前記第2導波路コア層と光学的に接続された第4半導体層と、
を含む第2導波路構造部と、
前記第1導波路構造部と前記第2導波路構造部に接続され、入力光を前記第1導波路コア層と前記第2導波路コア層に分波する第1光カプラと、
前記第1導波路構造部と前記第2導波路構造部に接続され、前記第1導波路コア層と前記第2導波路コア層の伝播光を合波する第2光カプラと、
を含むことを特徴とする光半導体素子。
前記導波路コア層の側面及び前記スラブ層の上面を被覆する絶縁層を形成する工程と、
前記導波路コア層と光学的に接続されるように、前記導波路コア層の側方で前記スラブ層の上方に、前記絶縁層を介して第2半導体層を形成する工程と、
を含むことを特徴とする光半導体素子の製造方法。
2 クラッド層
3 第1半導体層
3a,21a,210a,613a 導波路コア層
3b,21b,210b,613b スラブ層
4,21c,630 絶縁層
5 第2半導体層
10,10a,100,600 光スイッチ
20A,20B,200A,200B アーム部
21,210 導波路構造部
21d,640 半導体層
21e,210e,613c p型ドーピング領域
21f,210f,613d n型ドーピング領域
22,22a,220,660 電極
23,230 下部クラッド層
24,25,240,650 上部クラッド層
26 ヒータ電極
30A,30B,300A,300B 光カプラ
40A,40B,40C,40D,400A,400B,400C,400D 導波路
610 SOI基板
611 半導体基板
612 BOX層
613 SOI層
620 ハードマスク
660a 孔
710,720 CMOSドライバ回路
711a,721a 導電部
Claims (7)
- クラッド層と、
前記クラッド層上に設けられ、導波路コア層と、前記導波路コア層の両側にそれぞれ接続された、前記導波路コア層よりも薄いスラブ層とを有する第1半導体層と、
前記導波路コア層の側面及び前記スラブ層の上面を被覆する絶縁層と、
前記導波路コア層の側方で前記スラブ層の上方に、前記絶縁層を介して設けられ、前記導波路コア層と光学的に接続された第2半導体層と、
を含むことを特徴とする光半導体素子。 - 前記第2半導体層は、非晶質半導体層又は多結晶半導体層であることを特徴とする請求項1に記載の光半導体素子。
- 前記スラブ層の厚さと前記第2半導体層の主要部の厚さの合計が、前記導波路コア層の厚さの半分以上、前記導波路コア層の厚さ以下であることを特徴とする請求項1又は2に記載の光半導体素子。
- 前記導波路コア層は、i型であり、前記導波路コア層の両側の前記スラブ層は、一方がp型で他方がn型であることを特徴とする請求項1乃至3のいずれかに記載の光半導体素子。
- 前記導波路コア層は、直線状部分と湾曲部分とを有し、前記第2半導体層は、前記直線状部分の側方に設けられていることを特徴とする請求項1乃至4のいずれかに記載の光半導体素子。
- クラッド層上に設けられ、第1導波路コア層と、前記第1導波路コア層の両側にそれぞれ接続された、前記第1導波路コア層よりも薄い第1スラブ層とを有する第1半導体層と、
前記第1導波路コア層の側面及び前記第1スラブ層の上面を被覆する第1絶縁層と、
前記第1導波路コア層の側方で前記第1スラブ層の上方に、前記第1絶縁層を介して設けられ、前記第1導波路コア層と光学的に接続された第2半導体層と、
を含む第1導波路構造部と、
クラッド層上に設けられ、第2導波路コア層と、前記第2導波路コア層の両側にそれぞれ接続された、前記第2導波路コア層よりも薄い第2スラブ層とを有する第3半導体層と、
前記第2導波路コア層の側面及び前記第2スラブ層の上面を被覆する第2絶縁層と、
前記第2導波路コア層の側方で前記第2スラブ層の上方に、前記第2絶縁層を介して設けられ、前記第2導波路コア層と光学的に接続された第4半導体層と、
を含む第2導波路構造部と、
前記第1導波路構造部と前記第2導波路構造部に接続され、入力光を前記第1導波路コア層と前記第2導波路コア層に分波する第1光カプラと、
前記第1導波路構造部と前記第2導波路構造部に接続され、前記第1導波路コア層と前記第2導波路コア層の伝播光を合波する第2光カプラと、
を含むことを特徴とする光半導体素子。 - クラッド層上に、導波路コア層と、前記導波路コア層の両側に接続された、前記導波路コア層よりも薄いスラブ層とを有する第1半導体層を形成する工程と、
前記導波路コア層の側面及び前記スラブ層の上面を被覆する絶縁層を形成する工程と、
前記導波路コア層と光学的に接続されるように、前記導波路コア層の側方で前記スラブ層の上方に、前記絶縁層を介して第2半導体層を形成する工程と、
を含むことを特徴とする光半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011038530A JP5708026B2 (ja) | 2011-02-24 | 2011-02-24 | 光半導体素子及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011038530A JP5708026B2 (ja) | 2011-02-24 | 2011-02-24 | 光半導体素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012173707A true JP2012173707A (ja) | 2012-09-10 |
JP5708026B2 JP5708026B2 (ja) | 2015-04-30 |
Family
ID=46976609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011038530A Expired - Fee Related JP5708026B2 (ja) | 2011-02-24 | 2011-02-24 | 光半導体素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5708026B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016157819A1 (ja) * | 2015-03-30 | 2016-10-06 | 日本電気株式会社 | 光回路、およびそれを用いた光スイッチ |
JPWO2014156959A1 (ja) * | 2013-03-25 | 2017-02-16 | 技術研究組合光電子融合基盤技術研究所 | 端面光結合型シリコン光集積回路 |
CN111344615A (zh) * | 2017-11-09 | 2020-06-26 | 松下知识产权经营株式会社 | 光波导及其制造方法 |
JP7031082B1 (ja) * | 2021-06-04 | 2022-03-07 | 三菱電機株式会社 | 半導体光集積素子及び光集積装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004170836A (ja) * | 2002-11-22 | 2004-06-17 | Nippon Telegr & Teleph Corp <Ntt> | 可変光減衰器 |
JP2008096484A (ja) * | 2006-10-06 | 2008-04-24 | Sony Corp | 光半導体装置 |
JP2009222742A (ja) * | 2008-03-13 | 2009-10-01 | Nippon Telegr & Teleph Corp <Ntt> | 熱光学位相シフタおよびその製造方法 |
JP2010237296A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Ltd | 光半導体装置 |
JP2010536062A (ja) * | 2007-08-08 | 2010-11-25 | エージェンシー フォー サイエンス,テクノロジー アンド リサーチ | 電気光学デバイスおよび電気光学デバイス製造方法 |
-
2011
- 2011-02-24 JP JP2011038530A patent/JP5708026B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004170836A (ja) * | 2002-11-22 | 2004-06-17 | Nippon Telegr & Teleph Corp <Ntt> | 可変光減衰器 |
JP2008096484A (ja) * | 2006-10-06 | 2008-04-24 | Sony Corp | 光半導体装置 |
JP2010536062A (ja) * | 2007-08-08 | 2010-11-25 | エージェンシー フォー サイエンス,テクノロジー アンド リサーチ | 電気光学デバイスおよび電気光学デバイス製造方法 |
JP2009222742A (ja) * | 2008-03-13 | 2009-10-01 | Nippon Telegr & Teleph Corp <Ntt> | 熱光学位相シフタおよびその製造方法 |
JP2010237296A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Ltd | 光半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2014156959A1 (ja) * | 2013-03-25 | 2017-02-16 | 技術研究組合光電子融合基盤技術研究所 | 端面光結合型シリコン光集積回路 |
WO2016157819A1 (ja) * | 2015-03-30 | 2016-10-06 | 日本電気株式会社 | 光回路、およびそれを用いた光スイッチ |
US10248002B2 (en) | 2015-03-30 | 2019-04-02 | Nec Corporation | Optical circuit, and optical switch using same |
CN111344615A (zh) * | 2017-11-09 | 2020-06-26 | 松下知识产权经营株式会社 | 光波导及其制造方法 |
US11378740B2 (en) | 2017-11-09 | 2022-07-05 | Panasonic Intellectual Property Management Co., Ltd. | Optical waveguide and method for manufacturing same |
JP7031082B1 (ja) * | 2021-06-04 | 2022-03-07 | 三菱電機株式会社 | 半導体光集積素子及び光集積装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5708026B2 (ja) | 2015-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10459166B2 (en) | Optical coupling scheme | |
EP1779161B1 (en) | Pn diode optical modulators fabricated in rib waveguides | |
US7085443B1 (en) | Doping profiles in PN diode optical modulators | |
US9568750B2 (en) | Hybrid optical modulator | |
US9002144B2 (en) | Electro-optical modulator | |
JP5515927B2 (ja) | 半導体光素子 | |
CN106405970B (zh) | 半导体器件及其制造方法 | |
JP5565148B2 (ja) | 半導体光素子 | |
US20070147724A1 (en) | Optical functional device and fabrication process of the same | |
JP2009258527A (ja) | 光学素子 | |
US10996539B2 (en) | Electro-optic modulator | |
EP3958032B1 (en) | Athermal optical filter with active tuning and simplified control | |
WO2016157687A1 (ja) | 電気光学装置 | |
JP6206878B2 (ja) | 光半導体装置 | |
JP5708026B2 (ja) | 光半導体素子及びその製造方法 | |
KR102163885B1 (ko) | 전계흡수 광변조 소자 및 그 제조 방법 | |
JP5494216B2 (ja) | 導波路型光デバイス | |
US10962810B2 (en) | Strained germanium silicon optical modulator array including stress materials | |
JP6102381B2 (ja) | 光スイッチ及びその製造方法 | |
JP6476876B2 (ja) | 光変調器および光変調装置 | |
JP2010078694A (ja) | マッハツェンダ干渉計型光機能素子 | |
JP5144608B2 (ja) | 光変調器 | |
JP6412969B2 (ja) | 光導波路素子 | |
US20150277159A1 (en) | Optical modulator and optical modulation device | |
JP5824929B2 (ja) | 光半導体素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140822 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5708026 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |