JP2012169471A - 電子装置、電子装置の電源電圧制御方法、半導体装置、半導体装置の電源電圧制御方法 - Google Patents

Abstract

【課題】ＬＳＩの入出力回路の電源電圧を低くして、ＬＳＩの消費電力を小さくすることが可能な電子装置を提供する。
【解決手段】テスト信号生成部４１Ａは、第１のデバイス２Ａに設けられ、テスト信号検査部４２Ｂへテスト信号Ａを送信する。テスト信号検査部４２Ｂは、第２のデバイス２Ｂに設けられ、テスト信号Ａが正しく受信されたか否かを示す応答信号ＡをＩ／Ｏ電源制御部へ送信する。Ｉ／Ｏ電源制御部は、応答信号Ａがテスト信号Ａが正しく受信されたことを示す場合に電圧減少信号を生成し、応答信号Ａがテスト信号Ａが正しく受信されないことを示す場合に電圧増加信号を生成する。Ｉ／Ｏ電源供給部は、電圧減少信号に基づいて電圧の値を小さくされた入出力電源、又は、電圧増加信号に基づいて電圧の値を大きくされた入出力電源を、複数の入出力回路に供給する。
【選択図】図３

Description

本発明は、電子装置、電子装置の電源電圧制御方法、半導体装置、半導体装置の電源電圧制御方法に関する。

ＬＳＩの回路規模や動作速度の向上に伴って、ＬＳＩの消費電力が、例えば１個のチップ当り１０〜２０ワット程度にまで増大している。この結果、ＬＳＩを搭載するプリント基板や電子装置の熱設計が難しくなりつつある。そこで、ＬＳＩの消費電力を抑えることが求められている。

なお、クリティカルパスマージン測定機能が、予めＬＳＩの内部のクリティカルパスの限界値を測定し、その測定結果を遅延モニタ結果記憶用メモリに保持すると共に、クリティカルパスマージン測定機能が、ＬＳＩの実動作時に、内部モニタ回路にてクリティカルパス回路の動作状態を測定し、ＬＳＩ内部の温度を温度測定機能にて測定し、外部の全体最適制御回路が、ＬＳＩに与えるパラメータを変化させ、ＬＳＩに与えるパラメータを最適に制御することが提案されている。

特開２００８−０９８３２２号公報

ＬＳＩの製造プロセスの微細化に伴って、ＬＳＩのコア回路の電源電圧「ＶＣＣコア」の低下が進んだ結果、コア回路における消費電力は低下している。

一方、ＬＳＩの入出力回路の電源電圧の値は、ＬＳＩの種類に応じて、規定され、固定される。これは、入出力回路の電源電圧の値は、ＬＳＩの入出力回路についての標準入出力規格により定められているためである。

例えば、「ＬＶＴＴＬ」における電源電圧の値は３．３Ｖであり、「ＬＶＣＭＯＳ３．３」における電源電圧の値は３．３Ｖであり、「ＬＶＣＭＯＳ２．５」における電源電圧の値は２．５Ｖである。「ＬＶＴＴＬ」は低電圧で駆動されるＴＴＬ回路を含む入出力回路であり、「ＬＶＣＭＯＳ３．３」は３．３Ｖで駆動されるＣＭＯＳ回路を含む入出力回路であり、「ＬＶＣＭＯＳ２．５」は２．５Ｖで駆動されるＣＭＯＳ回路を含む入出力回路である。

標準入出力規格の選択を変えない限り、製造プロセスの微細化しても、入出力回路における消費電力を低下させることはできない。この結果、１個のＬＳＩにおいて、その入出力回路における消費電力の割合は、相対的にはＬＳＩ全体の消費電力の４０％〜５０％を占めてしまう。

本発明は、ＬＳＩの入出力回路の電源電圧を低くして、ＬＳＩの消費電力を小さくすることが可能な電子装置を提供することを目的とする。

開示される電子装置は、第１のデバイスと、第２のデバイスと、第１のデバイスと第２のデバイスとを接続する複数の伝送路と、複数の入出力回路と、テスト信号生成部と、テスト信号検査部と、第１のデバイス用の制御信号生成部と、第１のデバイス用の電源供給部とを含む。複数の入出力回路は、第１のデバイスに設けられ、各々が複数の伝送路に接続される。テスト信号生成部は、第１のデバイスに設けられ、テスト信号検査部へテスト信号を送信する。テスト信号検査部は、第２のデバイスに設けられ、テスト信号生成部からテスト信号を受信し、テスト信号が正しく受信されたか否かを示す応答信号をテスト信号生成部と制御信号生成部とへ送信する。第１のデバイス用の制御信号生成部は、テスト信号検査部から受信した応答信号がテスト信号が正しく受信されたことを示す場合に、複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、テスト信号検査部から受信した応答信号がテスト信号が正しく受信されないことを示す場合に、入出力電源電圧の値を予め定められた値だけ大きくする電圧増加信号を生成する。第１のデバイス用の電源供給部は、制御信号生成部から受信した電圧減少信号に基づいて、入出力電源電圧の値を予め定められた値だけ小さくして入出力電源を複数の入出力回路に供給し、制御信号生成部から受信した電圧増加信号に基づいて、入出力電源電圧の値を予め定められた値だけ大きくして入出力電源を複数の入出力回路に供給する。

開示される電子装置によれば、ＬＳＩの入出力回路についての標準入出力規格を守りつつ、ＬＳＩの入出力回路の電源電圧を低くして、ＬＳＩの消費電力を小さくすることができる。

電源電圧制御システムを含む電子装置の一例を示す図である。 図１の電子装置の説明図である。 モニタ回路の一例を示す図である。 テスト信号生成部の一例を示す図である。 テスト信号検査部の一例を示す図である。 インタフェース制御回路の一例を示す図である。 Ｉ／Ｏ電源電圧の制御の説明図である。 電圧制御シーケンスを示す図である。 消費電力の低減の説明図である。 電源電圧制御システムを含む電子装置の他の一例を示す図である。 電源電圧制御システムを含む電子装置の更に他の一例を示す図である。 電源電圧制御システムを含む電子装置の更に他の一例を示す図である。 本発明者が検討したＬＳＩの入出力回路の電源電圧の説明図である。

図１３は、本発明者が検討したＬＳＩの入出力回路の電源電圧の説明図である。図１３は、ＬＳＩの入出力回路の電源電圧の一例として、標準入出力規格「ＬＶＣＭＯＳ３．３」における電源電圧の値について示す。

信号を送信する送信ＬＳＩと信号を受信する受信ＬＳＩとの間において双方の入出力回路を接続する場合、送信ＬＳＩ及び受信ＬＳＩにおいて、同一の標準入出力規格が使用される。信号の送受信に関連して、標準入出力規格には、ＶOH、ＶOL、ＶIH、ＶILの４個の規定値が存在する。ＶOHは、送信ＬＳＩの出力信号のハイレベルの電圧の値を規定する。ＶOLは、送信ＬＳＩの出力信号のロウレベルの電圧の値を規定する。ＶIHは、受信ＬＳＩの入力信号のハイレベルの電圧の値を規定する。ＶILは、受信ＬＳＩの入力信号のロウレベルの電圧の値を規定する。

標準入出力規格「ＬＶＣＭＯＳ３．３」においては、図１３（Ａ）に示すように、受信ＬＳＩのＶIHは、３．６Ｖ〜２．０Ｖと規定される。そこで、受信ＬＳＩのＶIHに適合した信号を送信するために、例えば、送信ＬＳＩのＶOHは３．３Ｖ〜２．９Ｖとされる。図１３（Ａ）の例の場合、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間に、マージンＭ１が存在する。

マージンＭ１の存在により、送信ＬＳＩのＶOHをマージンＭ１の分だけ小さい値としても、標準入出力規格「ＬＶＣＭＯＳ３．３」に従う信号を送受信することができる。換言すれば、マージンＭ１を無くしても、理論上は、受信ＬＳＩは、標準入出力規格「ＬＶＣＭＯＳ３．３」に従う信号を正しく受信することができる。

しかし、実際には、個々のＬＳＩ毎に製造プロセスのばらつき等に起因する特性のばらつきがある。また、ＬＳＩを実装するプリント板やプリント板上の伝送路にも、製造工程のばらつき等に起因する特性のばらつきがある。更に、ＬＳＩを搭載した電子装置が安定して動作するか否かが、ＬＳＩ、プリント板及び伝送路の各々のばらつきの組み合せに依存する場合もある。

従って、図１３（Ａ）に示されるマージンＭ１を「０」とすることはできない。しかし、図１３（Ｂ）に示すように、マージンＭ１をできるだけ小さいマージンＭ２とすることが考えられる。例えば、図１３（Ｂ）に示すように、送信ＬＳＩのＶOHを、２．５Ｖ〜２．１Ｖと設定することが考えられる。これは、標準入出力規格「ＬＶＣＭＯＳ３．３」のＶOHの本来の値よりも、０．８Ｖ小さい値である。マージンＭ１が０．９Ｖと大きいのに対して、マージンＭ２は、０．１Ｖと小さい。

更に、ＬＳＩを搭載した電子装置毎に、ＬＳＩ、プリント板及び伝送路の各々のばらつきやこれらの組み合せを考慮して、個別にマージンＭ２を設定することは、事実上できない。一方、マージンＭ２を大きくすると、ＬＳＩの入出力回路の電源電圧を低くしたとしても、ＬＳＩの消費電力を十分に小さくすることはできない。

開示される電子装置、電子装置の電圧制御方法、半導体装置、半導体装置の電圧制御方法は、ＬＳＩの入出力回路についての標準入出力規格を守りつつ、デバイス間で正常な通信が可能である限りにおいて、ＬＳＩの入出力回路の電源電圧を低くして、ＬＳＩの消費電力を小さくすることができる。

図１は、電源電圧制御システムを含む電子装置の一例を示す図である。図２は、図１の電子装置の説明図である。なお、図２において、電源の供給経路が点線で示される。

電子装置は、ボード１と、デバイス２Ａと、デバイス２Ｂと、デバイス２Ａ用のＩ／Ｏ電源供給部８Ａと、デバイス２Ｂ用のＩ／Ｏ電源供給部８Ｂと、デバイス２Ａ用のコア電源供給部９Ａと、デバイス２Ｂ用のコア電源供給部９Ｂと、伝送路７１Ａ〜７４Ｂとを含む。デバイス２Ａと、デバイス２Ｂと、Ｉ／Ｏ電源供給部８Ａ及び８Ｂと、コア電源供給部９Ａ及び９Ｂは、ボード１上に実装される。

ボード１は、例えばプリント基板である。伝送路７１Ａ〜７４Ｂは、例えばボード１上に設けられた配線である。デバイス２Ａ及びデバイス２Ｂは、各々、別個のＬＳＩ（Large Scale Integration）のような半導体装置である。デバイス２Ａは、ボード１上に設けられた複数の伝送路７１Ａ〜７３Ｂを介して、他の半導体装置であるデバイス２Ｂへ接続される。デバイス２Ａは、伝送路７４Ａを介して、Ｉ／Ｏ電源供給部８Ａに接続される。デバイス２Ｂは、伝送路７４Ｂを介して、Ｉ／Ｏ電源供給部８Ｂに接続される。

デバイス２Ａは、ユーザ回路３Ａと、モニタ回路４Ａと、Ｉ／Ｏ電源制御部５Ａと、入出力回路６１Ａ〜６４Ａとを含む。デバイス２Ｂは、ユーザ回路３Ｂと、モニタ回路４Ｂと、Ｉ／Ｏ電源制御部５Ｂと、入出力回路６１Ｂ〜６４Ｂとを含む。図１及び図２の例において、デバイス２Ａとデバイス２Ｂとは同一の構成を有するが、デバイス２Ａとデバイス２Ｂとが異なる構成を有するようにしても良い。

デバイス２Ａにおいて、ユーザ回路３Ａと、モニタ回路４Ａと、Ｉ／Ｏ電源制御部５Ａは、デバイス２Ａのコア回路である。コア回路は、入出力回路６１Ａ〜６４Ａ以外の回路である。コア回路は、後述するように、コア電源供給部９Ａから供給されるコア電源により動作する回路である。デバイス２Ｂについても同様である。

デバイス２Ａにおいて、入出力回路６１Ａ〜６４Ａは、デバイス２Ａの入出力回路である。入出力回路６１Ａ〜６４Ａは、デバイス２Ａの入出力端子を介して、複数の伝送路７１Ａ〜７４Ｂに接続され、信号を入出力する。入出力回路６１Ａ〜６４Ａは、後述するように、Ｉ／Ｏ電源供給部８Ａから供給されるＩ／Ｏ電源により動作する回路である。デバイス２Ｂについても同様である。

デバイス２Ａにおいて、ユーザ回路３Ａは、コア回路の主要部であり、デバイス２Ａのユーザにより設計された機能を実現する回路である。ユーザ回路３Ａは、入出力回路６１Ａを介して、デバイス２Ａの外部と通信を行う。デバイス２Ｂにおけるユーザ回路３Ｂも同様である。

デバイス２Ａのユーザ回路３Ａは、デバイス２Ａの入出力回路６１Ａ、伝送路７１Ａ及び７１Ｂ、デバイス２Ｂの入出力回路６１Ｂを介して、デバイス２Ｂのユーザ回路３Ｂに接続される。ユーザ回路３Ａは、信号を生成して、入出力回路６１Ａ、伝送路７１Ａ、入出力回路６１Ｂを介して、生成した信号をユーザ回路３Ｂへ送信する。ユーザ回路３Ｂは、ユーザ回路３Ａからの信号を受信する。また、ユーザ回路３Ｂは、信号を生成して、入出力回路６１Ｂ、伝送路７１Ｂ、入出力回路６１Ａを介して、生成した信号をユーザ回路３Ａへ送信する。ユーザ回路３Ａは、ユーザ回路３Ｂからの信号を受信する。これにより、ユーザ回路３Ａとユーザ回路３Ｂとは、双方向の通信を行う。なお、ユーザ回路３Ａとユーザ回路３Ｂとの間における通信は、双方向でなくとも良い。

デバイス２Ａにおいて、入出力回路６１Ａ〜６４Ａは、デバイス２Ａの入出力を実行する回路である。このために、入出力回路６１Ａ〜６４Ａは、伝送路７１Ａ〜７４Ｂに接続される。一方、入出力回路６１Ａはユーザ回路３Ａに接続され、入出力回路６２Ａ及び６３Ａはモニタ回路４Ａに接続され、入出力回路６４ＡはＩ／Ｏ電源制御部５Ａに接続される。デバイス２Ｂにおける入出力回路６１Ｂ〜６４Ｂも同様である。

デバイス２Ａにおいて、モニタ回路４Ａは、後述するように、テスト信号Ａを用いて、入出力回路６２Ａを介して、デバイス２Ｂのモニタ回路４Ｂとの間で通信を行うことにより、入出力回路６１Ａ〜６４Ａにおける信号の送受信の状態を監視する。デバイス２Ｂにおけるモニタ回路４Ｂも同様である。モニタ回路４Ａ及び４Ｂについては、図３〜図５を参照して後述する。

デバイス２Ａにおいて、Ｉ／Ｏ電源制御部５Ａは、Ｉ／Ｏ電源供給部８Ａを制御する制御信号を生成する制御信号生成部である。具体的には、Ｉ／Ｏ電源制御部５Ａは、モニタ回路４Ａにおける監視の結果に基づいて、Ｉ／Ｏ電源供給部８Ａを制御することにより、Ｉ／Ｏ電源供給部８Ａから入出力回路６１Ａ〜６４Ａへ供給されるＩ／Ｏ電源の電圧を制御する。このために、Ｉ／Ｏ電源制御部５Ａには、テスト信号Ａの応答としてモニタ回路４Ｂから送信された応答信号Ａが入力される。デバイス２ＢにおけるＩ／Ｏ電源制御部５Ｂも同様である。

Ｉ／Ｏ電源供給部８Ａは、例えばプログラマブルＤＣ−ＤＣコンバータであり、１個又は複数の電力用ＬＳＩを含む。Ｉ／Ｏ電源供給部８Ａには、ボード１の上又は外部に設けられた電源装置から、安定化直流電源が供給される。Ｉ／Ｏ電源供給部８Ａは、図２に点線で示すように、デバイス２Ａの入出力回路６１Ａ〜６４Ａへ直流電源を供給する。Ｉ／Ｏ電源供給部８Ａは、デバイス２Ａの入出力回路６１Ａ〜６４Ａへ電源を供給する「Ｉ／Ｏ電源」である。Ｉ／Ｏ電源供給部８Ｂも同様である。

コア電源供給部９Ａは、例えばＤＣ−ＤＣコンバータであり、１個又は複数の電力用ＬＳＩを含む。コア電源供給部９Ａには、各々、ボード１の外部に設けられた電源装置から、安定化直流電源が供給される。コア電源供給部９Ａは、図２に点線で示すように、デバイス２Ａのコア回路へ直流電源を供給する。コア電源供給部９Ａは、デバイス２Ａのコア回路へ電源を供給する「コア電源」である。コア電源供給部９Ｂも同様である。

Ｉ／Ｏ電源供給部８Ａ及び８Ｂの出力するＩ／Ｏ電源の電圧の値は、可変であり、例えばＩ／Ｏ電源供給部８Ａ及び８Ｂの各々が有する電圧制御レジスタに設定されたデータの値に応じて定まる。これにより、Ｉ／Ｏ電源の電圧の値を最適な値に設定することができる。これに対して、コア電源供給部９Ａ及び９Ａの出力するコア電圧の値は、例えば固定とされる。

Ｉ／Ｏ電源供給部８Ａ及び８Ｂとコア電源供給部９Ａ及び９Ｂは、例えば、ボード１に対応して設けられた、共通の電源装置から安定化直流電源を供給される。また、Ｉ／Ｏ電源供給部８Ａ及び８Ｂとコア電源供給部９Ａ及び９Ｂは、例えば、ボード１に対応して設けられた、共通のスイッチによりＯＮ又はＯＦＦが制御される。これにより、ボード１上のデバイス２Ａ及び２Ｂには、同時に電源が投入され遮断される。

図３は、モニタ回路の一例を示す図である。

デバイス２Ａに設けられたモニタ回路４Ａは、テスト信号生成部４１Ａと、テスト信号検査部４２Ａとを含む。デバイス２Ｂに設けられたモニタ回路４Ｂは、テスト信号生成部４１Ｂと、テスト信号検査部４２Ｂとを含む。

デバイス２Ａのテスト信号生成部４１Ａは、デバイス２Ａの入出力回路６２Ａ、伝送路７２Ａ及び７２Ｂ、デバイス２Ｂの入出力回路６２Ｂを介して、デバイス２Ｂのテスト信号検査部４２Ｂに接続される。伝送路７２Ａ及び７２Ｂは、入出力回路６２Ａ及び入出力回路６２Ｂに接続される伝送路である。

デバイス２Ｂのテスト信号生成部４１Ｂは、デバイス２Ｂの入出力回路６３Ｂ、伝送路７３Ａ及び７３Ｂ、デバイス２Ａの入出力回路６３Ａを介して、デバイス２Ａのテスト信号検査部４２Ａに接続される。伝送路７３Ａ及び７３Ｂは、入出力回路６３Ｂ及び入出力回路６３Ａに接続される伝送路である。

なお、ユーザ回路３Ａとユーザ回路３Ｂとの間の通信が双方向で無い場合、テスト信号生成部４１Ａ及びテスト信号検査部４２Ｂの対と、テスト信号生成部４１Ｂ及びテスト信号検査部４２Ａの対のいずれか一方を省略するようにしても良い。例えば、デバイス２Ａのユーザ回路３Ａがデバイス２Ｂのユーザ回路３Ｂに信号を送信するのみである場合、ユーザ回路３Ｂからユーザ回路３Ａへ向けた通信が存在しないので、テスト信号生成部４１Ｂ及びテスト信号検査部４２Ａの対を省略するようにしても良い。

また、デバイス２Ａが複数のデバイスとの間で通信を行う場合、通信を行うデバイス毎にモニタ回路４Ａが設けられる。従って、１個のデバイス２Ａが複数のモニタ回路４Ａを含むようにしても良い。この場合、前述したように、各々のモニタ回路４Ａにおいて、テスト信号生成部４１Ａ及びテスト信号検査部４２Ａのいずれか一方を省略するようにしても良い。

テスト信号生成部４１Ａ及びテスト信号検査部４２Ｂの動作は、テスト信号生成部４１Ｂ及びテスト信号検査部４２Ａの動作と同様である。従って、以下においては、テスト信号生成部４１Ａ及びテスト信号検査部４２Ｂの動作について説明する。

テスト信号生成部４１Ａは、デバイス２Ａの電源の投入時において、テスト信号Ａを生成する。テスト信号については、図４を参照して後述する。テスト信号生成部４１Ａは、生成したテスト信号を、入出力回路６２Ａ、伝送路７２Ａ、入出力回路６２Ｂを介して、テスト信号検査部４２Ｂへ送信する。

テスト信号検査部４２Ｂは、デバイス２Ａの電源の投入時において、テスト信号Ａを受信すると、受信したテスト信号Ａに基づいて、応答信号Ａを生成する。応答信号Ａについては、図５を参照して後述する。テスト信号検査部４２Ｂは、生成した応答信号Ａを、入出力回路６２Ｂ、伝送路７２Ｂ、入出力回路６２Ａを介して、テスト信号生成部４１Ａへ送信する。これに応じて、テスト信号生成部４１Ａは、テスト信号検査部４２Ｂから応答信号Ａを受信する。

応答信号Ａは、テスト信号Ａに対する応答であり、テスト信号検査部４２Ｂにおいてテスト信号Ａが正しく受信されたか否かを示す信号である。応答信号Ａは、テスト信号生成部４１Ａに送信される他に、Ｉ／Ｏ電源制御部５Ａへも送信される。具体的には、応答信号Ａは、図１及び図２に示すように、入出力回路６２Ａから、モニタ回路４Ａのテスト信号生成部４１Ａへ入力されると共に、Ｉ／Ｏ電源制御部５Ａへ入力される。

Ｉ／Ｏ電源制御部５Ａは、応答信号Ａがテスト信号Ａが正しく受信されたことを示す場合に、電圧減少信号を生成する。電圧減少信号は、Ｉ／Ｏ電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成する。Ｉ／Ｏ電源電圧は、Ｉ／Ｏ電源制御部５Ａから複数の入出力回路６１Ａ〜６４Ａに供給されるＩ／Ｏ電源の電圧である。

Ｉ／Ｏ電源制御部５Ａは、応答信号Ａがテスト信号Ａが正しく受信されないことを示す場合に、電圧増加信号を生成する。電圧増加信号は、Ｉ／Ｏ電源電圧の値を予め定められた値だけ大きくする信号である。

Ｉ／Ｏ電源供給部８Ａは、Ｉ／Ｏ電源制御部５Ａから受信した電圧減少信号又は電圧増加信号に基づいてＩ／Ｏ電源の出力電圧を定め、定めた出力電圧のＩ／Ｏ電源を複数の入出力回路６１Ａ〜６４Ａに供給する。具体的には、Ｉ／Ｏ電源供給部８Ａは、電圧減少信号に基づいて電圧の値を予め定められた値だけ小さくしたＩ／Ｏ電源を、複数の入出力回路６１Ａ〜６４Ａに供給する。Ｉ／Ｏ電源供給部８Ａは、電圧増加信号に基づいて電圧の値を予め定められた値だけ大きくしたＩ／Ｏ電源を、複数の入出力回路６１Ａ〜６４Ａに供給する。

ここで、Ｉ／Ｏ電源供給部８Ａは、ボード１の電源の投入時に、換言すれば、デバイス２Ａの電源の投入時に（以下、単に、デバイス２Ａの電源の投入時という）、Ｉ／Ｏ電源電圧の値を予め定められた初期値ＶＣＣＩＯとする。Ｉ／Ｏ電源電圧の初期値ＶＣＣＩＯは、Ｉ／Ｏ電源電圧についての標準規格である標準入出力規格に規定された最大値又はこれに近い値とされる。

これにより、Ｉ／Ｏ電源制御部５Ａは、デバイス２Ａの電源の投入時において、応答信号Ａを正しく受信している期間中、予め定められた周期で電圧減少信号を繰り返し生成する。この結果、Ｉ／Ｏ電源供給部８Ａは、電圧減少信号に基づいて、Ｉ／Ｏ電源電圧の値を初期値ＶＣＣＩＯから予め定められた値だけ繰り返し小さくする。

この後、Ｉ／Ｏ電源制御部５Ａは、デバイス２Ａの電源の投入時において、Ｉ／Ｏ電源電圧の値が次第に減少していく結果、応答信号Ａを正しく受信している期間の後のある時点において、テスト信号検査部４２Ｂから応答信号Ａを正しく受信しないようになる。この場合、Ｉ／Ｏ電源制御部５Ａは、電圧増加信号を例えば１回だけ生成する。この結果、Ｉ／Ｏ電源供給部８Ａは、電圧増加信号に基づいて、Ｉ／Ｏ電源電圧の値を、予め定められた値だけ大きくする。これにより、Ｉ／Ｏ電源電圧の値は、デバイス２Ａとデバイス２Ｂの組合せに最適な値とされる。

また、テスト信号生成部４１Ａは、応答信号Ａを正しく受信しない場合に、Ｉ／Ｏ電源制御部５Ａによる電圧増加信号の生成に先立って、テスト信号Ａの送信を停止する。これにより、Ｉ／Ｏ電源供給部８Ａが出力するＩ／Ｏ電源電圧の値の増減を、デバイス２Ａの電源の投入時において実行することができる。

以上のように、テスト信号Ａを用いた信号の送受信の状態は、ユーザ回路３Ａとユーザ回路３Ｂとの間の通信に代えて、テスト信号生成部４１Ａとテスト信号検査部４２Ｂとの間の通信を監視することにより監視される。従って、テスト信号生成部４１Ａとテスト信号検査部４２Ｂとの間の通信は、ユーザ回路３Ａとユーザ回路３Ｂとの間の通信よりも厳しい条件下での通信とされる。

具体的には、テスト信号生成部４１Ａ及びテスト信号検査部４２Ｂに接続された伝送路７２Ａの物理的な長さは、ユーザ回路３Ａ及びユーザ回路３Ｂに接続された伝送路７１Ａの物理的な長さよりも長くされる。これにより、伝送路７２Ａにおける信号の減衰を、伝送路７１Ａにおける信号の減衰よりも大きくすることができる。

図４は、テスト信号生成部の一例を示す図である。

テスト信号生成部４１Ａは、Ｄ型ＦＦ（フリップフロップ）回路４１１と、アンドゲート回路４１２と、Ｄ型ＦＦ回路４１３と、排他的論理和回路（ＸＯＲ）４１４と、Ｄ型ＦＦ回路４１５〜４１９とを含む。Ｄ型ＦＦ回路４１５〜４１９は、直列に接続される。テスト信号生成部４１Ｂもテスト信号生成部４１Ａと同様の構成を有する。

Ｄ型ＦＦ回路４１３と、ＸＯＲ４１４と、Ｄ型ＦＦ回路４１５〜４１９とが、直列に接続される。一方、アンドゲート回路４１２には、クロックＣＬＫと、Ｄ型ＦＦ回路４１１の出力とが入力される。クロックＣＬＫが、アンドゲート回路４１２を介して、Ｄ型ＦＦ回路４１３と、Ｄ型ＦＦ回路４１５〜４１９とへ入力される。最終段のＤ型ＦＦ回路４１９の出力が、テスト信号Ａである。テスト信号Ａは、初段のＤ型ＦＦ回路４１３と、ＸＯＲ４１４とに入力される。Ｄ型ＦＦ回路４１３の初期値及びＤ型ＦＦ回路４１５〜４１９の初期値は、予め定められる。これにより、テスト信号生成部４１Ａは、入力されるクロックＣＬＫに同期してＰＮパターンを生成する。

デバイス２Ａの電源の投入時、Ｄ型ＦＦ回路４１１の出力はロウレベルであるので、クロックＣＬＫが、アンドゲート回路４１２を介して、Ｄ型ＦＦ回路４１３と、Ｄ型ＦＦ回路４１５〜４１９とへ入力される。この時、応答信号Ａは、テスト信号Ａが正しく受信されたことを示す値、換言すれば、ロウレベルである。これにより、Ｄ型ＦＦ回路４１１の出力はロウレベルを維持し、アンドゲート回路４１２は、クロックＣＬＫを出力し続け、ＸＯＲ４１４の２入力は相互に一致し、ＰＮパターンが出力され続ける。

この後、応答信号Ａが、テスト信号Ａが正しく受信されないことを示す値、換言すれば、ハイレベルに変化する。これにより、Ｄ型ＦＦ回路４１１の出力がハイレベルとなるので、アンドゲート回路４１２は、クロックＣＬＫの出力を停止する。この結果、Ｄ型ＦＦ回路４１９は、クロックＣＬＫが供給されないので、テスト信号Ａの出力を停止する。これにより、テスト信号Ａが正しく受信されないことを示す応答信号Ａを受信した時点で、テスト信号Ａの出力を停止することができる。

図５は、テスト信号検査部の一例を示す図である。

テスト信号検査部４２Ｂは、Ｄ型ＦＦ回路４２１と、排他的論理和回路（ＸＯＲ）４２２と、Ｄ型ＦＦ回路４２３〜４２７と、排他的論理和回路（ＸＯＲ）４２８とを含む。Ｄ型ＦＦ回路４２３〜４２７は、直列に接続される。テスト信号検査部４２Ａもテスト信号生成部４２Ｂと同様の構成を有する。

Ｄ型ＦＦ回路４２１と、ＸＯＲ４２２と、Ｄ型ＦＦ回路４２３〜４２７と、ＸＯＲ４２８とが、直列に接続される。テスト信号Ａが、初段のＤ型ＦＦ回路４２１と、ＸＯＲ４２２と、ＸＯＲ４２８とに入力される。一方、アンドゲート回路４２９には、クロックＣＬＫと、ＸＯＲ４２８の出力の反転信号とが入力される。クロックＣＬＫが、アンドゲート回路４２９を介して、Ｄ型ＦＦ回路４２１と、Ｄ型ＦＦ回路４２３〜４２７とへ入力される。最終段のＸＯＲ４２８の出力が、応答信号Ａである。応答信号Ａの反転信号は、前述したように、アンドゲート回路４２９に入力される。Ｄ型ＦＦ回路４２１の初期値及びＤ型ＦＦ回路４２３〜４２７の初期値は、予め定められる。

デバイス２Ａの電源の投入時、ＸＯＲ４２８の出力はロウレベルであるので、クロックＣＬＫが、アンドゲート回路４２２を介して、Ｄ型ＦＦ回路４２１と、Ｄ型ＦＦ回路４２３〜４２７とへ入力される。これにより、応答信号Ａは、テスト信号Ａが正しく受信されたことを示す値、換言すれば、ロウレベルを維持する。この結果、アンドゲート回路４２９は、クロックＣＬＫを出力し続け、ＸＯＲ４２２の２入力は相互に一致し、ＸＯＲ４２８の出力、換言すれば、応答信号Ａはロウレベルを維持する。

この後、テスト信号Ａが正しく受信されない状態に変化する。これにより、ＸＯＲ４２２における２入力が相互に一致しなくなる。この結果、ＸＯＲ４２８の出力、換言すれば、応答信号Ａがハイレベルとなる。ＸＯＲ４２８の出力のハイレベルにより、アンドゲート回路４２９は、クロックＣＬＫの出力を停止する。この結果、Ｄ型ＦＦ回路４２７は、クロックＣＬＫが供給されないので、応答信号Ａの出力を停止する。これにより、テスト信号Ａが正しく受信されなくなった時点で、応答信号Ａの出力を停止することができる。

図６は、Ｉ／Ｏ電源制御部の一例を示す図である。

Ｉ／Ｏ電源制御部５Ａは、Ｄ型ＦＦ回路５１Ａと、アンドゲート回路５２Ａと、タイマ５３Ａと、Ｄ型ＦＦ回路５４Ａと、加算回路５５Ａと、減算回路５６Ａと、マルチプレクサ５７Ａと、Ｄ型ＦＦ回路５８Ａと、変換回路５９Ａとを含む。

タイマ５３Ａは、アンドゲート回路５２Ａを介して入力されたクロックＣＬＫをカウントする。タイマ５３Ａの出力が、Ｄ型ＦＦ回路５４Ａと、Ｄ型ＦＦ回路５８Ａとへ入力される。Ｄ型ＦＦ回路５４Ａの出力は、Ｄ型ＦＦ回路５１Ａに入力される。一方、セレクタ５７Ａは、応答信号Ａに基づいて、加算回路５５Ａの出力又は減算回路５６Ａの出力のいずれか一方を選択して出力する。加算回路５５Ａは、Ｄ型ＦＦ回路５８Ａの出力に「１」を加算した値を出力する。減算回路５６Ａは、Ｄ型ＦＦ回路５８Ａの出力から「１」を減算した値を出力する。Ｄ型ＦＦ回路５８Ａは、タイマ５３Ａからの出力に同期して、セレクタ５７Ａの選択出力を変換回路５９Ａに出力する。Ｄ型ＦＦ回路５８Ａの出力は、例えば８ビットデータである。

デバイス２Ａの電源の投入時、前述したように、応答信号Ａは、テスト信号Ａが正しく受信されたことを示す値、換言すれば、ロウレベルである。これに応じて、セレクタ５７Ａは、減算回路５６Ａの出力を選択して出力する。この時、減算回路５６Ａは、Ｉ／Ｏ電源電圧の初期値ＶＣＣＩＯに相当する８ビットデータから−１した値を出力する。

また、デバイス２Ａの電源の投入時、Ｄ型ＦＦ回路５１Ａの出力はロウレベルであるので、クロックＣＬＫが、アンドゲート回路５２Ａを介して、タイマ５３Ａへ入力される。タイマ５３Ａは、予め定められた数のクロックＣＬＫをカウントアップすると、１個のカウントアップパルスを出力する。これにより、Ｄ型ＦＦ回路５４Ａは、応答信号ＡのロウレベルをＤ型ＦＦ回路５１Ａに入力する。従って、Ｄ型ＦＦ回路５１Ａの出力はロウレベルを維持し、アンドゲート回路５２ＡはクロックＣＬＫを出力し続ける。

一方、Ｄ型ＦＦ回路５８Ａは、カウントアップパルスの入力に応じて、セレクタ５７Ａから出力された減算回路５６Ａの出力を変換回路５９Ａに出力する。これに応じて、変換回路５９Ａは、入力された８ビットデータをＩ／Ｏ電源供給部８Ａの電圧制御レジスタに設定可能な値に変換して、変換した値をＩ／Ｏ電源供給部８Ａの電圧制御レジスタに設定する。これにより、Ｉ／Ｏ電源供給部８Ａは、初期値ＶＣＣＩＯよりも予め定められた値だけ小さい電圧のＩ／Ｏ電源を、入出力回路６１Ａ〜６４Ａに供給する。

一方、減算回路５６Ａは、その時点でＤ型ＦＦ回路５８Ａが出力する８ビットデータから更に−１した値を出力する。セレクタ５７Ａは、減算回路５６Ａの出力をＤ型ＦＦ回路５８Ａに入力する。

この後、タイマ５３Ａがカウントアップしてカウントアップパルスを出力する都度に、減算回路５６Ａによる減算が繰り返される。これにより、タイマ５３Ａからカウントアップパルスが出力される都度に、Ｉ／Ｏ電源の電圧の値が徐々に小さい値とされる。

この後、応答信号Ａが、テスト信号Ａが正しく受信されないことを示す値、換言すれば、ハイレベルに変化する。これに応じて、セレクタ５７Ａは、加算回路５５Ａの出力を選択して出力する。この時、加算回路５５Ａは、その時点でＤ型ＦＦ回路５８Ａが出力する８ビットデータに「１」を加算した値を出力する。

この状態で、タイマ５３Ａがカウントアップしてカウントアップパルスを出力すると、Ｄ型ＦＦ回路５４Ａは、応答信号ＡのハイレベルをＤ型ＦＦ回路５１Ａに入力する。これに応じて、Ｄ型ＦＦ回路５１Ａの出力はハイレベルに変化し、アンドゲート回路５２ＡはクロックＣＬＫの出力を停止する。これにより、テスト信号Ａが正しく受信されないことを示す応答信号Ａを受信した時点で、Ｉ／Ｏ電源の電圧の値を適切な値に設定した後における、Ｉ／Ｏ電源の電圧の値を固定することができる。

一方、Ｄ型ＦＦ回路５８Ａは、カウントアップパルスの入力に応じて、セレクタ５７Ａから出力された加算回路５５Ａの出力を変換回路５９Ａに出力する。これに応じて、変換回路５９Ａは、入力された８ビットデータをＩ／Ｏ電源供給部８Ａの電圧制御レジスタに設定可能な値に変換して、変換した値をＩ／Ｏ電源供給部８Ａの電圧制御レジスタに設定する。これにより、Ｉ／Ｏ電源供給部８Ａは、Ｉ／Ｏ電源の電圧の値をＶＣＣＩＯ’に設定する。

電圧の値ＶＣＣＩＯ’は、テスト信号Ａが正しく受信されないことを示す応答信号Ａを受信した時点におけるＩ／Ｏ電源の電圧の値よりも、予め定められた値だけ大きい値の電圧である。また、電圧の値ＶＣＣＩＯ’は、テスト信号Ａが正しく受信されたことを示す応答信号Ａを受信した時点におけるＩ／Ｏ電源の電圧の値であると考えることができる。従って、電圧の値ＶＣＣＩＯ’は、テスト信号Ａが正しく受信される範囲において最も小さい電圧の値、換言すれば、最適化された電圧の値であると言うことができる。

図７は、Ｉ／Ｏ電源電圧の制御の説明図である。

Ｉ／Ｏ電源供給部８Ａが出力するＩ／Ｏ電源電圧の値は、前述したように、Ｉ／Ｏ電源供給部８Ａの電圧制御レジスタの値に応じて定まる。電圧制御レジスタの初期値は、電圧ＶＣＣＩＯに相当する値とされる。電圧の値は、例えば、図９に示すように、３．３Ｖである。

ボード１の電源が投入されると、換言すれば、デバイス２Ａの電源が投入されると、デバイス２Ａ用のＩ／Ｏ電源供給部８Ａは、入出力回路６１Ａ〜６４Ａへの電源の供給を開始する。これにより、図７に示すように、デバイス２Ａ用のＩ／Ｏ電源供給部８Ａからの電源の供給の開始から所定の時間内に、入出力回路６１Ａ〜６４Ａへ電圧ＶＣＣＩＯのＩ／Ｏ電源が供給される。Ｉ／Ｏ電源供給部８Ｂも同様である。

ボード１の電源の投入により、デバイス２Ａ用のコア電源供給部９Ａは、コア回路への電源の供給を開始する。これにより、デバイス２Ａ用のコア電源供給部９Ａからの電源の供給の開始から所定の時間内に、コア回路へ電圧「ＶＣＣコア」のコア電源が供給される。コア電源供給部９Ｂも同様である。

この後、デバイス２Ａのテスト信号生成部４１Ａは、生成したテスト信号Ａを、テスト信号生成部４１Ａに接続された入出力回路６２Ａ及び伝送路７２Ａを介して、デバイス２Ｂのテスト信号検査部４２Ｂへ送信する。この時、テスト信号Ａは直接には入出力回路６２Ａから伝送路７２Ａに出力されるので、テスト信号Ａのハイレベルは電圧ＶＣＣＩＯに等しい。

テスト信号Ａを受信したデバイス２Ｂのテスト信号検査部４２Ｂは、生成した応答信号Ａを、テスト信号生成部４１Ａに接続された伝送路７２Ｂ及び入出力回路６２Ａを介して、デバイス２Ａのテスト信号生成部４１Ａへ送信し、Ｉ／Ｏ電源制御部５Ａへ送信する。この時点では、電圧ＶＣＣＩＯは十分に大きいので、テスト信号Ａは、伝送路７２Ｂにおける減衰等があっても、デバイス２Ｂのテスト信号検査部４２Ｂにおいて正しく受信される。従って、応答信号Ａは、テスト信号Ａが正しく受信されたことを示す信号とされる。

Ｉ／Ｏ電源制御部５Ａは、応答信号Ａがテスト信号Ａが正しく受信されたことを示すので、Ｉ／Ｏ電源の電圧減少信号を生成して、Ｉ／Ｏ電源供給部８Ａに送信する。これにより、Ｉ／Ｏ電源制御部５Ａからデバイス２Ａの入出力回路６１Ａ〜６４Ａに供給されるＩ／Ｏ電源の電圧が、図７に示すように、電圧ＶＣＣＩＯから予め定められた値だけ小さくされる。

この後、応答信号Ａがテスト信号Ａが正しく受信されたことを示す期間中は、テスト信号Ａがデバイス２Ａのテスト信号生成部４１Ａからデバイス２Ｂのテスト信号検査部４２Ｂへ送信され、テスト信号検査部４２Ｂにおいて正しく受信される。これにより、応答信号Ａが、デバイス２Ｂのテスト信号検査部４２Ｂからデバイス２Ａのテスト信号生成部４１Ａへ送信される。

この結果、電圧減少信号によるＩ／Ｏ電源の電圧の減少が、予め定められた周期で、繰り返される。この周期は、図６に示すタイマ５３Ａがカウントアップする期間である。これにより、Ｉ／Ｏ電源制御部５Ａからデバイス２Ａの入出力回路６１Ａ〜６４Ａに供給されるＩ／Ｏ電源の電圧が、図７に示すように、次第に小さい値とされる。これに伴って、入出力回路６２Ａの出力電圧も次第に低下するので、テスト信号Ａのハイレベルの値も次第に小さい値となる。

この後、ある時点で、テスト信号Ａは、伝送路７２Ｂにおける減衰等に起因して、デバイス２Ｂのテスト信号検査部４２Ｂにおいて正しく受信されなくなる。そこで、デバイス２Ｂのテスト信号検査部４２Ｂは、テスト信号Ａが正しく受信されないことを示す応答信号Ａを生成して、デバイス２Ａのテスト信号生成部４１Ａへ送信し、Ｉ／Ｏ電源制御部５Ａへ送信する。

Ｉ／Ｏ電源制御部５Ａは、応答信号Ａがテスト信号Ａが正しく受信されないことを示すので、Ｉ／Ｏ電源の電圧増加信号を生成して、Ｉ／Ｏ電源供給部８Ａに送信する。これにより、Ｉ／Ｏ電源制御部５Ａからデバイス２Ａの入出力回路６１Ａ〜６４Ａに供給される電源の電圧が、図７に示すように、その時点の電圧から予め定められた値だけ大きい値ＶＣＣＩＯ’とされる。

これにより、Ｉ／Ｏ電源制御部５Ａからデバイス２Ａの入出力回路６１Ａ〜６４Ａに供給されるＩ／Ｏ電源の電圧は、前述したように、テスト信号Ａが正しく受信される範囲において最も小さい電圧の値、換言すれば、最適化された電圧の値ＶＣＣＩＯ’とされる。

図８は、電圧制御シーケンスを示す図である。

Ｉ／Ｏ電源供給部８Ａが、Ｉ／Ｏ電源の電圧の値を初期値ＶＣＣＩＯに設定して（ステップＳ１１）、入出力回路６１Ａ〜６４ＡにＩ／Ｏ電源を供給する。これにより、図７に示すように、入出力回路６１Ａ〜６４Ａに電圧値ＶＣＣＩＯのＩ／Ｏ電源が供給される。

テスト信号生成部４１Ａが、テスト信号Ａをテスト信号検査部４２Ｂへ送信し、テスト信号検査部４２Ｂからの応答信号Ａの受信を開始する（ステップＳ１２）。この後、応答信号Ａ（図８において、「ＡＬＭ」と表記）がハイレベルか否かが判断され、判断結果に応じたシーケンスが実行される（ステップＳ１３）。

応答信号Ａがハイレベルでない場合（ステップＳ１３ Ｎｏ）、Ｉ／Ｏ電源制御部５Ａが、図６に示すＤ型ＦＦ回路５８Ａの出力Ｒｅｇ__ｄａｔの値を、−１だけデクリメントする（ステップＳ１４）。出力Ｒｅｇ__ｄａｔの初期値は、予め定められ、電源電圧ＶＣＣＩＯに相当する値とされる。

Ｉ／Ｏ電源供給部８Ａが、変換回路５９Ａにより変換された出力Ｒｅｇ__ｄａｔの値を、電圧制御レジスタに設定した後（ステップＳ１５）、ステップＳ１３を繰り返す。これにより、図７に示すように、出力Ｒｅｇ__ｄａｔの値に応じた電圧のＩ／Ｏ電源が、入出力回路６１Ａ〜６４Ａへ供給される。

ステップＳ１３において、応答信号Ａがハイレベルである場合（ステップＳ１３ Ｙｅｓ）、テスト信号生成部４１Ａが、テスト信号Ａの送信を停止し、応答信号Ａの受信を停止する（ステップＳ１６）。なお、ステップＳ１６において、前述したように、テスト信号検査部４２Ｂが、応答信号Ａの送信を停止する。

この後、Ｉ／Ｏ電源制御部５Ａが、図６に示すＤ型ＦＦ回路５８Ａの出力Ｒｅｇ__ｄａｔの値を、＋１だけインクリメントする（ステップＳ１７）。

Ｉ／Ｏ電源供給部８Ａが、変換回路５９Ａにより変換された出力Ｒｅｇ__ｄａｔの値を、電圧制御レジスタに設定する（ステップＳ１８）。これにより、図７に示すように、出力Ｒｅｇ__ｄａｔの値に応じた電圧ＶＣＣＩＯ’のＩ／Ｏ電源が、入出力回路６１Ａ〜６４Ａへ供給され（ステップＳ１９）、デバイス２Ａの通常動作が開始される（ステップＳ１１０）。

図９は、消費電力の低減の説明図である。

図９は、標準入出力規格「ＬＶＣＭＯＳ３．３」における電源電圧の値について示す。標準入出力規格「ＬＶＣＭＯＳ３．３」において、図９に示すように、受信ＬＳＩのＶIHは、３．６Ｖ〜２．０Ｖと規定される。そこで、受信ＬＳＩのＶIHに適合した信号を送信するために、例えば、送信ＬＳＩのＶOHは、３．３Ｖ〜２．９Ｖとされる。図９の例において、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間におけるマージンＭ１は、０．９Ｖである。

ここで、例えば入出力回路６１Ａの消費電力Ｐは、ダイナミック電力ＰＤにほぼ等しいと考えられる。これは、入出力回路６１Ａの電力消費においては、ダイナミック電力ＰＤが支配的であるためである。ダイナミック電力ＰＤは、ＰＤ＝１／２×Ｃ×ｆ×（ＶＣＣＩＯ）^２［Ｗ；ワット］で表すことができる。ここで、Ｃは入出力回路６１Ａの寄生容量、ｆは入出力回路６１Ａの動作周波数である。

従って、図９の例において、ＶＣＣＩＯ＝３．３Ｖであるから、例えば入出力回路６１Ａの消費電力Ｐは、Ｐ＝ＰＤ＝１／２×Ｃ×ｆ×（３．３）^２＝５．４４５×Ｃ×ｆ［Ｗ］である。

これに対して、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間におけるマージンを利用して、図９に示すように、例えば、送信ＬＳＩのＶOHが、２．７Ｖ〜２．３Ｖに設定されたとする。図９の例によっても、送信ＬＳＩは、受信ＬＳＩのＶIHに適合した信号を、受信ＬＳＩに送信することができる。図９の例において、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間におけるマージンは、０．３Ｖである。

従って、図９の例において、ＶＣＣＩＯ＝２．７Ｖであるから、例えば入出力回路６１Ａの消費電力Ｐは、Ｐ＝ＰＤ＝１／２×Ｃ×ｆ×（２．７）^２＝３．６４５×Ｃ×ｆ［Ｗ］である。

以上から、Ｉ／Ｏスタンダード「ＬＶＣＭＯＳ３．３」において、送信ＬＳＩのＶOHを３．３Ｖ〜２．９Ｖから２．７Ｖ〜２．３Ｖに設定した場合、入出力回路６１Ａにおける消費電力を、およそ２／３に低減することができる。

なお、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間におけるマージンを０．３Ｖよりも小さく設定すると、入出力回路６１Ａにおける消費電力Ｐを、より一層低減することができる。例えば、図１３（Ｂ）に示すように、送信ＬＳＩのＶOHの最低値と受信ＬＳＩのＶIHの最低値との間におけるマージンを０．１Ｖとすると、ＶＣＣＩＯ＝２．５Ｖであるから、消費電力ＰをＰ＝３．１２５［Ｗ］まで小さくすることができる。

図１０は、電子装置の構成の他の一例を示す図である。

図１０に示す電子装置は、基本的には、図１及び図２に示す電子装置と類似の構成を有するが、図１及び図２に示す電子装置におけるボード１が、ボード１Ａ及びボード１Ｂに分割されている。

図１０に示す電子装置において、デバイス２Ａはボード１Ａ上に実装され、デバイス２Ｂはボード１Ｂ上に実装される。換言すれば、デバイス２Ａとデバイス２Ｂとは、各々、異なるボード１Ａ及びボード１Ｂ上に実装される。ボード１Ａ及びボード１Ｂは、更に、バックボード上に実装される。バックボードは、デバイス２Ａが実装されたボード１Ａ及びデバイス２Ｂが実装されたボード１Ｂを実装するマザーボードである。伝送路７１Ａ〜７３Ｂの一部が、バックボード上に設けられる。

図１１は、電子装置の構成の更に他の一例を示す図である。

図１１に示す電子装置は、基本的には、図１及び図２に示す電子装置と類似の構成を有するが、図１及び図２に示す電子装置におけるＩ／Ｏ電源供給部８Ａ及び８Ｂに代えて、１個のＩ／Ｏ電源供給部８Ｃが設けられる。換言すれば、デバイス２Ａ用のＩ／Ｏ電源供給部８Ａとデバイス２Ｂ用のＩ／Ｏ電源供給部８Ｂとが一体に設けられる。また、これに伴って、図１及び図２に示す電子装置におけるＩ／Ｏ電源制御部５Ａ及び５Ｂに代えて、１個のＩ／Ｏ電源制御部５Ｃが設けられる。換言すれば、デバイス２Ａ用のＩ／Ｏ電源制御部５Ａとデバイス２Ｂ用のＩ／Ｏ電源制御部５Ｂとが一体に設けられる。更に、応答信号Ａと応答信号Ｂとの論理和を求めるＯＲゲート回路１０が設けられる。

図１１に示す電子装置は、デバイス２Ａ及びデバイス２ＢとＩ／Ｏ電源供給部８Ｃとが、１：１に対応せず、Ｎ：１で接続される場合の例である。デバイス２Ａ及びデバイス２ＢとＩ／Ｏ電源供給部８ＣとがＮ：１で接続される場合、Ｉ／Ｏ電源制御部５Ｃは、デバイス２Ａ及びデバイス２Ｂの外部に設けられる。図１及び図２に示す電子装置のように、デバイス２Ａ及びデバイス２ＢとＩ／Ｏ電源供給部８Ｃとが１：１で接続される場合、Ｉ／Ｏ電源制御部５Ａ及び５Ｂは、各々、デバイス２Ａ及びデバイス２Ｂの内部に設けられる。

図１１に示す電子装置において、Ｉ／Ｏ電源制御部５Ｃは、テスト信号検査部４２Ｂからの応答信号Ａがテスト信号Ａが正しく受信されたことを示し、テスト信号検査部４２Ａからの応答信号Ｂがテスト信号Ｂが正しく受信されたことを示す場合に、電圧減少信号を生成する。換言すれば、応答信号Ａがロウレベルで、応答信号Ｂがロウレベルである結果として、ＯＲゲート回路１０の出力がロウレベルである場合に、電圧減少信号が生成される。Ｉ／Ｏ電源供給部８Ｃは、電圧減少信号を受信した場合に、Ｉ／Ｏ電源の電圧の値を予め定められた値だけ小さくするように制御する。

一方、Ｉ／Ｏ電源制御部５Ｃは、テスト信号検査部４２Ｂからの応答信号Ａがテスト信号Ａが正しく受信されないことを示すか、又は、テスト信号検査部４２Ａからの応答信号Ｂがテスト信号Ｂが正しく受信されないことを示す場合に、電圧増加信号を生成する。換言すれば、応答信号Ａ及び応答信号Ｂの一方又は双方がハイレベルである結果として、ＯＲゲート回路１０の出力がハイレベルである場合に、電圧増加信号が生成される。Ｉ／Ｏ電源供給部８Ｃは、電圧増加信号を受信した場合に、Ｉ／Ｏ電源の電圧の値を予め定められた値だけ大きくするように制御する。

図１２は、電子装置の構成の更に他の一例を示す図である。

図１２に示す電子装置は、図１及び図２に示す電子装置と、図１１に示す電子装置とを組み合せた例である。

具体的には、ボード１上において、デバイス２Ｄとデバイス２Ｈとの関係は、図１及び図２に示す電子装置におけるデバイス２Ａとデバイス２Ｂとの関係に相当する。また、デバイス２Ｈとデバイス２Ｇとの関係も、図１及び図２に示す電子装置におけるデバイス２Ａとデバイス２Ｂとの関係に相当する。

一方、ボード１上において、デバイス２Ｈは、図１１に示す電子装置に相当する。但し、デバイス２Ｈは、図１１に示す電子装置におけるボード１Ｃに代わるものであるので、Ｉ／Ｏ電源制御部５Ｈ及びＯＲゲート回路１０はデバイス２Ｈに設けられ、デバイス２Ｈ用のコア電源供給部９Ｈは１個だけ設けられる。

以上の説明から理解されるように、以下のような実施の態様が把握される。

（付記１） 第１のデバイスと、
第２のデバイスと、
前記第１のデバイスと第２のデバイスとを接続する複数の伝送路と、
前記第１のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、
前記第１のデバイスに設けられ、テスト信号検査部へテスト信号を送信するテスト信号生成部と、
前記第２のデバイスに設けられ、前記テスト信号生成部から前記テスト信号を受信し、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信するテスト信号検査部と、
前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成する前記第１のデバイス用の制御信号生成部と、
前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する前記第１のデバイス用の電源供給部とを含む
ことを特徴とする電子装置。

（付記２） 前記制御信号生成部が、前記第１のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間中、予め定められた周期で前記電圧減少信号を繰り返し生成し、
前記電源供給部が、前記第１のデバイスの電源の投入時に、前記入出力電源電圧の値を予め定められた初期値とし、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記初期値から前記予め定められた値だけ繰り返し小さくする
ことを特徴とする付記１に記載の電子装置。

（付記３） 前記制御信号生成部が、前記第１のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間の後に前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記電圧増加信号を１回だけ生成し、
前記電源供給部が、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を、前記予め定められた値だけ大きくする
ことを特徴とする付記２に記載の電子装置。

（付記４） 前記テスト信号生成部が、前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記制御信号生成部による前記電圧増加信号の生成に先立って、前記テスト信号の送信を停止する
ことを特徴とする付記３に記載の電子装置。

（付記５） 前記電源供給部が、前記予め定められた初期値を、前記入出力電源電圧についての規格に従う値とし、
前記テスト信号生成部は、コア回路の一部であり、
前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、
前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給する
ことを特徴とする付記２に記載の電子装置。

（付記６） 前記第１のデバイスが、前記第２のデバイスに設けられた第２のユーザ回路へ信号を送信する第１のユーザ回路を含み、
前記第２のデバイスが、前記第１のユーザ回路から送信された前記信号を受信する第２のユーザ回路を含み、
前記第１のユーザ回路は、前記コア回路の一部であり、
前記複数の入出力回路が、前記第１のユーザ回路に接続された入出力回路を含み、
前記電源供給部が、前記第１のユーザ回路に接続された入出力回路に前記入出力電源を供給する
ことを特徴とする付記５に記載の電源電圧制御方法。

（付記７） 前記テスト信号生成部は、前記コア回路の一部であり、
前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、
前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給する
ことを特徴とする付記５に記載の電源電圧制御方法。

（付記８） 前記制御信号生成部は、前記第１のデバイスに設けられ、前記コア回路の一部であり、
前記複数の入出力回路が、前記制御信号生成部に接続された入出力回路を含み、
前記電源供給部が、前記制御信号生成部に接続された入出力回路の入出力電源を供給する
ことを特徴とする付記５に記載の電源電圧制御方法。

（付記９） 前記電子装置が、更に、
前記第１のデバイスに設けられ、前記第２のデバイスへ信号を送信する第１のユーザ回路と、
前記第２のデバイスに設けられ、前記第１のユーザ回路から送信された前記信号を受信する第２のユーザ回路とを含み、
前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路と、前記第１のユーザ回路に接続された入出力回路とを含み、
前記テスト信号生成部に接続された入出力回路に接続された前記伝送路の物理的な長さが、前記第１のユーザ回路に接続された入出力回路に接続された前記伝送路の物理的な長さよりも長い
ことを特徴とする付記１に記載の電子装置。

（付記１０） 前記電子装置が、更に、
前記第２のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、
前記第２のデバイスに設けられ、前記第１のデバイスへ第２のテスト信号を送信するテスト信号生成部と、
前記第１のデバイスに設けられ、前記第２のデバイスの前記テスト信号生成部から受信した前記第２のテスト信号を検査し、前記検査の結果に基づいて生成した第２の応答信号を前記第２のデバイスへ送信するテスト信号検査部と、
前記第１のデバイスの前記テスト信号検査部から前記第２の応答信号を正しく受信した場合に、前記第２のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記第１のデバイスの前記テスト信号検査部から前記第２の応答信号を正しく受信しない場合に、前記第２のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ大きくする電圧増加信号を生成する前記第２のデバイス用の制御信号生成部と、
前記第２のデバイスの前記制御信号生成部から前記電圧減少信号を受信した場合に、前記入出力電源電圧の値を前記予め定められた値だけ小さくするように制御し、前記第２のデバイス用の前記制御信号生成部から前記電圧増加信号を受信した場合に、前記第２のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を前記予め定められた値だけ大きくするように制御する第２のデバイス用の電源供給部とを含む
ことを特徴とする付記１に記載の電子装置。

（付記１１） 前記第１のデバイス用の前記御信号生成部と前記第２のデバイス用の前記制御信号生成部とが一体に設けられ、一体に設けられた前記御信号生成部が、前記第２のデバイスの前記テスト信号検査部からの前記応答信号と前記第１のデバイスの前記テスト信号検査部からの前記第２の応答信号の双方が前記テスト信号が正しく受信されたことを示す場合に、前記第１のデバイス及び前記第２のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、
前記第１のデバイス用の前記電源供給部と前記第２のデバイス用の前記電源供給部とが一体に設けられ、一体に設けられた前記電源供給部が、一体に設けられた前記制御信号生成部から前記電圧減少信号を受信した場合に、前記入出力電源電圧の値を前記予め定められた値だけ小さくするように制御する
ことを特徴とする付記１０に記載の電子装置。

（付記１２） 第１のデバイスと、第２のデバイスと、前記第１のデバイスと前記第２のデバイスとの間を接続する複数の伝送路と、前記第１のデバイスに設けられ各々が前記複数の伝送路に接続された複数の入出力回路とを含む電子装置の電源電圧制御方法であって、
前記第１のデバイスに設けられたテスト信号生成部から、前記第２のデバイスに設けられたテスト信号検査部へテスト信号を送信し、
前記テスト信号検査部から、前記テスト信号生成部から前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信し、
制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給される電源電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、
電源供給部において、前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、
前記制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成し、
前記電源供給部において、前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する
ことを特徴とする電子装置の電源電圧制御方法。

（付記１３） 他の半導体装置に複数の伝送路を介して接続される半導体装置であって、
各々が前記複数の伝送路に接続され、電源供給部から電源を供給される複数の入出力回路と、
前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信するテスト信号生成部と、
前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号検査部から受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含む
ことを特徴とする半導体装置。

（付記１４） 各々が複数の伝送路に接続され電源供給部から電源を供給される複数の入出力回路を含み、他の半導体装置に前記複数の伝送路を介して接続される半導体装置の電源電圧制御方法であって、
テスト信号生成部から、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信し、
前記テスト信号検査部から、前記テスト信号が正しく受信されたか否かを示す応答信号を受信し、
前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、
前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含む
ことを特徴とする半導体装置の電源電圧制御方法。

１ ボード
２Ａ、２Ｂ デバイス
８Ａ、８Ｂ Ｉ／Ｏ電源供給部
９Ａ、９Ｂ コア電源供給部
３Ａ、３Ｂ ユーザ回路
４Ａ、４Ｂ モニタ回路
５Ａ、５Ｂ Ｉ／Ｏ電源制御部
４１Ａ、４１Ｂ テスト信号生成部
４２Ａ、４２Ｂ テスト信号検査部
６１Ａ〜６４Ａ 入出力回路

Claims (8)

1. 第１のデバイスと、
   第２のデバイスと、
   前記第１のデバイスと第２のデバイスとを接続する複数の伝送路と、
   前記第１のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、
   前記第１のデバイスに設けられ、テスト信号検査部へテスト信号を送信するテスト信号生成部と、
   前記第２のデバイスに設けられ、前記テスト信号生成部から前記テスト信号を受信し、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信するテスト信号検査部と、
   前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成する前記第１のデバイス用の制御信号生成部と、
   前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する前記第１のデバイス用の電源供給部とを含む
   ことを特徴とする電子装置。
2. 前記制御信号生成部が、前記第１のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間中、予め定められた周期で前記電圧減少信号を繰り返し生成し、
   前記電源供給部が、前記第１のデバイスの電源の投入時に、前記入出力電源電圧の値を予め定められた初期値とし、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記初期値から前記予め定められた値だけ繰り返し小さくする
   ことを特徴とする請求項１に記載の電子装置。
3. 前記制御信号生成部が、前記第１のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間の後に前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記電圧増加信号を１回だけ生成し、
   前記電源供給部が、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を、前記予め定められた値だけ大きくする
   ことを特徴とする請求項２に記載の電子装置。
4. 前記電源供給部が、前記予め定められた初期値を、前記入出力電源電圧についての規格に従う値とし、
   前記テスト信号生成部は、コア回路の一部であり、
   前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、
   前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給する
   ことを特徴とする請求項２に記載の電子装置。
5. 前記電子装置が、更に、
   前記第１のデバイスに設けられ、前記第２のデバイスへ信号を送信する第１のユーザ回路と、
   前記第２のデバイスに設けられ、前記第１のユーザ回路から送信された前記信号を受信する第２のユーザ回路とを含み、
   前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路と、前記第１のユーザ回路に接続された入出力回路とを含み、
   前記テスト信号生成部に接続された入出力回路に接続された前記伝送路の物理的な長さが、前記第１のユーザ回路に接続された入出力回路に接続された前記伝送路の物理的な長さよりも長い
   ことを特徴とする請求項１に記載の電子装置。
6. 第１のデバイスと、第２のデバイスと、前記第１のデバイスと前記第２のデバイスとの間を接続する複数の伝送路と、前記第１のデバイスに設けられ各々が前記複数の伝送路に接続された複数の入出力回路とを含む電子装置の電源電圧制御方法であって、
   前記第１のデバイスに設けられたテスト信号生成部から、前記第２のデバイスに設けられたテスト信号検査部へテスト信号を送信し、
   前記テスト信号検査部から、前記テスト信号生成部から前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信し、
   制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給される電源電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、
   電源供給部において、前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、
   前記制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成し、
   前記電源供給部において、前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する
   ことを特徴とする電子装置の電源電圧制御方法。
7. 他の半導体装置に複数の伝送路を介して接続される半導体装置であって、
   各々が前記複数の伝送路に接続され、電源供給部から電源を供給される複数の入出力回路と、
   前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信するテスト信号生成部と、
   前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号検査部から受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含む
   ことを特徴とする半導体装置。
8. 各々が複数の伝送路に接続され電源供給部から電源を供給される複数の入出力回路を含み、他の半導体装置に前記複数の伝送路を介して接続される半導体装置の電源電圧制御方法であって、
   テスト信号生成部から、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信し、
   前記テスト信号検査部から、前記テスト信号が正しく受信されたか否かを示す応答信号を受信し、
   前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、
   前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含む
   ことを特徴とする半導体装置の電源電圧制御方法。

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