TWI432940B - 時序調整模組、二線傳輸系統及時序調整方法 - Google Patents

Description

時序調整模組、二線傳輸系統及時序調整方法

本發明係指一種時序調整模組、二線傳輸系統及時序調整方法，尤指一種可分別調整複數個晶片之時序及時脈的時序調整模組、二線傳輸系統及時序調整方法。

匯流排係主裝置(master)與從屬裝置(slave)之間溝通的工具，用來進行資料、時脈、位址傳輸，分為序列式及並列式兩種。其中，序列匯流排係將複數個資料於同一條資料線上依序傳輸(一個時間點一個位元)，而非像並列一樣由數條線一次傳輸數個位元，因此比並列匯流排節省較多針腳。在序列匯流排系統中，主裝置(或從屬裝置)利用一介面電路輸出單端邏輯訊號，而從屬裝置(或主裝置)根據邏輯準位判斷接收資料為何。其中，串列周邊介面(Serial Peripheral Interface，SPI)及內部整合電路匯流排(Inter-Integrated Circuit Bus，I² C)為常見的序列式匯流排系統。

舉例來說，請參考第1圖，第1圖係習知使用內部整合電路匯流排之一系統10之示意圖。系統10包含有一主裝置100、一時脈線(clock line)CLK、一資料線(data line)DATA及從屬裝置SLA_1～SLA_N。主裝置100包含有一程式102及一驅動單元104。其中，主裝置100另包含中央處理器(CPU)、記憶體等，而從屬裝置SLA_1～SLA_N另包含有晶片Chip_1～Chip_N、記憶體等，分別用來實現主裝置100及從屬裝置SLA_1～SLA_N的功能，而不限於此。此外，從屬裝置SLA_1～SLA_N分別對應於從屬位址Add_1～Add_N，作為位址的指標。程式102包含有相對應於從屬裝置SLA_1～SLA_N的應用程式APP_1～APP_N，分別用來產生控制訊號Con_1～Con_N，以控制從屬裝置SLA_1～SLA_N。驅動單元104耦接於程式102，用來根據內部整合電路匯流排標準的時序及時脈，透過時脈線CLK及資料線DATA，分別將控制訊號Con1～ConN依所對應的從屬位址Add_1～Add_N傳輸至從屬裝置SLA_1～SLA_N。其中，內部整合電路匯流排標準係設定即時脈(clock)為100千赫茲(KHz)、保持時間(holding time)為150奈秒(ns)及建立時間(setup time)為250奈秒。

詳細來說，請參考第2圖，第2圖為第1圖中時脈線CLK及資料線DATA之波形示意圖。在理想狀態下，當時脈線CLK於高準位時，從屬裝置SLA_1～SLA_N可進行資料擷取，因此當時脈線CLK於低準位時，資料線DATA可變動為下一個位元的值。然而，由於從屬裝置SLA_1～SLA_N中晶片的元件會產生邏輯延遲(logic delay)，即資料在晶片中各元件傳輸時會產生延遲，所以當時脈線CLK於低準位時，資料線DATA仍需維持於正確準位一段時間，而不應立即變換為下一位元的位準，以供從屬裝置SLA_1～SLA_N進行資料擷取，此段時間定義為一保持時間T_hold。另外，於時脈線CLK為高準位(即從屬裝置SLA_1～SLA_N可進行資料擷取)前，資料線DATA中的資料需先達到穩態一段時間，以供從屬裝置SLA_1～SLA_N進行資料擷取，此段時間定義為一建立時間T_set。

然而，使用內部整合電路匯流排標準的時序及時脈進行傳輸，由於時序及時脈係固定的，因此在使用上較缺乏彈性。舉例來說，因應各晶片的需求，其晶片的保持時間及建立時間未必能配合內部整合電路匯流排標準的150奈秒及250奈秒。

因此，習知技術提出一種二線傳輸的技術，其與內部整合電路匯流排的差別在於其時序非限定於150奈秒，即各晶片所使用的時序(即保持時間及建立時間等)會有所不同。在此情況下，主裝置100上的內部整合電路匯流排硬體控制器或利用輸入/輸出接腳(I/O pins)模擬之軟體控制器無法與使用不同時序的晶片溝通。如此一來，由於內部整合電路匯流排硬體控制器通常無法調整其時序(如Qaulcomm 7 and 8 series platform)，因此習知技術中係利用調整輸入/輸出接腳模擬之軟體控制器的時序，使其符合所有的晶片需求，以訂下一個通用的時序。

然而，此作法可能會因為不同晶片的時序互斥，如從屬裝置SLA_1中晶片的最大保持時間為300奈秒，而從屬裝置SLA_2中晶片最小保持時間為400奈秒，造成無法找到一個通用的時序。此外，由於對輸入/輸出針腳模擬之軟體控制器其時序的控制係利用軟體來達成，因此一旦遇到中斷(Interrupt)或者在具有優先搶佔(Priority Preemptive)功能的作業系統下，可能會被其它具有較高優先順序的工作奪取控制權。如此一來，針對較敏感的保持時間，就有可能拉大其時間。另外，為了節省電源消耗，部分微處理器(microprocessor)利用二線傳輸與主機溝通時，會降低其時脈，而無法接受內部整合電路匯流排標準100千赫茲的時脈。

因此，習知技術在面對不同晶片組合時，必須調整出不同的通用時序，非常耗費時間，而且有可能根本無法找到可以通用的時序；對於不需用到100千赫茲的裝置，亦無法減少其時脈，造成不必要的電源消耗。有鑑於此，習知技術實有改進之必要。

因此，本發明之主要目的即在於提供一種可分別調整複數個晶片之時序及時脈的時序調整模組、二線傳輸系統及時序調整方法。

本發明揭露一種時序調整模組，用於分別調整複數個晶片之時序及時脈。該時序調整模組包含有一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊。

本發明另揭露一種二線傳輸系統，包含有複數個裝置，包含有複數個晶片；複數個應用程式，對應於該複數個裝置；一驅動單元，透過一時脈線及一資料線耦接於該複數個裝置，用來於接收到該複數個應用程式之一應用程式所傳送的一控制訊號時，輸出該應用程式所對應之一晶片的一指標訊號，並根據該晶片所對應之時序及時脈，傳送該控制訊號至該晶片所屬之裝置；以及一時序調整模組，耦接於該驅動單元，用於分別調整該複數個晶片之時序及時脈。該時序調整模組包含有一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到該應用程式所對應該晶片的指標訊號時，輸出該晶片所對應之時序及時脈之資訊至該驅動單元。

本發明另揭露一種時序調整方法，用於一二線傳輸系統中，該二線傳輸系統包含有複數個晶片，該時序調整方法包含有調整該複數個晶片所分別對應之時序及時脈；儲存該複數個晶片所分別對應之時序及時脈；以及於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊。

請參考第3圖，第3圖為本發明實施例一二線傳輸系統30之示意圖。二線傳輸系統30包含有一主裝置300、一時脈線(clock line)CLK、一資料線(data line)DATA及從屬裝置SLA_1～SLA_N。主裝置300包含有一程式302、一驅動單元304及一時序調整模組306，其中，主裝置300另包含中央處理器(CPU)、記憶體等，而從屬裝置SLA_1～SLA_N另包含有晶片Chip_1～Chip_N、記憶體等，分別用來實現主裝置300及從屬裝置SLA_1～SLA_N的功能，而不限於此。此外，從屬裝置SLA_1～SLA_N分別對應於從屬位址Add_1～Add_N，作為位址的指標。程式302包含有相對應於從屬裝置SLA_1～SLA_N的應用程式APP_1～APP_N，分別用來產生控制訊號Con_1～Con_N，以控制從屬裝置SLA_1～SLA_N。驅動單元304耦接於程式302，其可以係一軟體控制器，用來於接收到相對應於應用程式APP_1～APP_N之一應用程式APP_x所產生的控制訊號Con_x時，輸出應用程式APP_x所對應之晶片Chip_x的從屬位址Add_x至時序調整模組306，以取得Chip_x所對應之時序及時脈之資訊，並根據晶片Chip_x所對應之時序及時脈，傳送控制訊號Con_x至晶片Chip_x所屬之從屬裝置SLA_x。時序調整模組306包含有一時序儲存單元308及一時序調整單元310。時序儲存單元308用來儲存晶片Chip_1～Chip_N所分別對應之時序及時脈。時序調整單元310耦接於時序儲存單元，用來調整晶片Chip_1～Chip_N所分別對應之時序及時脈並儲存於時序儲存單元308，且於接收到應用程式APP_x所對應晶片Chip_x的從屬位址Add_x時，輸出晶片Chip_x所對應之時序及時脈之資訊至驅動單元304。如此一來，藉由使用不同時序及時脈傳送不同晶片Chip_1～Chip_N的控制訊號Con_1～Con_N，二線傳輸系統30不但可以省去找出一個通用時序所需的資源，同時可以使用較省電的時脈進行傳輸。

簡單來說，二線傳輸系統30與習知系統10相異之處在於二線傳輸系統30增加時序調整模組306，因此可以利用時序調整單元310調整晶片Chip_1～Chip_N所分別對應之時序及時脈，進而將晶片Chip_1～Chip_N所分別對應之時序及時脈的資訊，分別以從屬位址Add_1～Add_N為指標儲存於時序儲存單元308。在此情況下，當驅動單元304接收到控制訊號Con_x時，可藉由傳送從屬位址Add_x至時序調整模組306，以獲得晶片Chip_x所對應之時序及時脈之資訊，並根據晶片Chip_x所對應之時序及時脈，傳送控制訊號Con_x至晶片Chip_x所屬之從屬裝置SLA_x。如此一來，不但不需耗費資源找出一個通用時序，同時可以使用較省電的時脈進行傳輸。

詳細來說，二線傳輸系統30之運作，可歸納為一流程40，如第4圖所示，包含以下步驟：

步驟402：開始。

步驟404：應用程式APP_x傳送控制訊號Con_x至驅動單元304。

步驟406：驅動單元304傳送從屬位址Add_x至時序調整模組306。

步驟408：時序調整模組306依從屬位址Add_x判斷時序儲存單元308中是否存有晶片Chip_x所對應之時序及時脈之資訊。若是，則進行步驟420；若否，則進行步驟410。

步驟410：時序調整模組306預設晶片Chip_x的一保持時間T_hold為150奈秒、一時脈F_clock為100千赫茲。其中，一建立時間T_set視為時脈低準位周期(clock low cycle)減去保持時間T_hold。

步驟412：判斷時脈F_clock是否低於50千赫茲。若是，進行步驟422；若否，則進行步驟414。

步驟414：判斷建立時間T_set是否低於250奈秒。若是，將時脈F_clock減少10千赫茲後進行步驟412；若否，則進行步驟416。

步驟416：根據保持時間T_hold及時脈F_clock傳送一調整訊號Adj至晶片Chip_x，並判斷是否收到晶片Chip_x所回傳之一確認碼(Acknowledgement，ACK)ACK，若是，則進行步驟418；若否，將建立時間T_set增加100奈秒後進行步驟414。其中，增加建立時間T_set可視為減少建立時間T_set。

步驟418：將保持時間T_hold及時脈F_clock設為晶片Chip_x所對應之時序及時脈，並與從屬位址Add_x儲存於時序儲存單元308中。

步驟420：驅動單元304根據晶片Chip_x所對應之時序及時脈，傳輸控制訊號Con_x至晶片Chip_x所屬之從屬裝置SLA_x。

步驟422：結束。

流程40詳細說明二線傳輸系統30在測試並儲存各晶片所對應之時序及時脈的資訊的操作流程，依此流程操作，不需找出一個通用時序，同時可以使用較省電的時脈進行傳輸，更可進一步得到各晶片所能運作的最小保持時間，使得軟體控制器具有較大的緩衝時間。值得注意的是，流程40僅為本發明之一實施例。本發明之主要精神在於測試並儲存各晶片所對應之時序及時脈的資訊，並於應用程式欲傳送控制訊號時，使用各晶片所對應之時序及時脈進行傳輸，凡依此概念衍生之系統，皆屬本發明之範疇，而不限於此。舉例來說，亦可使用其它時序及時脈的預設值來進行調整，而調整過程中時序及時脈調整的幅度亦可改變，只要能調整並儲存各晶片所對應之時序及時脈的資訊即可。再者，流程40中係於應用程式下控制指令時，才進行各晶片所對應之時序及時脈進行調整並儲存，實際上亦可在附屬裝置一接上即進行晶片之時序及時脈調整並儲存，如此可省去判斷是否有儲存晶片之時序及時脈的資訊的步驟。

根據本發明之精神，流程40可更進一步歸納為一流程50，如第5圖所示，包含以下步驟：

步驟500：開始。

步驟502：調整晶片Chip_1～Chip_N所分別對應之時序及時脈。

步驟504：儲存晶片Chip_1～Chip_N所分別對應之時序及時脈。

步驟506：於接收到對應於晶片Chip_1～Chip_N之晶片Chip_x的從屬位址Add_x時，輸出晶片Chip_x所對應之時序及時脈之資訊。

步驟508：驅動單元304根據晶片Chip_x所對應之時序及時脈，傳輸控制訊號Con_x。

步驟510：結束。

關於流程50可參考上述說明，在此不再贅述。

在習知技術中，面對不同晶片組合時，必須調整出不同的通用時序，非常耗費時間，而且無法減少其時脈，造成不必要的電源消耗。相較之下，本發明利用不同時序及時脈傳送不同晶片的控制訊號。如此一來，不但不需找出一個通用時序，同時可以使用較省電的時脈進行傳輸，更可以利用最小保持時間進行傳輸，使得軟體控制器具有較大的緩衝時間。

綜上所述，本發明不需找出一個通用時序，同時可以使用較省電的時脈進行傳輸，更可以讓軟體控制器保持時間具有較大的緩衝。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．系統

100、300．．．主裝置

102、302．．．程式

104、304．．．驅動單元

30．．．二線傳輸系統

306．．．時序調整模組

308．．．時序儲存單元

310．．．時序調整單元

40、50．．．流程

402～422、500～510．．．步驟

CLK．．．時脈線

DATA．．．資料線

SLA_1～SLA_N．．．從屬裝置

Add_1～Add_N．．．從屬位址

Chip_1～Chip_N．．．晶片

APP_1～APP_N．．．應用程式

Con_1～Con_N．．．控制訊號

T_hold．．．保持時間

T_set．．．建立時間

F_clock．．．時脈

第1圖係習知使用內部整合電路匯流排之一系統之示意圖。

第2圖為第1圖中時脈線及資料線之波形示意圖。

第3圖為本發明實施例一二線傳輸系統之示意圖。

第4圖為本發明實施例之一流程之示意圖。

第5圖為本發明實施例之一流程之示意圖。

30．．．二線傳輸系統

300．．．主裝置

302．．．程式

304．．．驅動單元

306．．．時序調整模組

308．．．時序儲存單元

310．．．時序調整單元

CLK．．．時脈線

DATA．．．資料線

SLA_1～SLA_N．．．從屬裝置

Add_1～Add_N．．．從屬位址

Chip_1～Chip_N．．．晶片

APP_1～APP_N．．．應用程式

Con_1～Con_N．．．控制訊號

Claims (25)

1. 一種時序調整模組，用於分別調整複數個晶片之時序及時脈，包含有：一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊；其中，該時序調整單元調整該複數個晶片所分別對應之時序及時脈係根據一時序及一時脈傳送一調整訊號至一第一晶片，並於收到該第一晶片所回傳之一確認碼(Acknowledgement，ACK)時，將該第一晶片所對應之時序及時脈儲存於該時序儲存單元。
2. 如請求項1所述之時序調整模組，其中該指標訊號係一對應於該晶片的從屬位址(slave address)。
3. 如請求項1所述之時序調整模組，其中該時序包含有一保持時間(holding time)及一建立時間(setup time)。
4. 如請求項3所述之時序調整模組，其中該保持時間及該時脈的 預設值分別為符合內部整合電路(inter-integrated circuit，I² C)規格的150奈秒(ns)及100千赫茲(KHz)。
5. 如請求項4所述之時序調整模組，其中於未收到該第一晶片所回傳之確認碼時，增加該保持時間的長度，並根據該保持時間及該時脈傳送該調整訊號至該第一晶片。
6. 如請求項5所述之時序調整模組，其中於該建立時間小於一第一預設值時，減少該時脈的頻率且調整該保持時間為該預設值，並根據該保持時間及該時脈傳送該調整訊號至該第一晶片。
7. 如請求項6所述之時序調整模組，其中該第一預設值為符合內部整合電路規格的250奈秒。
8. 一種二線傳輸系統，包含有：複數個裝置，包含有複數個晶片；複數個應用程式，用來產生複數個控制訊號，以控制該相對應複數個裝置；一驅動單元，耦接於該複數個應用程式並透過一時脈線(clock line)及一資料線(data line)耦接於該複數個裝置，用來於接收到相對應該複數個應用程式之一應用程式的一控制訊號時，輸出該應用程式所對應之一晶片的一指標訊號，並根據該晶片所對應之時序及時脈，傳送該控制訊號至該 晶片所屬之裝置；以及一時序調整模組，耦接於該驅動單元，用於分別調整該複數個晶片之時序及時脈，包含有：一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到該應用程式所對應該晶片的指標訊號時，輸出該晶片所對應之時序及時脈之資訊至該驅動單元；其中該時序調整單元調整該複數個晶片所分別對應之時序及時脈係根據一時序及一時脈傳送一調整訊號至一第一晶片，並於收到該第一晶片所回傳之一確認碼(Acknowledgement，ACK)時，將該第一晶片所對應之時序及時脈儲存於該時序儲存單元。
9. 如請求項8所述之二線傳輸系統，其中該驅動單元係一軟體。
10. 如請求項8所述之二線傳輸系統，其中該指標訊號係一對應於該晶片的從屬位址(slave address)。
11. 如請求項8所述之二線傳輸系統，其中該時序包含有一保持時間(holding time)及一建立時間(setup time)。
12. 如請求項11所述之二線傳輸系統，其中該保持時間及該時脈的預設值分別為符合內部整合電路(inter-integrated circuit，I² C)規格的150奈秒(ns)及100千赫茲(KHz)。
13. 如請求項12所述之二線傳輸系統，其中於未收到該第一晶片所回傳之確認碼時，增加該保持時間的長度，並根據該保持時間及該時脈傳送該調整訊號至該第一晶片。
14. 如請求項13所述之二線傳輸系統，其中於該建立時間小於一第一預設值時，減少該時脈的頻率且調整該保持時間為該預設值，並根據該保持時間及該時脈傳送該調整訊號至該晶片。
15. 如請求項14所述之二線傳輸系統，其中該第一預設值為符合內部整合電路規格的250奈秒。
16. 一種時序調整方法，用於一二線傳輸系統中，該二線傳輸系統包含有複數個晶片，該時序調整方法包含有：調整該複數個晶片所分別對應之時序及時脈；儲存該複數個晶片所分別對應之時序及時脈；於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊；以及一驅動單元根據該晶片所對應之時序及時脈，進行一控制訊號的傳輸； 其中調整該複數個晶片所分別對應之時序及時脈包含有；根據一時序及一時脈傳送一調整訊號至一第一晶片；以及於收到該第一晶片所回傳之一確認碼(Acknowledgement，ACK)時，儲存該第一晶片所對應之時序及時脈。
17. 如請求項16所述之時序調整方法，其中該指標訊號係一對應於該晶片之從屬位址(slave address)。
18. 如請求項16所述之時序調整方法，其中該時序包含有一保持時間(holding time)及一建立時間(setup time)。
19. 如請求項18所述之時序調整方法，其中該保持時間及該時脈的預設值分別為符合內部整合電路(inter-integrated circuit，I² C)規格的150奈秒(ns)及100千赫茲(KHz)。
20. 如請求項19所述之時序調整方法，其中於未收到該第一晶片所回傳之確認碼時，增加該保持時間的長度，並根據該保持時間及該時脈傳送該調整訊號至該第一晶片。
21. 如請求項20所述之時序調整方法，其中於該建立時間小於一第一預設值時，減少該時脈的頻率且調整該保持時間為該預設 值，並根據該保持時間及該時脈傳送該調整訊號至該第一晶片。
22. 如請求項21所述之時序調整方法，其中該第一預設值為符合內部整合電路規格的250奈秒。
23. 一種時序調整模組，用於分別調整複數個晶片之時序及時脈，包含有：一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊；其中，該指標訊號係一對應於該晶片的從屬位址(slave address)。
24. 一種二線傳輸系統，包含有：複數個裝置，包含有複數個晶片；複數個應用程式，用來產生複數個控制訊號，以控制該相對應複數個裝置；一驅動單元，耦接於該複數個應用程式並透過一時脈線(clock line)及一資料線(data line)耦接於該複數個裝置，用來於接收到相對應該複數個應用程式之一應用程式的一 控制訊號時，輸出該應用程式所對應之一晶片的一指標訊號，並根據該晶片所對應之時序及時脈，傳送該控制訊號至該晶片所屬之裝置；以及一時序調整模組，耦接於該驅動單元，用於分別調整該複數個晶片之時序及時脈，包含有：一時序儲存單元，用來儲存該複數個晶片所分別對應之時序及時脈；以及一時序調整單元，耦接於該時序儲存單元，用來調整該複數個晶片所分別對應之時序及時脈並儲存於該時序儲存單元，且於接收到該應用程式所對應該晶片的指標訊號時，輸出該晶片所對應之時序及時脈之資訊至該驅動單元；其中該指標訊號係一對應於該晶片的從屬位址(slave address)。
25. 一種時序調整方法，用於一二線傳輸系統中，該二線傳輸系統包含複數個晶片，該時序調整方法包含有：調整該複數個晶片所分別對應之時序及時脈；儲存該複數個晶片所分別對應之時序及時脈；於接收到對應於該複數個晶片之一晶片的一指標訊號時，輸出該晶片所對應之時序及時脈之資訊；以及一驅動單元根據該晶片所對應之時序及時脈，進行一控制訊號的傳輸；其中該指標訊號係一對應於該晶片之從屬位址(slave address)。