JP2012094656A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】CMOSトランジスタをシリコン基板1上に備える半導体装置であって、
シリコン基板1上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート酸化膜5と、ゲート酸化膜5上に設けられ、ポリシリコンからなるゲート電極7、8と、を有し、ゲート酸化膜5中のゲート電極7、8近傍の位置に窒素濃度のピークがあり、ゲート酸化膜5とシリコン基板1との界面付近の窒素濃度は0.5atom%以下であり、ゲート酸化膜5中におけるフッ素濃度は1atom%以上であり、当該フッ素によりゲート酸化膜5とシリコン基板1との界面のダングリングボンドが終端化されている。
【選択図】図1
Description
Svg=Kf/(Cox・L・W・f)…(i)
ここで、Coxは単位面積当たりのゲート酸化膜の容量、L、Wはゲート長及びゲート幅、fは周波数である。Kfは比例係数であるが、トランジスタのフリッカーノイズを表すパラメータとなっている。
しかしながら、NO処理による方法では、フリッカーノイズが大きくなるという新たな問題が発生することがわかった。NO処理を行った場合と行わない場合のPMOSのフリッカーノイズのデータを図7に示す。
そこで、本発明は、CMOSトランジスタにおいて、ボロンの染み出しを抑制して閾値電圧を安定させると共に、ノイズを低減できるようにした半導体装置及びその製造方法を提供することを目的とする。
即ち、本発明の一態様に係る半導体装置は、CMOSトランジスタをシリコン基板上に備える半導体装置であって、前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は0.5atom%以下であり、前記ゲート絶縁膜中におけるフッ素濃度は1atom%以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする。なお、本発明の「ゲート絶縁膜」としては、例えば、後述するゲート酸化膜5が該当する。
[実施例1]
図1(a)〜(e)は、本発明の実施例1に係るCMOSトランジスタの製造方法を示す工程図である。図1(a)及び(b)において、NMOSトランジスタが形成される領域(以下、NMOS領域という。)のシリコン基板1と、PMOSトランジスタが形成される領域(以下、PMOS領域という。)のシリコン基板1とにそれぞれゲート酸化膜5を形成する工程までは、一般的なCMOSトランジスタの製造方法と同じである。
次に、図示しないが、NMOS領域とPMOS領域とにそれぞれLDD(lightly doped drain)構造を形成する。ここでは、フォトリソグラフィーによりPMOS領域を図示しないフォトレジストでマスクし、且つ、NMOS領域をこのフォトレジスト下から露出させた状態で、例えばリンイオン等のN型不純物をシリコン基板1に低濃度に注入する。これにより、Pウェル3にN型のLDDを形成する。また、これと前後して、フォトリソグラフィーによりNMOS領域を図示しないフォトレジストでマスクし、且つ、PMOS領域をこのフォトレジスト下から露出させた状態で、例えばボロンイオン等のP型不純物をシリコン基板1に低濃度に注入する。これにより、Nウェル4にP型のLDDを形成する。
次に、NMOS領域とPMOS領域とにそれぞれソース・ドレイン10、11を形成する。ここでは、フォトリソグラフィーによりPMOS領域をフォトレジストでマスクし、且つ、NMOS領域をフォトレジスト下から露出させた状態で、シリコン基板1に例えばリンイオン又はヒ素イオン等のN型不純物を高濃度に注入して、N型のソース・ドレイン10を形成する。また、これと前後して、フォトリソグラフィーによりNMOS領域をフォトレジストでマスクし、且つ、PMOS領域をフォトレジスト下から露出させた状態で、シリコン基板1に例えばボロンイオンを高濃度に注入して、P型のソース・ドレイン11を形成する。その後、層間絶縁膜やメタル配線を形成することによりCMOSトランジスタが形成される。
図3は、本発明の実施例2に係るCMOSトランジスタの製造方法を示す工程図である。この実施例2において、ゲート電極となるポリシリコン膜6を形成する工程までは実施例1と同様である。
即ち、実施例1と同様に、一般的なCMOSの製造方法に従い、P型のシリコン基板1に、素子分離領域2を形成した後で、Pウェル3及びNウェル4をそれぞれ形成し、閾値電圧調整のためのイオン注入によりチャネル領域を形成する(図1(a)参照)。次に、ゲート酸化膜5の形成であるが、耐圧の異なるトランジスタを混載する場合は、高耐圧のゲート酸化膜5を形成した後で、フォトリソグラフィーにより高耐圧部をフォトレジストでマスクし、この状態でエッチングを行う。そして、フォトレジストを除去した後でシリコン基板1上の全面にウェット酸化を行い、ゲート酸化膜5の厚さが異なる領域を作り分ける。
次に、図3に示すように、フォトリソグラフィーによりPMOS領域をフォトレジスト12でマスクし、フッ素イオンを注入する。このフッ素イオンの注入条件は、例えば、加速電圧が10〜40keV、ドーズ量が2e15〜6e15/cm2である。
このような方法で作製したCMOSトランジスタは、ボロン染み出しの問題を起こさずに、フリッカーノイズの小さなNMOS、及びフリッカーノイズの小さなPMOSを同時に備えるものであった。
次に、本発明の特徴である窒素の導入による効果について説明する。実施例1と同様の方法で作製した(即ち、窒素プラズマ処理を行った)ゲート酸化膜中の窒素濃度分布を図5に示す。また、実施例1、2の方法と、以下に説明する比較例1〜5の方法と、それらの結果(効果)を示す表を、図6として示す。
比較例1では、実施例1のCMOSトランジスタを作製する工程において、ポリシリコン膜を形成した後にフッ素イオンの注入を行わずに、それ以外は実施例1と同様の方法によってCMOSトランジスタを作製した。
[比較例2]
比較例2では、比較例1と同様にCMOSトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理を行う代わりに、一酸化窒素ガスと窒素ガスの混合ガス雰囲気にて1000〜1100℃でのアニール処理(即ち、NO処理)を行った。それ以外は、比較例1と同様の方法によってCMOSトランジスタを作製した。
[比較例3]
比較例3では、比較例1と同様にCMOSトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理とNO処理をせずに、その他は比較例1と同じ方法でCMOSトランジスタを作製した。
このような結果になった理由は、フリッカーノイズに影響するシリコン基板とゲート酸化膜との界面付近における窒素濃度の値が、比較例1においては0.5atom%以下と小さいのに対し、比較例2においては2〜3atom%あり、この違いがホールのトラップ密度を増大させ、フリッカーノイズ特性に大きく影響したものと考えられる。従って、窒素プラズマ処理を用いることにより、NO処理に比べてPMOSのフリッカーノイズを低減しつつ、ボロン染み出しの問題を解決できることがわかった。
次に、MOSトランジスタのフリッカーノイズを低減するのに効果的なフッ素イオン注入の効果について述べる。
[比較例4]
比較例4では、実施例1のCMOSトランジスタを作製する工程において、全面ゲート酸化の後に、窒素プラズマ処理をせずに、その他は実施例1と同じ方法でCMOSトランジスタを作製した。但しフッ素イオン注入の効果を明確にするため、フッ素イオンのドーズ量は最大6e15cm-2までで行った。
[比較例5]
比較例5では、CMOSトランジスタを作製する工程において、ポリシリコン膜中へのフッ素イオンの注入を行わない。それ以外は、比較例4と同じ方法でCMOSトランジスタを作製した。
また、比較例4において、実施例2のようにフッ素イオンの注入をNMOS領域だけに行うことにより、PMOSにおいてボロン染み出しの問題を回避しつつ、NMOSのフリッカーノイズを低減することはできる。しかしそれでは、PMOSのフリッカーノイズを、フッ素により低減することができなくなる。このため、本発明の課題であるフリッカーノイズの小さなCMOSトランジスタ、即ち、NMOSとPMOSが共にフリッカーノイズが従来より小さなCMOSトランジスタ、とはならない。
また本発明の実施例2は、窒素導入量を小さく抑えることにより、PMOSのフリッカーノイズを低減させ、PMOSに対してフッ素イオン注入によるフッ素導入をしなくても、NMOS、PMOSともに所望のフリッカーノイズ特性を得られる条件を見出したものである。図6に示すように、実施例2におけるフリッカーノイズ特性は、NMOSのKfは比較例2に比べて12分の1〜4分の1の値が得られ、また、PMOSのKfは比較例2に比べて8分の1〜4分の1の値が得られる。
2 素子分離領域
3 Pウェル(Pwell)
4 Nウェル(Nwell)
5 ゲート酸化膜
6 ポリシリコン膜
7 (NMOSの)ゲート電極
8 (PMOSの)ゲート電極
9 サイドウォール
10 (NMOSの)ソース・ドレイン
11 (PMOSの)ソース・ドレイン
12 フォトレジスト
Claims (6)
- CMOSトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は0.5atom%以下であり、
前記ゲート絶縁膜中におけるフッ素濃度は1atom%以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されていることを特徴とする半導体装置。 - CMOSトランジスタをシリコン基板上に備える半導体装置であって、
前記シリコン基板上に設けられ、窒素とフッ素とを含有するシリコン酸化膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、ポリシリコンからなるゲート電極と、を有し、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度は0.5atom%以下であり、
前記CMOSトランジスタのうちのNMOSトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は1atom%以上であり、当該フッ素により前記ゲート絶縁膜と前記シリコン基板との界面のダングリングボンドが終端化されており、一方、
前記CMOSトランジスタのうちのPMOSトランジスタでは、
前記ゲート絶縁膜中におけるフッ素濃度は1atom%以下であることを特徴とする半導体装置。 - CMOSトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が0.5atom%以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記ゲート絶縁膜中におけるフッ素濃度が1atom%以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項3に記載の半導体装置の製造方法。 - CMOSトランジスタをシリコン基板上に製造する半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素プラズマ処理を行って窒素を導入する工程と、
窒素が導入された前記ゲート絶縁膜上にポリシリコンからなるゲート電極を形成する工程と、
前記CMOSトランジスタのうちのNMOSトランジスタが形成される領域の上方を開口し、前記CMOSトランジスタのうちのPMOSトランジスタが形成される領域の上方を覆うパターンを形成する工程と、
前記パターンをマスクに前記ゲート絶縁膜にフッ素イオンを注入する工程と、
前記ゲート絶縁膜にフッ素イオンが注入された後で熱処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記窒素を導入する工程では、
前記ゲート絶縁膜中の前記ゲート電極近傍の位置に窒素濃度のピークがあり、前記ゲート絶縁膜と前記シリコン基板との界面付近の窒素濃度が0.5atom%以下となるように窒素の導入条件を設定しておき、
前記フッ素イオンを注入する工程では、
前記NMOSトランジスタが形成される領域の前記ゲート絶縁膜中におけるフッ素濃度が1atom%以上となるようにフッ素イオンの注入条件を設定しておく、ことを特徴とする請求項5に記載の半導体装置の製造方法。
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