JP2012088527A - 液晶表示装置 - Google Patents

Abstract

【課題】オフとされるビデオスイッチの数が大きく変動してもランプ信号の負荷を変動させないようにすることでストリーキングを抑圧する。
【解決手段】ドライブアンプ２０１から出力される正極性用ランプ信号ＲＡＭＰ+を伝送する第１のランプ信号線はバッファアンプ２０３_1a〜２０３_naのみに接続され、ドライブアンプ２０２から出力される負極性用ランプ信号ＲＡＭＰ-を伝送する第２のランプ信号線はバッファアンプ２０３_1b〜２０３_nbのみに接続されるため、ビデオスイッチＶＳＷ1a〜ＶＳＷna、ＶＳＷ1b〜ＶＳＷnbのオン、オフによる信号線の他負荷への接続状態は発生しなくなる。この結果、画素データと基準階調データとを比較するコンパレータからの一致パルスにより、画素単位に設けられた各組の正極性用ビデオスイッチ及び負極性用ビデオスイッチがオンからオフ状態になる際の負荷変動は基本的には発生しないことになる。
【選択図】図１

Description

本発明は液晶表示装置に係り、特にデジタル映像信号をランプ信号などを使ってデジタル−アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で液晶素子を駆動する反射型液晶プロジェクタ装置等に用いる液晶表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。

その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。

この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。

また、この液晶表示装置は、デジタル映像信号を黒レベルから白レベルまで単調的に１水平走査期間（１Ｈ）周期で変化するランプ信号を１ラインの画素数に対応した数の各ビデオスイッチに共通に供給する。そして、そのビデオスイッチを水平走査期間開始毎に全てオンにした後、ランプ信号に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値とデジタル映像信号の画素値とを１ラインの画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力して、その画素に対応して設けられたビデオスイッチをオフとし、このときのランプ信号の電圧をオフとされたビデオスイッチにデータ線を介して接続された画素に保持することでアナログ映像信号への変換が行われる。この液晶表示装置では、上記のＤＡ変換を行うＤＡ変換部をチップ内に取り込みデジタル映像信号を入力することで、従来のアナログ映像信号を直接入力する方式に比べて使用し易く、外部回路の削減でもメリットがある。

特開２００９−２２３２８９号公報

しかしながら、この液晶表示装置では、上記のようなメリットを有する反面、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてデータ線にサンプルホールドして画素に供給する方式であり、ランプ信号線に接続されるビデオスイッチのうちオフとされるビデオスイッチの数が入力デジタル映像信号の絵柄によって変動することにより、データ線となるアルミニウム配線による寄生抵抗と、ビデオスイッチ後の画素部の負荷容量が変動して基準となるランプ信号波形が変動し、意図したアナログ信号電圧と異なる値のアナログ信号電圧が画素に書き込まれることがある。

例えば、入力デジタル映像信号が階調の中間当たりの一電圧であるとすると、ランプ信号波形の中間点で１ラインの複数の画素にそれぞれ対応して設けられた複数のビデオスイッチの全てが一斉にオフとなり、数千ｐＦの負荷容量が短時間で０ｐＦとなって、この影響でランプ信号波形が変動する。この中間階調の画面内に四角の黒いボックスで表示される画像データを書き込むと、その黒いボックスの画像の画素列に対応する複数のビデオスイッチが、中間階調の画面の画像の画素列に対応する複数のビデオスイッチに先行してオフとなり、ランプ信号線の負荷が切り離されて低減する。この結果、ランプ信号の電位が実際よりも少し高い電圧となり、その変動が中間階調での信号レベル差（水平信号単位）となって、表示画像に所謂ストリーキングと称されるノイズが発生し、画質を低下させる。この現象が発生するのは、ランプ信号の信号線のインピーダンスとランプ信号をドライブするアンプの出力インピーダンスを理想的な０Ωにすることができないためである。

本発明は上記の点に鑑みなされたもので、オフとされるビデオスイッチの数が大きく変動してもランプ信号の負荷を変動させないようにすることでストリーキングを抑圧し得る液晶表示装置を提供することを目的とする。

上記の目的を達成するため、本発明は、複数のデータ線と複数のゲート線とが交差する各交差部に、それぞれ液晶素子を備えた画素が全部で複数配列された画素部と、複数のゲート線に対応して画素単位に設けられており、最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号が入力信号として供給される複数のバッファアンプと、複数のデータ線に対応して設けられており、１水平走査期間の最初にオンに制御されて複数のバッファアンプのうち対応して設けられたバッファアンプから出力されるランプ信号を対応して設けられたデータ線に出力した後、オフに制御された時点のバッファアンプから出力されるランプ信号の信号値を、画素内の保持容量にサンプリング保持させる複数のビデオスイッチと、複数のゲート線を順次選択する垂直方向駆動手段と、デジタル映像信号における１ライン分の各画素の画素データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、１水平走査期間の最初に制御信号により複数のビデオスイッチを同時にオンに制御した後、画素データとカウント値との比較結果が一致を示す画素に対応したビデオスイッチをオフに制御する比較手段とを有することを特徴とする。

また、上記の目的を達成するため、本発明は上記のバッファアンプが、そのバッファアンプの出力端子を備えるソースフォロワ回路又はボルテージフォロワ回路によるアンプ部と、ランプ信号の入力端子とアンプ部の入力端子との間に接続されており、ランプ信号の一定レベル期間オン状態に制御された後、ランプ信号のレベル変化期間オフ状態に制御される第１のスイッチ素子と、アンプ部の入力端子に一端が接続された容量部と、ランプ信号の入力端子と容量部の他端との間に接続されており、第１のスイッチ素子と異なるスイッチ状態に制御される第２のスイッチ素子と、アンプ部の出力端子と容量部の他端との間に接続されており、第１のスイッチ素子と同じスイッチ状態に制御される第３のスイッチ素子とを有することを特徴とする。

本発明によれば、画素データと基準階調データの各値が一致したとき一致パルスを出力するコンパレータに対応して画素単位に設けられたビデオスイッチを一致パルス出力時にオフとして、その時点のランプ信号の値をデータ線を介して画素に保持させる構成の液晶表示装置において、オフとされるビデオスイッチの数が大きく変動してもランプ信号の負荷を変動させないようにすることができ、その結果ストリーキングの発生を抑圧できる。

本発明の液晶表示装置の一実施の形態のブロック図を示す。 図１中の一つの画素の一例の等価回路図である。 本発明の液晶表示装置内の水平駆動回路の一実施の形態の構成を画素と共に示す図である。 図３中のバッファアンプの第１の実施の形態の回路図である。 図４の動作説明用タイミングチャートである。 図３中のバッファアンプの第２の実施の形態の回路図である。 図６の動作説明用タイミングチャートである。 図３中のバッファアンプの実施例１の具体的回路図である。 図３中のバッファアンプの実施例２の具体的回路図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、シフトレジスタ及びコンパレータ１０１と、ビデオスイッチ等からなる水平駆動回路１０２と、水平駆動回路１０２に接続された２本一組で全部でｎ組（ｎは２以上の自然数）のデータ線（列信号線）Ｄi+、Ｄi-（ｉ＝1,2,3,・・・,n）と、全部でｍ本（ｍは２以上の自然数）のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に配置された全部でｍ×ｎ個の画素１０３₁₁〜１０３_mnと、垂直駆動回路１０４及び１０５とから構成される。

シフトレジスタ及びコンパレータ１０１は、入力されるデジタル映像信号（画像データ）の１ライン分をシフトレジスタにより展開し、かつ、一時保持してコンパレータに供給する。シフトレジスタ及びコンパレータ１０１のコンパレータは、ｎ組のデータ線（列信号線）に対応して各列毎にｎ個設けられている。ｎ個のコンパレータは複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するカウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のシフトレジスタにより保持された画像データが１ラインのｎ画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１０２に供給する。

水平駆動回路１０２は、２本一組のデータ線（列信号線）Ｄi+、Ｄi-の一方のデータ線Ｄi+に接続された正極性用ビデオスイッチと、他方のデータ線Ｄi-に接続された負極性用ビデオスイッチとが各組のデータ線（列信号線）単位で全部でｎ組設けられると共に、前述したシフトレジスタ及びコンパレータ１０１内のｎ個のコンパレータのうち対応して設けられたコンパレータから一致パルスがバッファアンプを通して供給される構成である。水平駆動回路１０２は、本実施の形態の液晶表示装置１００の要部を構成しており、その詳細な説明は後述する。

垂直駆動回路１０４及び１０５は、ゲート線Ｇ1〜Ｇmに対して行選択信号を１水平走査期間（１Ｈ）周期で順次に供給し、また同じゲート線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路１０４及び１０５によりドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。

全体として画素部を構成しているマトリクス状に配置された画素１０３₁₁〜１０３_mnは、それぞれ前述した特許文献１記載の液晶表示装置の画素と同じ構成である。図２は、図１中の一画素の一例の等価回路図を示す。同図において、画素１０３は、画素選択用ＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１及びＴｒ８と、ＮＭＯＳトランジスタＴｒ１、Ｔｒ８のソースにゲートが接続されたＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ２、Ｔｒ７と、スイッチング用のＰＭＯＳトランジスタＴｒ３及びＴｒ６と、ＰＭＯＳトランジスタＴｒ３及びＴｒ６の各ドレインにソースが共通接続されたＰＭＯＳトランジスタＴｒ５と、Ｔｒ３、Ｔｒ５及びＴＲ６の共通接続点であるＢ点に画素電極ＰＥが接続された液晶素子ＬＣと、２つの保持容量Ｃ１及びＣ２とから構成されている。

画素選択用ＮＭＯＳトランジスタＴｒ１及びＴｒ８は、各ドレインがデータ線（列信号線）Ｄi+、Ｄi-に接続され、各ゲートが同じｊ行目のゲート線Ｇjに接続されて行選択信号ＳＷ１が供給されて同時にスイッチング制御される。保持容量Ｃ１は、ＮＭＯＳトランジスタＴｒ１のソースとＰＭＯＳトランジスタＴｒ２のゲートとの接続点Ｃに一端が接続され、他端が接地されている。一方、保持容量Ｃ２は、ＮＭＯＳトランジスタＴｒ８のソースとＰＭＯＳトランジスタＴｒ７のゲートとの接続点Ａに一端が接続され、他端が接地されている。Ｔｒ２とＴｒ５とはスイッチング用トランジスタであるＴｒ３を駆動する第１のソースフォロワ回路を構成している。また、Ｔｒ７とＴｒ５とはスイッチング用トランジスタであるＴｒ６を駆動する第２のソースフォロワ回路を構成している。

Ｔｒ３のゲートには第１のスイッチング信号２ｋが印加され、Ｔｒ６のゲートには第２のスイッチング信号２ｋｂが印加される。液晶素子ＬＣは、離間対向する画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが封入された公知の構造とされている。共通電極ＣＥには共通電圧Ｖcomが印加される。Ｔｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ７及びＴｒ６は、保持容量Ｃ１に保持された正極性の画素値と、保持容量Ｃ２に保持された負極性の画素値とを、垂直走査周期より短い周期で交互に接続点Ｂへ読み出す読み出し部を構成している。

この画素１０３の書き込み期間では、スイッチング信号２ｋ及び２ｋｂがそれぞれハイレベルとされてＰＭＯＳトランジスタＴｒ３及びＴｒ６をオフ状態とされ、また、制御信号ｃｕｒがハイレベルとされてＰＭＯＳトランジスタＴｒ５もオフ状態とされる。この状態で１垂直走査期間（１Ｖ）よりもかなり短い期間、行選択信号ＳＷ１がハイレベルになると、このゲート線に接続されている各画素のＮＭＯＳトランジスタＴｒ１及びＴｒ８がオン状態とされる。これにより、水平駆動回路１０２からデータ線（列信号線）Ｄi+を通して入力される画像データの正極性ＤＡ変換画素値がＴｒ１によりサンプリングされて保持容量Ｃ１に保持される。また、これと同時に、水平駆動回路１０２からデータ線（列信号線）Ｄi-を通して入力される画像データの負極性ＤＡ変換画素値がＴｒ８によりサンプリングされて保持容量Ｃ２に保持される。

また、この画素１０３の読み出し期間では、行選択信号ＳＷ１がローレベルとされてＮＭＯＳトランジスタＴｒ１及びＴｒ８がオフ状態とされる。この状態で、スイッチング信号２ｋがローレベルとされてスイッチング用ＰＭＯＳトランジスタＴr３がオン状態とされ、続いて、制御信号ｃｕｒがローレベルとされてＰＭＯＳトランジスタＴｒ５がオン状態とされる。これにより、保持容量Ｃ１に保持された正極性のＤＡ変換画素値がオン状態にあるＴｒ３、及びＴｒ２とＴｒ５とからなるソースフォロワ回路を通して液晶素子ＬＣの画素電極ＰＥに印加される。そして、制御信号ｃｕｒがハイレベルとされ、スイッチング信号２ｋがハイレベルとされることでＴｒ３がオフにスイッチングされて上記の保持容量Ｃ１に保持された正極性のＤＡ変換画素値の画素電極ＰＥへの印加を終了する。

続いて、スイッチング信号２ｋｂがローレベルとされてスイッチング用ＰＭＯＳトランジスタＴr６がオン状態とされ、続いて、制御信号ｃｕｒがローレベルとされてＰＭＯＳトランジスタＴｒ５がオン状態とされる。これにより、保持容量Ｃ２に保持された負極性のＤＡ変換画素値がオン状態にあるＴｒ６、及びＴｒ７とＴｒ５とからなるソースフォロワ回路を通して液晶素子ＬＣの画素電極ＰＥに印加される。そして、制御信号ｃｕｒがハイレベルとされ、スイッチング信号２ｋｂがハイレベルとされることでＴｒ６がオフにスイッチングされて上記の保持容量Ｃ２に保持された負極性のＤＡ変換画素値の画素電極ＰＥへの印加を終了する。

以下、上記と同様にして、上記の保持容量Ｃ１に保持されている正極性ＤＡ変換画素値と上記の保持容量Ｃ２に保持されている負極性ＤＡ変換画素値とが画素電極ＰＥに交互に印加されることが１Ｖ期間以内で繰り返されて液晶素子ＬＣを交流駆動する。この交流駆動周波数は、垂直走査周波数によらず、画素内の反転制御周期で自由に設定することができ、垂直走査周波数よりもかなり高い周波数に設定することができる。

次に、水平駆動回路１０２の構成及び動作について詳細に説明する。

前述したように、ランプ信号の変動がストリーキング等の画質劣化を発生するため、ランプ信号が変動しない回路構成とすることが理想的である。そのため、本実施の形態では、水平駆動回路１０２を、ランプ信号の信号線での負荷変動を抑える回路構成とすることとし、基本的にはビデオスイッチを通してデータ線（列信号線）をドライブするためのバッファアンプをランプ信号の信号線の後に挿入する。ただし、データ線（列信号線）毎にバッファアンプを挿入すると、バッファアンプのオフセットにより画面に縦縞（固定パターンノイズ）が発生する可能性がある。そこで、本実施の形態では、以下説明するように、そのバッファアンプのオフセットを補正する回路も追加することとする。

図３は、図１中の水平駆動回路の一実施の形態を画素とともに示す回路系統図を示す。図３中、図１と同一構成部分には同一符号を付してある。図３において、水平駆動回路１０２は、ドライブアンプ２０１及び２０２と、ｎ個のバッファアンプ２０３_1a〜２０３_naと、ｎ個のバッファアンプ２０３_1b〜２０３_nbと、ｎ個のビデオスイッチＶＳＷ1a〜ＶＳＷnaと、ｎ個のビデオスイッチＶＳＷ1b〜ＶＳＷnbとから構成されている。バッファアンプ２０３_iaと２０３_ibとは、１ラインのｉ番目の画素に対応して設けられた２個で一組のバッファアンプを構成している。バッファアンプ２０３_iaにはドライブアンプ２０１からの正極性用ランプ信号が供給され、バッファアンプ２０３_ibにはドライブアンプ２０２からの負極性用ランプ信号が供給される。

ビデオスイッチＶＳＷiaとＶＳＷibとは、１ラインのｉ番目の画素に対応して設けられた２個で一組のビデオスイッチを構成している。また、ビデオスイッチＶＳＷiaとＶＳＷibとは、それぞれソース同士が接続され、かつ、ドレイン同士が接続された１個のＮＭＯＳトランジスタと１個のＰＭＯＳトランジスタとからなるＣＭＯＳアナログスイッチである。また、ビデオスイッチＶＳＷiaは、正極性用データ線Ｄi+に接続された正極性用ビデオスイッチであり、ビデオスイッチＶＳＷibは、負極性用データ線Ｄi-に接続された負極性用ビデオスイッチである。

次に、この水平駆動回路１０２の動作の概略について説明する。

各組のバッファアンプ２０３_ia及び２０３_ibのうち、バッファアンプ２０３_iaには、１Ｈ周期で映像の最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に上昇する周期的な掃引信号である正極性用ランプ信号ＲＡＭＰ+がドライブアンプ２０１を通して供給される。一方、バッファアンプ２０３_ibには正極性用ランプ信号と所定の電位について反転関係にあり、かつ、１Ｈ周期で映像の最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に下降する周期的な掃引信号である負極性用ランプ信号ＲＡＭＰ-がドライブアンプ２０２を通して供給される。正極性用ランプ信号ＲＡＭＰ+及び負極性用ランプ信号ＲＡＭＰ-は、入力画像データと互いに同期している。

各組の正極性用ビデオスイッチＶＳＷiaと負極性用ビデオスイッチＶＳＷibとのうち、正極性用ビデオスイッチＶＳＷiaには、バッファアンプ２０３_iaから出力された正極性用ランプ信号ＲＡＭＰ+が供給される。また、これと並行して負極性用ビデオスイッチＶＳＷiaには、バッファアンプ２０３_ibから出力された負極性用ランプ信号ＲＡＭＰ-が供給される。

一方、図１に示したシフトレジスタ及びコンパレータ１０１は、入力される画像データをシフトレジスタにより１ライン分順次展開し、１ライン分展開した時点で、１ラインのｎ個の画素データをｎ個のコンパレータの第１の入力端子にそれぞれ供給する。シフトレジスタ及びコンパレータ１０１のｎ個のコンパレータは、上記の第１の入力端子に画素単位で供給される画素データと、第２の入力端子に共通に供給される前記基準階調データとを比較し、両者の値が一致した時に一致パルスをそのコンパレータに対応して画素単位に設けられた水平駆動回路１０２内の一組の正極性用ビデオスイッチ及び負極性用ビデオスイッチに供給する。

図３に示すｎ組の正極性用ビデオスイッチＶＳＷ1a〜ＶＳＷnaと負極性用ビデオスイッチＶＳＷ1b〜ＶＳＷnbとは、水平走査期間の最初にｎ組全て同時にオンとされ、前述したシフトレジスタ及びコンパレータ１０１内の対応して設けられたコンパレータから一致パルスが供給されたときに、一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチとが同時にオフとされる構成である。なお、各組の正極性用ビデオスイッチＶＳＷiaはコンパレータから供給される第１の信号ＶＳＷＧＮiがハイレベルで、かつ、第２の信号ＶＳＷＧＰiがローレベルのときにオンとされ、コンパレータから供給される第１の信号ＶＳＷＧＮiがローレベルで、かつ、第２の信号ＶＳＷＧＰiがハイレベルのときにオフとされる。上記の一致パルスは、第１の信号ＶＳＷＧＮiがローレベルで、かつ、第２の信号ＶＳＷＧＰiがハイレベルである。

従って、正極性用ビデオスイッチＶＳＷiaと負極性用ビデオスイッチＶＳＷibとは、水平走査期間の最初にそれぞれ正極性用ランプ信号ＲＡＭＰ+と負極性用ランプ信号ＲＡＭＰ-とをデータ線（列信号線）Ｄi+とＤi-とに出力し、その後、対応して設けられた上記のコンパレータから一致パルスが供給された時にその一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチのみがオフとされ、そのオフ時点の画素の階調値に応じた正極性用ランプ信号と負極性用ランプ信号の各値をデータ線（列信号線）Ｄi+とＤi-に保持する。従って、データ線（列信号線）Ｄi+とＤi-には、画像データのＤＡ変換された正極性画素値と負極性画素値が保持されることになる。

このように、本実施の形態では、ドライブアンプ２０１から出力される正極性用ランプ信号ＲＡＭＰ+を伝送する第１のランプ信号線はバッファアンプ２０３_1a〜２０３_naのみに接続され、ドライブアンプ２０２から出力される負極性用ランプ信号ＲＡＭＰ-を伝送する第２のランプ信号線はバッファアンプ２０３_1b〜２０３_nbのみに接続されるため、ビデオスイッチＶＳＷ1a〜ＶＳＷna、ＶＳＷ1b〜ＶＳＷnbのオン、オフによる信号線の他負荷への接続状態は発生しなくなる。この結果、画素データと基準階調データとを比較するコンパレータからの一致パルスにより、画素単位に設けられた各組の正極性用ビデオスイッチ及び負極性用ビデオスイッチがオンからオフ状態になる際の負荷変動は基本的には発生しないことになる。

なお、ランプ信号が負荷状態が変動した時に変化しないように、補正の負荷を繋ぐ方法が考えられるが、それに比べて本実施の形態の方がチップ面積の増加が少なく、従ってレイアウトが易しい。また、ランプ信号が接続されるゲート線の負荷電流を一定にすることでランプ信号の変動を抑圧する方法も考えられるが、その場合は、電流生成の仕方でタイミングが遅れ、補正が正しくできなくなり、補正結果に問題が発生する可能性がある。しかし、本実施の形態によれば、ランプ信号線とゲート線との間にバッファアンプを挿入しているだけであるので、そのような問題は発生しない。

次に、バッファアンプ２０３_1a〜２０３_na、２０３_1b〜２０３_nbで発生する可能性のあるオフセットを抑圧する方法について詳細に説明する。

図４は、図３中の一つのバッファアンプの第１の実施の形態の回路図を示す。図４に示すバッファアンプ２０３１は、ＮＭＯＳトランジスタＴｒ１１と定電流源Ｉｃ１とからなるソースフォロワ回路によるアンプ部と、ＮＭＯＳトランジスタＴｒ１１のゲートに接続された容量Ｃ１１及びスイッチ素子Ｓ１と、入力端子と容量Ｃ１１との間に接続されたスイッチ素子Ｓ２と、ＮＭＯＳトランジスタＴｒ１１のソースと容量Ｃ１１との間に接続されたスイッチ素子Ｓ３とから構成される。

次に、このバッファアンプ２０３１の動作について図５のフローチャートを併せ参照して説明する。バッファアンプ２０３１は、入力電圧Ｖinとして入力される図５（Ａ）に示すようなランプ信号（ここでは一例として正極性用ランプ信号）が最小レベルＶ１の期間ｔ１〜ｔ２において、スイッチ素子Ｓ１及びＳ３が図５（Ｂ）、（Ｄ）にハイレベルで模式的に示すようにオン状態、スイッチ素子Ｓ２が同図（Ｃ）にローレベルで模式的に示すようにオフ状態とされる。この期間でのソースフォロワ回路の出力電圧Ｖoutは、次式で表される。

Ｖout＝Ｖ１−Ｖth （１）
ただし、（１）式中、ＶthはトランジスタＴｒ１１の閾値電圧である。また、このときの出力電圧Ｖoutは、電圧Ｖaに等しい。

このとき、容量Ｃ１１に印加される電圧Ｖc11は次式で表される。

Ｖc11＝Ｖb−Ｖa＝Ｖ１−（Ｖ１−Ｖth）＝Ｖth （２）
つまり、トランジスタＴｒ１１の閾値電圧Ｖthを容量Ｃ１１に保持したことになる。

次に、時刻ｔ２において、スイッチ素子Ｓ１及びＳ３が図５（Ｂ）、（Ｄ）にローレベルで模式的に示すようにオフ状態、スイッチ素子Ｓ２が同図（Ｃ）にハイレベルで模式的に示すようにオン状態とされる。この時は、次式が成立する。

Ｖa＝Ｖin＝Ｖ１ （３）
図５（Ｅ）は上記の電圧Ｖaを示す。従って、時刻ｔ２で電圧Ｖaは（１）式のＶ１−Ｖthから、（３）式のＶ１に変化したことになり、それに伴ってトランジスタＴｒ１１のゲート電位Ｖbは次式のようになる。

Ｖb＝Ｖa＋Ｖc11＝Ｖ１＋Ｖc11＝Ｖ１＋Ｖth （４）
図５（Ｆ）は上記の電圧Ｖbを示す。この電圧Ｖbは、トランジスタＴｒ１１のゲート電位であるため、このときの出力電圧Ｖoutは次式で表される。

Ｖout＝Ｖb−Ｖth＝（Ｖ１＋Ｖth）−Ｖth＝Ｖ１ （５）
従って、バッファアンプ２０３１の出力電圧Ｖoutは、（１）式の値から（５）式の値となり、出力電圧中のオフセットＶthが補正される。図５（Ｇ）は上記の出力電圧Ｖoutを示す。

時刻ｔ２の後の時刻ｔ３以降、図５（Ａ）に示すランプ信号が単調的にレベル変化するのに従い、図５（Ｇ）に示すように出力電圧Ｖoutもオフセットが補正されたランプ信号としてレベルが単調的に変化することになる。

図６は、図３中の一つのバッファアンプの第２の実施の形態の回路図を示す。図６に示すバッファアンプ２０３２は、オペアンプＯＰ１によるアンプ部と、オペアンプＯＰ１の非反転入力端子に接続された容量Ｃ１２及びスイッチ素子Ｓ４と、入力端子と容量Ｃ１１との間に接続されたスイッチ素子Ｓ５と、オペアンプＯＰ２の出力端子と容量Ｃ１２との間に接続されたスイッチ素子Ｓ６とから構成される。オペアンプＯＰ１は出力端子が反転入力端子に接続されており、ボルテージフォロワを構成している。

次に、このバッファアンプ２０３２の動作について図７のフローチャートを併せ参照して説明する。バッファアンプ２０３２は、入力電圧Ｖinとして入力される図７（Ａ）に示すようなランプ信号（ここでは一例として正極性用ランプ信号）が最小レベルＶ１の期間ｔ１１〜ｔ１２において、スイッチ素子Ｓ４及びＳ６が図７（Ｂ）、（Ｄ）にハイレベルで模式的に示すようにオン状態、スイッチ素子Ｓ５が同図（Ｃ）にローレベルで模式的に示すようにオフ状態とされる。この期間でのボルテージフォロワを構成するオペアンプＯＰ1の出力電圧Ｖoutは、次式で表される。

Ｖout＝Ｖ１＋Ｖoff （６）
ただし、（６）式中、ＶoffはオペアンプＯＰ1のオフセット電圧である。また、このときの出力電圧Ｖoutは、図７（Ｇ）に示すように同図（Ｅ）に示す電圧Ｖaに等しい。

このとき、容量Ｃ１２に印加される電圧Ｖc12は次式で表される。

Ｖc12＝Ｖb−Ｖa＝Ｖ１−（Ｖ１＋Ｖoff）＝−Ｖoff （７）
つまり、オペアンプＯＰ1のオフセット電圧Ｖoffを容量Ｃ１２に保持したことになる。

次に、時刻ｔ１２において、スイッチ素子Ｓ４及びＳ６が図７（Ｂ）、（Ｄ）にローレベルで模式的に示すようにオフ状態、スイッチ素子Ｓ５が同図（Ｃ）にハイレベルで模式的に示すようにオン状態とされる。この時は、次式が成立する。

Ｖa＝Ｖin＝Ｖ１ （８）
図７（Ｅ）は上記の電圧Ｖaを示す。従って、時刻ｔ１２で電圧Ｖaは（６）式のＶ１＋Ｖoffから、（８）式のＶ１に変化したことになり、それに伴ってオペアンプＯＰ1の入力電圧Ｖbは次式のようになる。

Ｖb＝Ｖa＋Ｖc12＝Ｖ１＋Ｖc12＝Ｖ１−Ｖoff （９）
図７（Ｆ）は上記の電圧Ｖbを示す。この電圧Ｖbは、オペアンプＯＰ１の入力電圧であるため、このときの出力電圧Ｖoutは次式で表される。

Ｖout＝Ｖb＋Ｖoff＝（Ｖ１−Ｖoff）＋Ｖoff＝Ｖ１ （１０）
従って、バッファアンプ２０３２の出力電圧Ｖoutは、（６）式の値から（１０）式の値となり、出力電圧中のオフセット電圧Ｖoffが補正される。図７（Ｇ）は上記の出力電圧Ｖoutを示す。

時刻ｔ１２の後の時刻ｔ１３以降、図７（Ａ）に示すランプ信号が単調的にレベル変化するのに従い、図７（Ｇ）に示すように出力電圧Ｖoutもオフセットが補正されたランプ信号としてレベルが単調的に変化することになる。

図８は、図３中の一つのバッファアンプの実施例１の回路図を示す。図８に示す実施例１のバッファアンプは、図４に示したバッファアンプ２０３１の具体的回路であり、図４と同一構成部分には同一符号を付してある。

図８において、ＮＭＯＳトランジスタＴＲ１及びＴＲ２は、ソースフォロワタイプのアンプ部を構成している。また、互いにドレイン同士とソース同士とが接続されたＰＭＯＳトランジスタＴＲ３及びＮＭＯＳトランジスタＴＲ４、ＰＭＯＳトランジスタＴＲ５及びＮＭＯＳトランジスタＴＲ６、ＰＭＯＳトランジスタＴＲ７及びＮＭＯＳトランジスタＴＲ８は、それぞれ図４のスイッチ素子Ｓ１、Ｓ２、Ｓ３に相当するＣＭＯＳアナログスイッチを構成している。これらのトランジスタＴＲ３〜ＴＲ８と容量Ｃ１１はオフセット補正回路を構成している。

端子ＩＳ１Ｂの入力信号は、端子ＩＳ１の入力信号の極性反転信号である。同様に、端子ＩＳ２Ｂの入力信号は、端子ＩＳ２の入力信号の極性反転信号であり、端子ＩＳ３Ｂの入力信号は、端子ＩＳ３の入力信号の極性反転信号である。本実施例の動作タイミングは図５に示したタイミングチャートと同様であり、その詳細な動作説明を省略する。

図９は、図３中の一つのバッファアンプの実施例２の回路図を示す。図９に示す実施例２のバッファアンプは、図６に示したバッファアンプ２０３２の具体的回路であり、図６と同一構成部分には同一符号を付してある。

図９において、ＮＭＯＳトランジスタＴＲ９、ＴＲ１０及びＴＲ１３と、ＰＭＯＳトランジスタＴＲ１１及びＴＲ１２とは、オペアンプによるボルテージフォロワ回路を構成している。また、互いにドレイン同士とソース同士とが接続されたＰＭＯＳトランジスタＴＲ１４及びＮＭＯＳトランジスタＴＲ１５、ＰＭＯＳトランジスタＴＲ１６及びＮＭＯＳトランジスタＴＲ１７、ＰＭＯＳトランジスタＴＲ１８及びＮＭＯＳトランジスタＴＲ１９は、それぞれ図６のスイッチ素子Ｓ４、Ｓ５、Ｓ６に相当するＣＭＯＳアナログスイッチを構成している。これらのトランジスタＴＲ１４〜ＴＲ１９と容量Ｃ１２はオフセット補正回路を構成している。

端子ＩＳ１Ｂの入力信号は、端子ＩＳ１の入力信号の極性反転信号である。同様に、端子ＩＳ２Ｂの入力信号は、端子ＩＳ２の入力信号の極性反転信号であり、端子ＩＳ３Ｂの入力信号は、端子ＩＳ３の入力信号の極性反転信号である。本実施例の動作タイミングは図７に示したタイミングチャートと同様であり、その詳細な動作説明を省略する。

本実施例では、ボルテージフォロワ回路は入力差動部をＮＭＯＳトランジスタで構成しているが、ＰＭＯＳを用いたオペアンプ回路でも勿論可能である。Ｖｏｕｔ出力からＮＭＯＳトランジスタＴＲ１０のゲートへ全帰還がかかっているため、この回路のゲインはほぼ“１”となっている。出力電圧Ｖｏｕｔは以下の式で表される。

Ｖout＝｛Ａ/(Ａ＋１)｝・（Ｖb＋Ｖoff） （１１）
ただし、（１１）式中、Ａはオペアンプのオープンループゲイン、Ｖoffはオペアンプの入力換算オフセット電圧である。

入力でのオフセットバラツキが数ｍＶ程度となっていれば、出力のＤＣバラツキも問題ない。

なお、上記の実施の形態及び実施例において、負極性用ランプ信号に対しても図４、図６、図８、図９と同様のバッファアンプの回路構成によりオフセットを補正することができる。また、上記の実施の形態では、１つの画素内に２つの保持容量を有する画素を有する液晶表示装置について説明したが、１つの画素内に１つの保持容量を有する画素であってもよい。

１００ 液晶表示装置
１０１ シフトレジスタ及びコンパレータ
１０２ 水平駆動回路
１０３₁₁〜１０３_mn 画素
１０４、１０５ 垂直駆動回路
２０１、２０２ ドライブアンプ
２０３_1a〜２０３_na、２０３_1b〜２０３_nb、２０３１、２０３２ バッファアンプ
Ｄ1+〜Ｄn+、Ｄ1-〜Ｄn-、Ｄi+、Ｄi- データ線（列信号線）
Ｇ1〜Ｇm ゲート線（行走査線）
ＬＣ 液晶素子
ＰＥ 画素電極
ＣＥ 共通電極
ＬＣＭ 液晶層
Ｔｒ１、Ｔｒ８ 画素選択用トランジスタ
Ｔｒ２、Ｔｒ５、Ｔｒ７ ソースフォロワ回路用トランジスタ
Ｔｒ３、Ｔｒ６ スイッチング用トランジスタ
Ｃ１、Ｃ２ 保持容量
ＶＳＷ１a〜ＶＳＷｎa、ＶＳＷ１b〜ＶＳＷｎb ビデオスイッチ
Ｔｒ１１ ソースフォロワ回路用ＮＭＯＳトランジスタ
Ｃ１１、Ｃ１２ 容量
ＯＰ１ ボルテージフォロワを構成するオペアンプ
Ｓ１〜Ｓ６ スイッチ素子

Claims (2)

1. 複数のデータ線と複数のゲート線とが交差する各交差部に、それぞれ液晶素子を備えた画素が複数配列された画素部と、
   前記複数のゲート線に対応して画素単位に設けられており、最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号が入力信号として供給される複数のバッファアンプと、
   前記複数のデータ線に対応して設けられており、１水平走査期間の最初にオンに制御されて前記複数のバッファアンプのうち対応して設けられたバッファアンプから出力される前記ランプ信号を対応して設けられた前記データ線に出力した後、オフに制御された時点の前記バッファアンプから出力される前記ランプ信号の信号値を、前記画素内の保持容量にサンプリング保持させる複数のビデオスイッチと、
   前記複数のゲート線を順次選択する垂直方向駆動手段と、
   デジタル映像信号における１ライン分の各画素の画素データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、前記１水平走査期間の最初に制御信号により前記複数のビデオスイッチを同時にオンに制御した後、前記画素データと前記カウント値との比較結果が一致を示す画素に対応した前記ビデオスイッチをオフに制御する比較手段と
   を有することを特徴とする液晶表示装置。
2. 前記バッファアンプは、
   そのバッファアンプの出力端子を備えるソースフォロワ回路又はボルテージフォロワ回路によるアンプ部と、
   前記ランプ信号の入力端子と前記アンプ部の入力端子との間に接続されており、前記ランプ信号の一定レベル期間オン状態に制御された後、前記ランプ信号のレベル変化期間オフ状態に制御される第１のスイッチ素子と、
   前記アンプ部の入力端子に一端が接続された容量部と、
   前記ランプ信号の入力端子と前記容量部の他端との間に接続されており、前記第１のスイッチ素子と異なるスイッチ状態に制御される第２のスイッチ素子と、
   前記アンプ部の出力端子と前記容量部の他端との間に接続されており、前記第１のスイッチ素子と同じスイッチ状態に制御される第３のスイッチ素子と
   を有することを特徴とする請求項１記載の液晶表示装置。

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