JP5218520B2

JP5218520B2 - 液晶表示装置及びその駆動方法

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Publication number: JP5218520B2
Application number: JP2010235248A
Authority: JP
Inventors: 健清水
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2010-10-20
Filing date: 2010-10-20
Publication date: 2013-06-26
Anticipated expiration: 2030-10-20
Also published as: JP2012088536A

Description

本発明は液晶表示装置に係り、特にデジタル映像信号をランプ信号などを使ってデジタル−アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で液晶表示素子を駆動して立体表示を行う液晶表示装置及びその駆動方法に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。

その間題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。

この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。

ところで、近年、ＬＣＯＳ型液晶表示装置により立体表示（以下、３Ｄ表示ともいう）を行うシステムが種々提案されている。この３Ｄ表示システムの中で、左目用画像と右目用画像とをフレームシーケンシャルに１フレーム期間毎に交互に切り替え表示すると共に、視聴者がかけている液晶メガネの左目用液晶シャッタと右目用液晶シャッタとを表示されている画像の切り替えに同期して交互にオン・オフを切り替える３Ｄ表示システムが知られている。

この３Ｄ表示システムでは、左目用画像と右目用画像とが同一期間中に画面表示されないように左目用画像と右目用画像との切り替えの間に黒画像を挿入する必要がある。すなわち、この３Ｄ表示システムでは、液晶表示装置の画面には例えば図１１（Ｂ）にｔ１で示すように黒画像が表示された状態から、次の１フレーム（１Ｖ）期間では右目用画像Ｒの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図１１（Ａ）にｔ２で示すように上半分の画面が右目用画像Ｒに切り替わり、１フレーム期間経過時点で図１１（Ｂ）にｔ３で示すように全画面が右目用画像Ｒに切り替わる。

続いて、次の１フレーム（１Ｖ）期間では黒画像Ｂの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図１１（Ａ）にｔ４で示すように上半分の画面が黒画像Ｂに切り替わり、１フレーム期間経過時点で図１１（Ｂ）にｔ５で示すように全画面が黒画像Ｂに切り替わる。続いて、次の１フレーム（１Ｖ）期間では左目用画像Ｌの書込みが始まり、途中の１／２フレーム期間経過時点では画面が図１１（Ａ）にｔ６で示すように上半分の画面が左目用画像Ｌに切り替わり、１フレーム期間経過時点で図１１（Ｂ）にｔ７で示すように全画面が左目用画像Ｌに切り替わる。続いて、黒画像の書き込みが始まる。以下同様の動作が繰り返される。

図１１（Ｃ）はこの場合の液晶メガネの液晶シャッタのオン・オフを示す。図１１（Ｃ）において、黒画像Ｂと右目用画像Ｒとが順次に表示される２フレーム期間ＴＲでは、右目用液晶シャッタのみが光透過状態（オン状態）とされ、左目用液晶シャッタは光遮断状態（オフ状態）とされる。続く黒画像Ｂと左目用画像Ｌとが順次に表示される２フレーム期間ＴＬでは、左目用液晶シャッタのみが光透過状態（オン状態）とされ、右目用液晶シャッタは光遮断状態（オフ状態）とされる。

図１２は、図１１が示す表示及び液晶シャッタ切り替えの遷移を、液晶表示装置への書き込みと読み出し（データ保持期間）とをもう少し分かりやすく図示したものである。図１２（Ａ）は垂直同期信号、同図（Ｂ）は各ラインの画素への書き込み状態を示し、同図（Ｃ）は液晶メガネの液晶シャッタのオン・オフを示す。なお、図１２（Ｂ）は縦軸が表示画面のライン、横軸が時間を示し、斜線で示した期間のみ右目用画像信号、黒画像信号、左目用画像信号の書き込みが行われ、それ以外の白地区間は信号保持（読み出し）期間を示す。

従って、この３Ｄ表示システムでは、液晶シャッタを用いて立体表示画像を見るには、４Ｖ期間が必要である。１Ｖ期間がフレーム単位であれば、通常の１フレーム周波数である６０Ｈｚの４倍の２４０Ｈｚのスピードで１Ｖ期間の画像データを書き込む必要がある。

特開２００９−２２３２８９号公報

しかしながら、上記の従来の３Ｄ表示システムでは、液晶表示装置の内部にランプ信号を用いたデジタル−アナログ変換器（以下、ＤＡＣと記す）を配置した場合、そのＤＡＣは表示する画像データの画素値と、カウンタからの階調値を示すカウント値とをコンパレータで比較して、両者が一致した時にビデオスイッチをオフとしてその時のランプ信号の値をビデオスイッチに接続されているデータ線に保持する構成であるため、４倍速の駆動のためにフレームレートを上げると、ランプ信号と同期するカウンタクロックの周波数が上昇してしまう。カウンタクロックが上昇すると、液晶表示装置のチップサイズ、使用プロセスにより、コンパレータ動作等に上限ができてしまい、正常な動作が困難になる場合がある。

また、４倍速にして、黒フレームを入れる場合は実質的な表示時間が１／４となり、なおかつ、片目交互に信号を入れることになるので、通常表示に比べて３Ｄ表示が大幅に暗くなる可能性が高い。

本発明は以上の点に鑑みなされたもので、左目用画像と右目用画像との間に黒信号を挿入しても、カウンタクロックの周波数を上げることなく従来に比べて明るい３Ｄ表示を行える液晶表示装置及びその駆動方法を提供することを目的とする。

上記の目的を達成するため、本発明の液晶表示装置は、複数のデータ線と複数のゲート線とが交差する各交差部に、液晶表示素子を備えた画素が複数配列された画素部と、複数のゲート線を順次選択する垂直方向駆動手段と、各々１フレーム分の右目用画像データと左目用画像データとの間に黒レベルのデータが挿入された入力画像データを、Ｎ相（Ｎは５以上の自然数）に直並列変換してＮ相画像データを並列に出力する画像入力手段と、Ｎ相画像データを１ラインの各画素分シフトしてラッチするラッチ手段と、複数のデータ線に対応して設けられており、オフに制御された時点の入力信号の値を、接続されたデータ線を介して画素内の保持容量部にサンプリング保持させる複数のビデオスイッチと、ラッチ手段によりラッチされた１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、１水平走査期間の最初に複数のビデオスイッチを同時にオンに制御した後、画像データとカウント値との比較結果が一致を示す画素に対応したビデオスイッチをオフに制御する比較手段と、複数のゲート線に対応して画素単位に設けられており、最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号に対して、ラッチ手段によりラッチされた１ライン分の各画素の画像データの上位又は下位の所定ビット数の値に応じたＤＣオフセットを付加し、その付加後のランプ信号をビデオスイッチに入力信号として供給するバッファ手段とを有することを特徴とする。

また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、各々１フレーム分の右目用画像データと左目用画像データとの間に黒レベルのデータが挿入された入力画像データを、Ｎ相（Ｎは５以上の自然数）に直並列変換してＮ相画像データを並列に出力する画像入力ステップと、Ｎ相画像データを１ラインの各画素分シフトしてラッチするラッチステップと、ラッチステップによりラッチされた１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、１水平走査期間の最初に複数のビデオスイッチを同時にオンに制御した後、画像データとカウント値との比較結果が一致を示す画素に対応したビデオスイッチをオフに制御するビデオスイッチ制御ステップと、複数のデータ線と複数のゲート線とが交差する各交差部に、液晶表示素子を備えた画素が複数配列された画素部を構成する複数の画素を行単位で、かつ、１水平走査期間毎に順次選択する垂直方向駆動ステップと、最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号に対して、ラッチステップによりラッチされた１ライン分の各画素の画像データの上位又は下位の所定ビット数の値に応じたＤＣオフセットを付加し、その付加後のランプ信号を画素単位に設けられたビデオスイッチに供給するランプ信号供給ステップと、垂直方向駆動ステップにより選択された複数の画素のうち、ビデオスイッチ制御ステップによりオフに制御された時点のランプ信号供給ステップにより供給されるランプ信号の値を、オフに制御されたビデオスイッチに接続されたデータ線を介して接続された画素に供給してサンプリング保持させる書き込みステップと、書き込みステップによる書き込み期間に続いて、画素の書き込み値が上記の右目用又は左目用画像データに関する値であるときはその書き込み値を所定期間読み出し、画素の書き込み値が黒レベルのデータに関する値であるときは、その書き込み値を所定期間より短い期間読み出す読み出しステップとを含むことを特徴とする。

本発明によれば、左目用画像と右目用画像との間に黒信号を挿入しても、カウンタクロックの周波数を上げることなく従来に比べて明るい３Ｄ表示を行うことができる。

本発明の液晶表示装置の一実施の形態のブロック図である。本発明装置における画像データの書き込み、読み出し動作の一例のタイミングチャートである。８倍速動作時のデータレートを説明する図である。１６倍速動作時のデータレートを説明する図である。本発明の液晶表示装置におけるＤＡＣの要部の一実施形態の回路構成を画素と共に示す図である。図５中のバッファ回路の一例の回路図と、スイッチング制御信号生成回路の一例の回路図である。図５、図６に示すバッファ回路によりＤＣオフセットが付加されるランプ信号を説明する図である。図１中の８相シフトレジスタ及びコンパレータと水平駆動回路の一実施形態のブロック図である。図５中のバッファ回路の実施例１の具体的回路図である。デコード回路によりデコードされる信号と画像データの上位２ビットとの関係を示す図である。従来の３Ｄ表示システムにおける画像の書き込みと読み出しの一例を示す図である。従来の３Ｄ表示システムにおける画像の書き込み及び読み出しの一例と液晶シャッタのオン期間とを示す図である。

次に、本発明の実施の形態について図面と共に説明する。

図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１００は、それぞれ１０８０ｐの画像信号である１フレーム分の左目用画像データ及び右目用画像データの間に黒レベルのデータが挿入された画像データが後述する画像入力部により直並列変換されて１６相とされた画像データのうちの８相の画像データが入力される８相シフトレジスタ及びコンパレータ１０１、１０２と、ビデオスイッチ等を備える水平駆動回路１０３、１０４と、垂直駆動回路１０５、１０６と、水平駆動回路１０３、１０４に接続された２本一組で全部でｎ組（ｎは２以上の自然数）のデータ線（列信号線）Ｄi+、Ｄi-（ｉ=1,2,3,・・・,n）と、垂直駆動回路１０５、１０６に接続された全部でｍ本（ｍは２以上の自然数）のゲート線（行走査線）Ｇ1〜Ｇmとの各交差部に配置された全部でｍ×ｎ個の画素１０７₁₁〜１０７_mnとから構成される。８相シフトレジスタ及びコンパレータ１０１、１０２と水平駆動回路１０３、１０４とは画素部の上下に配置されることで、データ信号配線の集中を防ぐようにされている。

画素部を構成する画素１０７₁₁〜１０７_mnのうち、奇数列の画素は奇数列の組のデータ線（Ｄ1+,Ｄ1-）、(Ｄ3+,Ｄ3-)、・・・、（Ｄn-1+,Ｄn-1-）を介して水平駆動回路１０３に接続され、また、偶数列の画素は偶数列の組のデータ線(Ｄ2+,Ｄ2-)、(Ｄ4+,Ｄ4-)、・・・、（Ｄn+,Ｄn-）を介して水平駆動回路１０４に接続されている。

画素１０７₁₁〜１０７_mnのそれぞれの等価回路は、特許文献１に記載の液晶表示装置の画素と同様であるので詳細な説明は省略するが、各画素は２つの保持容量を有し、一方の保持容量には画像データの画素値に応じて正極性ランプ信号をサンプリングしたＤＡ変換電圧がデータ線Ｄi+を介して入力されて保持され、他方の保持容量には画像データの画素値に応じて負極性ランプ信号をサンプリングしたＤＡ変換電圧がデータ線Ｄi-を介して入力されて保持される。そして、画素選択時に、この２つの保持容量に保持されたＤＡ変換電圧が液晶表示素子の画素電極に垂直走査周期よりも短い周期で交互に印加されて交流駆動することで表示を行う。ここで、液晶表示素子は、離間対向して配置された画素電極及び共通電極と、それらの間に挟持された液晶層とからなる周知の構造である。なお、画素１０７₁₁〜１０７_mnの各々は、図示を省略した制御回路からのスイッチング信号その他各種の制御信号によりその動作が制御されるようになされている。

さて、本実施の形態では、左目用画像と右目用画像との間に黒信号を挿入して３Ｄ表示をした場合でも表示画面の明るさの低下を抑えるため、液晶表示素子にデータを書き込むスピードを４倍速より速いスピードにする。具体的には、例えば８倍速にして黒の挿入期間を短くする事で明るさの低下を抑える。

すなわち、本実施の形態では、図２（Ｂ）にライン単位で示すように、１ライン毎に斜線で示した部分で右目用画像Ｒ又は左目用画像Ｌの画像データを８倍速で画素に書き込む。これにより、図２（Ａ）に示す１Ｖ期間（４倍速動作での１Ｖ期間）の約１／２以下の期間でフルハイビジョン画像（横方向１９２０画素、縦方向１０８０画素）の画像データを画素に書き込むことができる。同様に、本実施の形態では、図２（Ｂ）に１ライン毎にクロスハッチングで示すように、１Ｖ期間の約１／２以下の期間で黒レベルＢも画素に書き込むことが可能となる。

また、本実施の形態では、図２（Ｂ）に示すように、斜線で示した部分で書き込んだ右目用画像Ｒの画像データ、クロスハッチングで示した黒レベルのデータ、斜線で示した部分で書き込んだ左目用画像Ｌの画像データは、その書き込み直後の白地で示すほぼ１Ｖ期間で読み出されて表示される。すなわち、図１の画素１０７₁₁〜１０７_mnにおいて、垂直駆動回路１０５及び１０６により画素選択された同じ行の複数の各画素は、前述したように液晶表示素子の画素電極に、入力画像データ（１フレーム分の左目用画像データ及び右目用画像データの間に黒レベルのデータが挿入された画像データ）の正極性ＤＡ変換電圧と負極性ＤＡ変換電圧とを交互に印加することにより液晶表示素子を交流駆動するが、その読み出し期間は、図２（Ｂ）に白地で示す期間とされる。

従って、本実施の形態では書き込み時間を除く表示時間が２Ｖ期間であり、１Ｖ期間以上確保できることになる。これは、４倍速動作時の約１.５倍の時間、表示できることになり、明るさの低下を４倍速動作時よりも抑えることができる。なお、図２（Ｃ）は表示画像を見る視聴者がかける液晶メガネの右目用液晶シャッタの光通過期間（オン期間）ＴＲ、左目用液晶シャッタの光通過期間（オン期間）ＴＬを示し、表示画像の切り替えに同期して切り替わる。

ただし、例えば上記のフルハイビジョン画像の画像データを画素に書き込む場合、１Ｖ期間は２.０８３ｍｓ（＝１／４８０Ｈｚ）である。よって、１Ｈ期間は１.９３μｓとなる。データレートを単純に計算すると約１ＧＨｚとなる。ここで、画像データを１０ビットとし、画像データを２つずつ並列に４相化する場合、４倍速のときの入力データレートは１４８.５ＭＨｚとなり、その両エッジで２つの並列入力画像データをラッチした後、それぞれのデータを４相化して８相のシフトレジスタに入力すると、シフトレジスタのデータレートは３７.１２５ＭＨｚとなり、動作スピードを抑えることができる。この構成を８倍速へ転用すると図３に示す構成となる。

図３において、８倍速の入力データレートは２９７ＭＨｚとなり、それぞれ１０ビットの画像データＤ１、Ｄ２を４相化回路１５１、１５２にシリアルに入力して別々に直並列変換すると、４相化回路１５１、１５２のそれぞれから各々１０ビットの４つの画像データの計４０ビットずつが並列に出力される。これらの計８０ビットの８つの画像データは８相シフトレジスタ１５３に並列に供給される。この場合のシフトレジスタ１５３のデータレートは７４.２５ＭＨｚとなる。ただし、入力画像データは２９７ＭＨｚの両エッジでラッチするため、２９７ＭＨｚの半周期である１.６８ｎｓの期間のデータをラッチする必要があり、実質は５９４ＭＨｚのデータのタイミングが液晶表示装置内で必要となり、設計レイアウト等が厳しいことが考えられる。

そこで、本実施の形態では、入力データレートを上げないようにするために入力端子を増加することを考える。図４は、本発明になる液晶表示装置における画像入力部の一実施の形態のブロック図を示す。同図において、画像入力部１７０は、各々１０ビットの４つの画像データＤ１〜Ｄ４毎にそれぞれ４相化して１６相シフトレジスタに入力する構成である。すなわち、４相化回路１７１、１７２、１７３、１７４は、それぞれシリアルに入力される画像データＤ１、Ｄ２、Ｄ３、Ｄ４をラッチしてから直並列変換して４相化し、各々１０ビットの画像データ４つを並列に出力し、４相シフトレジスタ１７５、１７６、１７７、１７８に供給する。

４つの４相シフトレジスタ１７５〜１７８は全体として１６相シフトレジスタを構成しており、入力された各４０ビットの画像データをシフトする。これにより、８倍速でも従来の構造で４倍速を行う場合の入力データレート１４８.５ＭＨｚ、シフトレジスタデータレート３７.１２５ＭＨｚを実現することができ、データレートを上げずに８倍速という高速動作に対応できる。

なお、１ラインの奇数番目の画像データはＤ１，Ｄ３等の隣接する２つの画像データを一組として各組単位で、シフトレジスタ１７５及び１７７からなる８相シフトレジスタに供給されてシフトされる。この８相シフトレジスタは図１の８相シフトレジスタ及びコンパレータ１０１中の８相シフトレジスタである。一方、１ラインの偶数番目の画像データはＤ２，Ｄ４等の隣接する２つの画像データを一組として各組単位で、シフトレジスタ１７６及び１７８からなる８相シフトレジスタに供給されてシフトされる。この８相シフトレジスタは図１の８相シフトレジスタ及びコンパレータ１０２中の８相シフトレジスタである。

なお、図４に示すように画像入力部１７０は入力端子数が４倍速時の２０ピンの２倍の４０ピンに増加しており、この入力端子数の増加を単純に行うとチップ面積が増加し、配線面積の増加等も考えられ、スピード、タイミングの点で設計が難しくなる可能性がある。

そこで、本実施の形態では入力端子数増加に関してはパッドの配置を市松状にするなどして、面積の増加を抑えている。また、上述したように、本実施の形態では、１６相シフトレジスタをそれぞれ２つの８相シフトレジスタに分けて図１に１０１、１０２で示したように画素部の上下に配置することで、配線を効率良くできるようにしている。

次に、もう一つの動作スピードの課題としてＤＡＣを構成するコンパレータ及びビデオスイッチの動作が問題となる。コンパレータは、前述した８相シフトレジスタ及びコンパレータ１０１内のコンパレータと、８相シフトレジスタ及びコンパレータ１０２内のコンパレータである。それらのコンパレータは、８相シフトレジスタにより展開されて出力される８相の画像データが１ライン分ラッチされた後出力される画像データの画素値と、図１では図示を省略したカウンタからのカウント値とを比較する。このカウンタはカウンタクロックをカウントし、例えば最小階調値から最大階調値まで１水平走査期間（１Ｈ）内で一定期間毎に段階的に所定階調ずつ値が変化するカウンタ値を基準階調データとして出力する。

上記のコンパレータは１ラインの画像データの画素値と基準階調データの階調値とが一致した時に一致パルスを出力してビデオスイッチをオフとし、その時点の正極性用ランプ信号ＲＡＭＰ+と負極性用ランプ信号ＲＡＭＰ-とをサンプリングしてデータ線Ｄi+、Ｄi-に出力させる。

上記の正極性用ランプ信号ＲＡＭＰ+は、１Ｈ周期で映像の最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に上昇する周期的な掃引信号である。一方、上記の負極性用ランプ信号ＲＡＭＰ-は正極性用ランプ信号ＲＡＭＰ+と所定の電位について反転関係にあり、かつ、１Ｈ周期で映像の最小階調値（黒レベル）から最大階調値（白レベル）までレベルが単調的に下降する周期的な掃引信号である。これらの正極性用ランプ信号ＲＡＭＰ+及び負極性用ランプ信号ＲＡＭＰ-は、入力画像データと互いに同期して発生される。

ここで、８倍速をフルハイビジョン画像の画像データで行う場合、ＤＡＣで用いられる正極性用ランプ信号及び負極性用ランプ信号それぞれの黒レベルから白レベルまでの期間は約１.６μｓである。この時間でカウンタが１０ビットの画像データの階調値をカウントできれば、１０ビットのＤＡＣが実現できる。しかし、このときのカウンタクロック周波数ＣＮＴＣＫは
ＣＮＴＣＫ＝１０２４／１.６μｓ＝６４０ＭＨｚ
と極めた高い周波数となる。この周波数でコンパレート動作を行い、比較結果が一致する場合にビデオスイッチをオフ動作させるのは非常に難しい。そこで、本実施の形態では、カウンタクロック周波数を下げて、なおかつ階調を上げることが可能な、以下説明する回路構成をＤＡＣに採用する。

図５は、本発明の液晶表示装置におけるＤＡＣの要部の一実施形態の回路構成を画素と共に示す。同図において、ＤＡＣは、図１の画素部のｉ列目（ｉ＝1,2,3,・・・,n）の画素１０７_i1〜１０７_imに接続されたi列組のデータ線Ｄi+及びＤi-のうち、正極性側のデータ線Ｄi+に接続された１カラム分のみ示されており、ランプ信号ドライブアンプ２０１、バッファ回路２０２、及びビデオスイッチＶＳＷi+からなる。

ランプ信号ドライブアンプ２０１の出力端子は、バッファ回路２０２内のバッファアンプ２０４の非反転入力端子に接続されている。バッファ回路２０２は、１０ビットの画像データの上位２ビットＤ９、Ｄ８の値に応じて、４種類の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のうちの１種類の基準電圧を選択するＲｅｆ.生成回路２０３と、上記のバッファアンプ２０４とからなる。

また、バッファアンプ２０４の出力端子は、ビデオスイッチＶＳＷi+を構成するＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１とＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ２の各ドレインに共通に接続されている。ＣＭＯＳアナログスイッチ構成のＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２は、各ソースがデータ線Ｄi+を介してｉ列目の画素１０７_1i〜１０７_miに接続されている。

バッファアンプ２０４はストリーキング等の画質低下を発生するランプ信号の変動を抑圧するために挿入されている。そのバッファアンプ２０４の反転入力端子に供給される基準電圧を、Ｒｅｆ.生成回路２０３により１０ビット画像データの上位２ビットＤ９、Ｄ８の値に応じて、４種類の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の中から１種類を選択することによりランプ信号（図５では、正極性用ランプ信号ＲＡＭＰ+）のカウント期間を短くすることが可能となる。

なお、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とは、１０ビット画像データの画素値と、カウンタ（図示せず）からの基準階調データとを比較するコンパレータ（図示せず）からの信号ＶＳＷＧＮとＶＳＷＧＰとが各ゲートに供給されて、スイッチング制御される。上記のコンパレータは画素値と基準階調データとが一致した時、ＮＭＯＳトランジスタＴｒ１のゲートの入力信号ＶＳＷＧＮをローレベルとし、かつ、ＰＭＯＳトランジスタＴｒ２のゲートの入力信号ＶＳＷＧＰをハイレベルとすることで、それらをオフとする（つまり、ビデオスイッチＶＳＷi+をオフとする）。

図６（Ａ）は、バッファ回路２０２の一例の回路図、同図（Ｂ）は同図（Ａ）中のスイッチ素子ＳＷ１〜ＳＷ４をスイッチング制御するスイッチング制御信号発生回路の一例の回路図を示す。図６（Ａ）において、電圧Ｖ１〜Ｖ４が別々に供給される並列接続された４つのスイッチ素子ＳＷ１〜ＳＷ４は、同図（Ｂ）に示すスイッチング制御信号発生回路と共に図５のＲｅｆ.生成回路２０３を構成しており、また、オペアンプ２１０と帰還抵抗Ｒｆと入力抵抗Ｒｉとは、図５のバッファアンプ２０４を構成している。スイッチ素子ＳＷ１〜ＳＷ４の共通接続点は入力抵抗Ｒｉを介してオペアンプ２１０の反転入力端子に接続され、また非反転入力端子にランプ信号が入力される。

スイッチ素子ＳＷ１〜ＳＷ４をスイッチング制御するスイッチング制御信号発生回路は、図６（Ｂ）に示すように、１０ビット画像データの上位２ビットの画素データＤ９、Ｄ８が供給される２入力ＮＯＲ回路２１３と、画素データＤ９とインバータ２１２により極性反転された画素データＤ８とが供給される２入力ＮＯＲ回路２１４と、画素データＤ８とインバータ２１１により極性反転された画素データＤ９とが供給される２入力ＮＯＲ回路２１５と、インバータ２１１により極性反転された画素データＤ９とインバータ２１２により極性反転された画素データＤ８とが供給される２入力ＮＯＲ回路２１６とからなる。これにより、上位２ビットの画素データＤ９及びＤ８の値に応じて、２入力ＮＯＲ回路２１３〜２１６のうちどれか一つのＮＯＲ回路のみより論理値“１”のスイッチング信号が出力される。

図６（Ａ）に示す電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４は、図５において外部から入力される４種類の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４である。図６（Ｂ）に示したスイッチング制御信号発生回路により生成されたスイッチング制御信号により、画像データの上位２ビットＤ９及びＤ８の値に応じて４つのスイッチ素子ＳＷ１〜ＳＷ４の内の一つのみをオンに切り替えることにより、オペアンプ２１０から図７（Ａ）にＩ〜IVで示す正極性用ランプ信号のうち上位２ビットＤ９及びＤ８の値に応じた一つの正極性用ランプ信号のみが出力される。

上記の動作について更に説明する。オペアンプ２１０の出力電圧Ｖoutは、スイッチ素子ＳＷ１〜ＳＷ４のうちスイッチ素子を切り替えた時に以下のような電圧となる。

Ｖout＝Ｖin−Ｖref （１）
ただし、上式中、Ｖinは、オペアンプ２１０の非反転入力端子に供給されるランプ信号電圧、Ｖrefはスイッチ素子ＳＷ１〜ＳＷ４のうちオンとされた一つのスイッチ素子を通してオペアンプ２１０の反転入力端子に接続された抵抗Ｒiに印加される基準電圧である。

よって、例えば、１０ビットの画像データの画素値（階調値）を検出するためのカウント値が最小値から最大値まで変化する時間（図７（Ａ）のｔ×４）で、そのカウント値に同期してレベル変化するランプ信号が０Ｖから４Ｖへと変化する場合、上記の時間が１／４となる時間ｔで傾きが０Ｖから４Ｖへ変化する場合と同じ、０Ｖから１Ｖへ変化するランプ信号を用いて、ＤＡＣ出力を得る場合は上記の電圧Ｖ１〜Ｖ４は次式のように設定すればよい。

Ｖ１＝０（Ｄ９＝０，Ｄ８＝０）の場合
Ｖout＝Ｖin （２）
Ｖ２＝−１Ｖ（Ｄ９＝０，Ｄ８＝１）の場合
Ｖout＝Ｖin＋１Ｖ（３）
Ｖ３＝−２Ｖ（Ｄ９＝１，Ｄ８＝０）の場合
Ｖout＝Ｖin＋２Ｖ（４）
Ｖ４＝−３Ｖ（Ｄ９＝１，Ｄ８＝１）の場合
Ｖout＝Ｖin＋３Ｖ（５）
このＶref１〜Ｖref４（Ｖ１〜Ｖ４）の電圧を調整することにより、ＤＡＣの出力電圧は単調増加性を確保することもできる。バッファ回路２０２は、上記の（２）式〜（５）式で表される４種類の出力電圧Ｖoutのうち、１０ビット画像データの上位２ビットに応じた１種類の出力電圧Ｖoutを正極性用ランプ信号としてビデオスイッチＶＳＷi+に供給する。なお、正極性用ランプ信号は、図７にｔで示す期間のみ出力される。

このように、本実施の形態では、高速動作を実現するために、図５及び図６に示したように、１０ビット画像データの上位２ビットを用いて、ＤＣオフセットをランプ信号に付加する回路構成とすることで、画像データのビット数を減らさずにカウント数を減らして高速動作に対応することができる。

なお、図５及び図６では図７（Ａ）に示す正極性用ランプ信号について説明したが、負極性用ランプ信号についても同様の構成により４種類の出力電圧Ｖoutのうち、１０ビット画像データの上位２ビットに応じた１種類の出力電圧Ｖoutを負極性側のビデオスイッチに供給する。この場合、負極性ランプ信号は、図７（Ｂ）にV〜VIIIで示す４種類のランプ信号の中から１０ビット画像データの上位２ビットＤ９及びＤ８の値に応じて１種類のランプ信号が選択されて負極性側のビデオスイッチに供給される。なお、図７（Ｂ）のＶ１、Ｖ２、Ｖ３、Ｖ４は、図７（Ａ）のＶ４、Ｖ３、Ｖ２、Ｖ１に対応する。

また、本実施の形態ではデータ線（カラム）毎に基準電圧調整用のＤＡＣを用意しているため、オペアンプ２１０のオフセットを抑圧することもできる。なお、基準電圧を切り替えるために画像データの上位ビットを用いているが、画像データの下位ビットを用いるようにしてもよい。

図８は、図１中の８相シフトレジスタ及びコンパレータと水平駆動回路の一実施形態のブロック図を示す。図８において、図１と同一構成部分には同一符号を付してある。図１中の８相シフトレジスタ及びコンパレータ１０１及び１０２は同一構成であり、また水平駆動回路１０３及び１０４も同一構成であり、図８はそのうち８相シフトレジスタ及びコンパレータ１０１と水平駆動回路１０３を画素群と共に代表して示している。

図８において、８相シフトレジスタ１２１は、８相シフトレジスタ及びコンパレータ１０１中の８相シフトレジスタである。この８相シフトレジスタ１２１は、１フレームの右目用画像データ及び１フレームの左目用画像データとの間に黒レベルの画像データが挿入された入力画像データ中の１ラインの奇数番目の画像データが２つの画像データずつ８相の８０ビット並列画像データとされて入力され、１ライン分を展開してからラッチ回路１２２₁〜１２２_n-1に供給して一時保持する。

コンパレータ１２３₁、１２３₃、・・・、１２３_n-1は、８相シフトレジスタ及びコンパレータ１０１中のコンパレータであり、これらは奇数番目の組のデータ線（列信号線）に対応して各列毎にｎ／２個設けられている。これらのコンパレータは前記カウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のラッチ回路１２２₁〜１２２_n-1により保持された左目用画像データ、右目用画像データあるいは黒レベルのデータが１ラインの奇数番目の画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１０３内のビデオスイッチ（ＶＳＷ）１２５_1a及び１２５_1b、１２５_3a及び１２５_3b、・・・１２５_n-1a及び１２５_n-1bのうち、対応して設けられた組の正極性用ビデオスイッチと負極性用ビデオスイッチに供給して、それらをオフに制御する。

なお、図８に示すｎ／２組の正極性用ビデオスイッチ及び負極性用ビデオスイッチと、水平駆動回路１０４内の残りのｎ／２組の正極性用ビデオスイッチ及び負極性用ビデオスイッチと、上記と同様に水平走査期間の始めでｎ組全て同時にオンとされ、シフトレジスタ及びコンパレータ１０１、１０２内の対応して設けられたコンパレータから一致パルスが供給されたときに、一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチとが同時にオフとされる構成である。

また、図８において、バッファ回路１２４_1a〜１２４_n-1aは図５に示したバッファ回路２０２と同じ構成であり、ドライブアンプ１２６を通して入力される正極性用ランプ信号ＲＡＭＰ+を、前述したように画像データ（あるいは黒レベルのデータ；以下同じ）の上位２ビットＤ９，Ｄ８の値に応じてＤＣオフセットを付加して対応して設けられたビデオスイッチ１２５_1a〜１２５_n-1aに供給する。一方、バッファ回路１２４1b〜１２４n-1bは図５に示したバッファ回路２０２と同じ構成であり、ドライブアンプ１２７を通して入力される負極性用ランプ信号ＲＡＭＰ-を、前述したように画像データの上位２ビットＤ９，Ｄ８の値に応じてＤＣオフセットを付加して対応して設けられたビデオスイッチ１２５_1b〜１２５_n-1bに供給する。

従って、図８において、ｎ／２個の正極性用ビデオスイッチ１２５_1a〜１２５_n-1aと、ｎ／２個の負極性用ビデオスイッチ１２５_1b〜125_n-1bとは、画素単位で設けられた前記コンパレータから一致パルスが供給された時にその一致パルスが供給された組の正極性用ビデオスイッチと負極性用ビデオスイッチのみがオフとされ、バッファ回路１２４_1a〜１２４_n-1bうち、オフとされた組の正極性用ビデオスイッチと負極性用ビデオスイッチに接続されたバッファ回路からそのオフ時点の画素の階調値に対応し、かつ、画像データの上位２ビットの値に応じてＤＣオフセットが付加されたランプ信号の値を、オフとされた組の正極性用ビデオスイッチと負極性用ビデオスイッチに接続されたデータ線（列信号線）Ｄk+、Ｄk-に保持する。従って、データ線（列信号線）Ｄk+とＤk-には、画像データのＤＡ変換された画素値が保持され、更にそのＤＡ変換された画素値がデータ線Ｄk+とＤk-に接続された列の画素に保持されることになる。

このように、本実施の形態の液晶表示装置１００によれば、液晶表示素子の動作を４倍速から８倍速にすることができて、なおかつ内部の動作周波数を上げる必要がない。また、回路の増加による消費電力の増加はあるが、周波数上昇による消費電力の増加を抑えることができる。また、本実施の形態の液晶表示装置１００によれば、画素に対して図２（Ｂ）に示した書き込み動作と読み出し動作を行うので、３Ｄ表示での黒挿入期間を４倍速の時より短くでき、よって従来の３Ｄ表示よりも表示を明るくでき、更に水平駆動回路の動作スピードの上限を使うことで８倍速以上の動作も可能である。更に、本実施の形態の液晶表示装置１００によれば、ＤＡＣの基準電圧を増やす事により、１０ビット以上のビット数にＤＡＣを変更しても、変換時間を一定にすることが可能であり、カウンタクロック周波数を逆に下げることも可能である。また、データ線（列信号線）毎に基準電圧調整用のＤＡＣを用意することでバッファ回路内のオペアンプのオフセットを抑圧する事も可能である。

図９は、図６（Ａ）に示したバッファ回路２０２の実施例１の具体的回路図を示す。図９において、トランジスタＴＲ１,ＴＲ２,ＴＲ３,ＴＲ４,ＴＲ５,ＴＲ６,ＴＲ７,ＴＲ８は、基準電圧を選択する図６スイッチ素子ＳＷ１〜ＳＷ４を構成しており、それぞれ画像データの上位２ビットをデコードして生成した信号Ｓ１とＳ１Ｂ、Ｓ２とＳ２Ｂ、Ｓ３とＳ３Ｂ、Ｓ４とＳ４ＢによりＶ１,Ｖ２,Ｖ３,Ｖ４のどれか１電圧を抵抗Ｒ１に出力する。

この選択は水平駆動回路１０３、１０４のシフトレジスタに画像データが１Ｈ分シフトされて、ラッチ回路にそのデータがラッチされた時点で確定する。図６（Ｂ）に示したデコード回路で例えば１０ビットのＤＡＣの場合の選択信号を生成する。図１０は、デコード回路によりデコードされる信号Ｓ１〜Ｓ４Ｂと画像データの上位２ビットＤ９及びＤ８との関係を示す。

また、図９において、ＴＲ１０,ＴＲ１１,ＴＲ９,ＴＲ１２,ＴＲ１３,ＴＲ１４,ＴＲ１５,ＴＲ１６,ＴＲ１７,容量Ｃ１は図６（Ａ）のオペアンプ２１０を構成し、抵抗Ｒ１（前記Ｒｉに相当）,Ｒ２（前記Ｒｆに相当）とともに反転増幅器を構成する。この反転増幅器の出力電圧Ｖoutは、入力電圧をＶIN、基準電圧をＶrefとすると以下の通りとなる。

Ｖout＝（Ｒ２／Ｒ１）×（ＶIN−Ｖref）（６）
Vref ：選択回路にてＶ１,Ｖ２,Ｖ３,Ｖ４のどれかが選択される。

Ｖ１,Ｖ２,Ｖ３,Ｖ４を適当な電圧とする事により（２）式〜（５）式で表される出力電圧がＤＡＣから出力される。

１００液晶表示装置
１０１、１０２８相シフトレジスタ及びコンパレータ
１０３、１０４水平駆動回路
１０５、１０６垂直駆動回路
１０７₁₁〜１０７_mn 画素
１２６、１２７、２０１ランプ信号ドライブアンプ
１２１８相シフトレジスタ
１２３1〜１２３n-1 コンパレータ
１２４_1a〜１２４_n-1a、１２４_1b〜１２４_n-1b、２０２バッファ回路
１２５_1a〜１２５_n-1a、１２５_1b〜１２５_n-1b、ＶＳＷi+ ビデオスイッチ（ＶＳＷ）
１７０画像入力部
１７１〜１７４４相化回路
１７５〜１７８４相シフトレジスタ
２０３Ｒｅｆ.生成回路
２０４バッファアンプ
２１０オペアンプ
ＲＡＭＰ+ 正極性用ランプ信号
ＲＡＭＰ- 負極性用ランプ信号
Ｇ1〜Ｇm ゲート線（行走査線）
Ｄ1+〜Ｄn+、Ｄ1-〜Ｄn- データ線（列信号線）

Claims

複数のデータ線と複数のゲート線とが交差する各交差部に、液晶表示素子を備えた画素が複数配列された画素部と、
前記複数のゲート線を順次選択する垂直方向駆動手段と、
各々１フレーム分の右目用画像データと左目用画像データとの間に黒レベルのデータが挿入された入力画像データを、Ｎ相（Ｎは５以上の自然数）に直並列変換してＮ相画像データを並列に出力する画像入力手段と、
前記Ｎ相画像データを１ラインの各画素分シフトしてラッチするラッチ手段と、
前記複数のデータ線に対応して設けられており、オフに制御された時点の入力信号の値を、接続された前記データ線を介して前記画素内の保持容量部にサンプリング保持させる複数のビデオスイッチと、
前記ラッチ手段によりラッチされた１ライン分の各画素の前記画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、前記１水平走査期間の最初に前記複数のビデオスイッチを同時にオンに制御した後、前記画像データと前記カウント値との比較結果が一致を示す画素に対応した前記ビデオスイッチをオフに制御する比較手段と、
前記複数のゲート線に対応して画素単位に設けられており、最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号に対して、前記ラッチ手段によりラッチされた１ライン分の各画素の前記画像データの上位又は下位の所定ビット数の値に応じたＤＣオフセットを付加し、その付加後のランプ信号を前記ビデオスイッチに前記入力信号として供給するバッファ手段と
を有することを特徴とする液晶表示装置。
各々１フレーム分の右目用画像データと左目用画像データとの間に黒レベルのデータが挿入された入力画像データを、Ｎ相（Ｎは５以上の自然数）に直並列変換してＮ相画像データを並列に出力する画像入力ステップと、
前記Ｎ相画像データを１ラインの各画素分シフトしてラッチするラッチステップと、
前記ラッチステップによりラッチされた１ライン分の各画素の前記画像データと、１水平走査期間内で最小の階調値から最大の階調値まで順次変化するカウント値とを画素単位で比較し、前記１水平走査期間の最初に前記複数のビデオスイッチを同時にオンに制御した後、前記画像データと前記カウント値との比較結果が一致を示す画素に対応した前記ビデオスイッチをオフに制御するビデオスイッチ制御ステップと、
複数のデータ線と複数のゲート線とが交差する各交差部に、液晶表示素子を備えた画素が複数配列された画素部を構成する前記複数の画素を行単位で、かつ、１水平走査期間毎に順次選択する垂直方向駆動ステップと、
最小の階調値のレベル及び最大の階調値のレベルの一方から他方へ１水平走査期間内でレベルが単調的に変化する周期的な掃引信号であるランプ信号に対して、前記ラッチステップによりラッチされた１ライン分の各画素の前記画像データの上位又は下位の所定ビット数の値に応じたＤＣオフセットを付加し、その付加後のランプ信号を前記画素単位に設けられた前記ビデオスイッチに供給するランプ信号供給ステップと、
前記垂直方向駆動ステップにより選択された複数の画素のうち、前記ビデオスイッチ制御ステップによりオフに制御された時点の前記ランプ信号供給ステップにより供給されるランプ信号の値を、オフに制御された前記ビデオスイッチに接続された前記データ線を介して接続された前記画素に供給してサンプリング保持させる書き込みステップと、
前記書き込みステップによる書き込み期間に続いて、前記画素の書き込み値が前記右目用又は左目用画像データに関する値であるときはその書き込み値を所定期間読み出し、前記画素の書き込み値が前記黒レベルのデータに関する値であるときは、その書き込み値を前記所定期間より短い期間読み出す読み出しステップと
を含むことを特徴とする液晶表示装置の駆動方法。