JP2012037500A - 負荷装置 - Google Patents

Abstract

【課題】ダイオードに近似した所望の負荷条件を実現できる負荷装置を提供する。
【解決手段】定電圧負荷として動作する電子負荷部２を設けることによって、温度や素子の特性ばらつきなどの影響を受けることなく、所望の設定電圧Ｖｓｅｔで負荷電流が立ち上がるＬＥＤに近似した負荷特性を実現できる。また、設定電圧Ｖｓｅｔに充電されたキャパシタＣ１を電子負荷部２と並列に接続し、このキャパシタＣ１にダイオードＤ１を介してＬＥＤドライバ５を接続することにより、負荷端子Ｔ１，Ｔ２に過大なオーバーシュート電圧が発生することを防止できる。
【選択図】図１

Description

本発明は、負荷電流を制御する負荷装置に係り、特に、ダイオード駆動回路の負荷としてダイオードの代わりに用いられる負荷装置に関するものである。

近年、発光ダイオード（以下、「ＬＥＤ」と記す）の性能が著しく向上しており、発光波長が短く輝度の高いＬＥＤが比較的低コストで製造されるようになってきている。そのため、従来は放電灯などがカバーしていた光源の分野（液晶ディスプレイのバックライトなど）においても、ＬＥＤが広く利用されるようになってきている。

液晶バックライト等に搭載されるＬＥＤの駆動回路を検査する場合、駆動回路を実際に動作させてその性能を調べるため、駆動回路の出力に負荷を接続する必要がある。従来、スイッチングコンバータ等の検査に用いる負荷としては、トランジスタを用いて負荷インピーダンスを電子的に調節できるように構成された電子負荷装置が広く利用されている（特許文献１〜５参照）。

特開２００２−０９０４０４号公報 特開２００２−０９１５７７号公報 特許３４７０２９６号公報明細書 特許３４７７６１９号公報明細書 特許４１４６４４２号公報明細書

ＬＥＤの駆動回路を検査する際の負荷として実使用と同じ型式のＬＥＤを用いれば、実動作に近い状態で駆動回路を検査できると考えられる。しかしながら、実際の生産の現場において実使用と同じ型式のＬＥＤを用意することは難しい場合が多く、現実的ではない。また図２３に示すように、ＬＥＤはある順電圧において急激に電流値が大きくなる特性を持っており、上記の順電圧が温度や個体差によって変動する。ＬＥＤを負荷として用いた場合、こうした特性の変動を正確に再現できないため、定量的なデータを取得するのが非常に困難である。

そこで、ＬＥＤの代わりに抵抗素子を用いる方法も考えられる。しかしながら、図２４に示すように、抵抗素子の電圧−電流特性はＬＥＤと大きく異なっている。特に抵抗素子の場合、ゼロボルト付近から電圧に比例して電流が流れるため、駆動回路の起動やターンオンに影響を与えてしまい、条件によっては駆動回路が動作できない場合もある。

他方、ＬＥＤの代わりとして、従来の電子負荷装置の定電圧モードを利用することも考えられる。一般に定電圧モードでは、入力される電圧が設定値に達しない範囲において電流が流れず、設定値より高くなると電流が急激に大きくなって設定値に近づくように負荷インピーダンスが制御される。ＬＥＤの電流が流れはじめる順電圧付近に定電圧モードの電圧を設定すれば、ある程度ＬＥＤの特性に近い負荷を実現できる。

しかしながら、従来の電子負荷装置の定電圧モードは、発振や過電流等の問題を生じないように動作周波数帯域が比較的低く設定されており、例えば数１００Ｈｚ以上のパルス電圧に追従できないため、ＬＥＤをＰＷＭ駆動する駆動回路等の検査に用いることができない。
また、通常の定電圧モードでは、電圧の立ち上がりに応じて遅れなく負荷電流を立ち上げるのが難しい。負荷電流の立ち上がりが遅れると、負荷端子にはオーバーシュート電圧が少なからず発生する。過大なオーバーシュート電圧によって駆動回路の過電圧保護回路が動作してしまうと、目的の検査を行うことができなくなるとともに、場合によっては回路の性能を劣化させる要因になる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、ダイオードに近似した所望の負荷条件を実現できる負荷装置を提供することにある。

本発明の第１の観点は、印加電圧に応じて流れる負荷電流を制御する負荷装置に関するものであり、この負荷装置は、前記印加電圧を入力する一対の負荷端子と、前記一対の負荷端子に接続されたキャパシタと、前記一対の負荷端子と前記キャパシタとの間の電流経路に設けられた整流素子と、前記キャパシタの電圧が前記第１の電圧となるように前記キャパシタを充電する充電回路と、前記キャパシタに並列に接続され、前記キャパシタの電圧が前記第１の電圧より低い場合、前記キャパシタの放電電流をゼロとし、前記キャパシタの電圧が前記第１の電圧より高い場合、前記キャパシタの電圧が前記第１の電圧へ近付くように前記キャパシタの放電電流を制御する電子負荷部とを有する。

好適に、前記電子負荷部は、前記キャパシタの電圧と前記第１の電圧との差に応じて前記キャパシタの放電電流を変化させる。

本発明の第２の観点は、印加電圧に応じて流れる負荷電流を制御する負荷装置に関するものであり、この負荷装置は、前記印加電圧を入力する一対の負荷端子と、前記一対の負荷端子に接続されたキャパシタと、前記一対の負荷端子と前記キャパシタとの間の電流経路に設けられた整流素子と、前記キャパシタの電圧が前記第１の電圧となるように前記キャパシタを充電する充電回路と、前記キャパシタと並列に接続され、インピーダンスの調節が可能な半導体素子と、前記印加電圧が第１の電圧より低いとき、前記負荷電流がゼロになるように前記半導体素子のインピーダンスを制御し、前記印加電圧が前記第１の電圧を超えて上昇すると、前記印加電圧と前記第１の電圧との差が増大するにつれて前記負荷電流が増大するように前記半導体素子のインピーダンスを制御する制御部とを有する。

好適に、上記負荷装置は、前記整流素子の電流経路に直列に設けられた負荷抵抗を有する。

本発明によれば、ダイオードに近似した所望の負荷条件を実現できる。

第１の実施形態に係る負荷装置の構成の一例を示す図である。 図１に示す負荷装置における電子負荷部の構成の一例を示す図である。 図１に示す負荷装置の電圧−電流特性を説明するための図である。 負荷電流の立ち上がりの遅延により生じる負荷端子電圧のオーバーシュートを説明するための図である。 第２の実施形態に係る負荷装置の構成の一例を示す図である。 図５に示す負荷装置の電圧−電流特性を説明するための図である。 第３の実施形態に係る負荷装置の構成の一例を示す図である。 図７に示す負荷装置の電圧−電流特性を説明するための図である。 第３の実施形態に係る負荷装置の一変形例を示す図である。 第４の実施形態に係る負荷装置の構成例を示す図である。 図１０に示す負荷装置における可変ゲインアンプの第１の構成例を示す図である。 図１０に示す負荷装置における可変ゲインアンプの第２の構成例を示す図である。 図１０に示す負荷装置の電圧−電流特性を説明するための図である。 第５の実施形態に係る負荷装置の構成の一例を示す図である。 第６の実施形態に係る負荷装置の構成の一例を示す図である。 図１５に示す負荷装置の電圧−電流特性を説明するための図である。 第７の実施形態に係る負荷装置の構成の一例を示す図である。 関数回路の構成の一例を示す図である。 図１７に示す負荷装置の電圧−電流特性を説明するための図である。 第７の実施形態に係る負荷装置の一変形例を示す図である。 負荷電流を制御する半導体素子としてバイポーラトランジスタを用いた場合の電圧・電流波形のシミュレーション結果を例示する図である。 負荷電流を制御する半導体素子としてＭＯＳＦＥＴを用いた場合の電圧・電流波形のシミュレーション結果を例示する図である。 ＬＥＤの電圧−電流特性を説明するための図である。 抵抗素子とＬＥＤの電圧−電流特性の違いを説明するための図である。

＜第１の実施形態＞
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態に係る負荷装置の構成の一例を示す図である。
図１に示す負荷装置１は、ＬＥＤドライバ５の出力に接続される一対の負荷端子Ｔ１，Ｔ２と、ダイオードＤ１と、キャパシタＣ１と、電子負荷部２と、充電部３を有する。
ダイオードＤ１は、本発明における整流素子の一例である。
キャパシタＣ１は、本発明におけるキャパシタの一例である。
充電部３は、本発明における充電回路の一例である。

負荷端子Ｔ１はＬＥＤドライバ５の正出力端子に接続され、負荷端子Ｔ２はＬＥＤドライバ５の負出力端子に接続される。また、負荷端子Ｔ２は、負荷装置１のグランド（基準電位）に接続される。

キャパシタＣ１は、負荷端子Ｔ１，Ｔ２の間に接続される。
ダイオードＤ１は、キャパシタＣ１の一方の端子と負荷端子Ｔ１との間の電流経路に設けられる。ダイオードＤ１のアノードが負荷端子Ｔ１に接続され、ダイオードＤ１のカソードがキャパシタＣ１に接続される。

充電部３は、キャパシタＣ１の電圧Ｖｃ１が予め設定した電圧（設定電圧Ｖｓｅｔ）になるようにキャパシタＣ１を充電する。充電部３は、キャパシタＣ１のダイオードＤ１側の端子が正極性、グランド側の端子が負極性となるようにキャパシタＣ１を充電する。

電子負荷部２は、キャパシタＣ１に並列に接続された負荷であり、キャパシタＣ１の電荷を放電する。キャパシタＣ１の電圧Ｖｃ１が上述した設定電圧Ｖｓｅｔより低い場合、電子負荷部２はキャパシタＣ１の放電電流をゼロに設定する。一方、キャパシタＣ１の電圧Ｖｃ１が設定電圧Ｖｓｅｔより高い場合、電子負荷部２はその電圧差（Ｖｃ１−Ｖｓｅｔ）に応じて放電電流を変化させる。すなわち、電子負荷部２は、キャパシタＣ１の電圧Ｖｃ１が設定電圧Ｖｓｅｔ付近となるように放電電流を制御する。

図２は、図１に示す負荷装置における電子負荷部２の構成の一例を示す図である。電子負荷部２は、例えば図２に示すように、ｎｐｎ型のバイポーラトランジスタＱ１と、誤差増幅部１０と、電圧検出部２０を有する。
バイポーラトランジスタＱ１は、本発明における半導体素子の一例である。
誤差増幅部１０及び電圧検出部２０を含む回路は、本発明における制御部の一例である。

バイポーラトランジスタＱ１は、キャパシタＣ１と並列に接続される。バイポーラトランジスタＱ１のコレクタがキャパシタＣ１の正側の端子（ダイオードＤ１側の端子）に接続され、バイポーラトランジスタＱ１のエミッタがグランドに接続される。

電圧検出部２０は、キャパシタＣ１の電圧Ｖｃ１を検出する。
電圧検出部２０は、例えば図２に示すような反転型の増幅器であり、演算増幅器（以下、「オペアンプ」と記す）ＯＰ２と抵抗Ｒ２１，Ｒ２２を含んで構成される。抵抗Ｒ２１の一方の端子がキャパシタＣ１の正側端子に接続され、抵抗Ｒ２１の他方の端子がオペアンプＯＰ２の逆相入力に接続される。抵抗Ｒ２２の一方の端子がオペアンプＯＰ２の逆相入力に接続され、抵抗Ｒ２２の他方の端子がオペアンプＯＰ２の出力に接続される。オペアンプＯＰ２の正相入力がグランドに接続される。オペアンプＯＰ２の出力電圧Ｖ２は、キャパシタＣ１の電圧に比例するとともに極性が反転した負の電圧となる。

電圧検出部２０の電圧Ｖ２は概ね次式により表される。

［数１］
Ｖ２＝−（Ｒ２２／Ｒ２１）・Ｖｃ１ …（１）

誤差増幅部１０は、電圧検出部２０によって検出されたキャパシタＣ１の電圧Ｖｃ１と上述したキャパシタＣ１の設定電圧Ｖｓｅｔとの差に応じた駆動信号をバイポーラトランジスタＱ１のベースに入力する。
誤差増幅部１０は、例えば図２に示すように、オペアンプＯＰ１と、抵抗Ｒ１１，Ｒ１２，Ｒ１３と、キャパシタＣｆ１とを有する。抵抗Ｒ１１の一方の端子に電圧検出部２０の電圧Ｖ２が入力され、抵抗Ｒ１１の他方の端子がオペアンプＯＰ１の逆相入力に接続される。抵抗Ｒ１２の一方の端子に電圧Ｖ１が入力され、抵抗Ｒ１２の他方の端子がオペアンプＯＰ１の逆相入力に接続される。オペアンプＯＰ１の正相入力がグランドに接続される。オペアンプＯＰ１の逆相入力と出力との間には、位相補償用のキャパシタＣｆ１が接続される。抵抗Ｒ１３は、オペアンプＯＰ１の出力とバイポーラトランジスタＱ１のベースとの間に接続される。

キャパシタＣｆ１のインピーダンスが十分に大きい低周波領域において、オペアンプＯＰ１の逆相入力と正相入力との電圧差がほぼゼロになるように負帰還制御が働くため、概ね次式が成立する。

［数２］
（Ｖ２／Ｒ１１）＋（Ｖ１／Ｒ１２）＝０ …（２）

式（２）に式（１）を代入して整理すると、キャパシタＣ１の電圧Ｖｃ１は次式で表される。

［数３］
Ｖｃ１＝（Ｒ１１／Ｒ１２）・（Ｒ２１／Ｒ２２）・Ｖ１ …（３）

この式（３）に示す値が、上述した設定電圧Ｖｓｅｔに対応する。
キャパシタＣ１の電圧Ｖｃ１が式（３）で示す設定電圧Ｖｓｅｔより低い場合、オペアンプＯＰ１の出力が負電圧となってバイポーラトランジスタＱ１がオフし、キャパシタＣ１の放電電流がゼロになる。この場合、電子負荷部２による放電電流の負帰還制御は働かなくなる。
キャパシタＣ１の電圧Ｖｃ１が設定電圧Ｖｓｅｔより高くなると、電圧Ｖｃ１と設定電圧Ｖｓｅｔとの差に応じた信号が高ゲインのオペアンプＯＰ１により増幅されてバイポーラトランジスタＱ１のベースに入力されるため、バイポーラトランジスタＱ１のインピーダンスが小さくなり、放電電流が増大する。放電電流は、キャパシタＣ１の電圧Ｖｃ１が設定電圧Ｖｓｅｔへ近づくように負帰還制御される。電圧Ｖｃ１が設定電圧Ｖｓｅｔと等しくなると放電電流がゼロとなり、電圧Ｖｃ１の低下が止まる。電圧Ｖｃ１が設定電圧Ｖｓｅｔより低くなると、充電部３が動作してキャパシタＣ１が充電されるため、キャパシタＣ１の電圧Ｖｃ１は設定電圧Ｖｓｅｔに向かって上昇する。
このようにして、電子負荷部２は、キャパシタＣ１の電圧Ｖｃ１が設定電圧Ｖｓｅｔ付近になるようにキャパシタＣ１の放電電流を制御する。

ここで、上述した構成を有する負荷装置１の動作を説明する。
図３は、図１に示す負荷装置１の電圧−電流特性をダイオードと比較して説明するための図である。
図３に示すように、負荷装置１は、設定電圧Ｖｓｅｔ以上になると電流が急激に大きくなる定電圧負荷として動作する。この図３に示す負荷装置１の特性は、電子負荷部２の直流の特性とほぼ等しくなる。一方、電子負荷部２は、高周波域における動作の安定性を確保するため、位相補償用のキャパシタＣｆ１によって帰還系の高周波のループゲインを低下させている。そのため、ＬＥＤドライバ５の出力が急峻に立ち上がる場合、電子負荷部２の負荷電流（キャパシタＣ１の放電電流）はこの出力の立ち上がりに対して遅れて立ち上がる。

図４は、電子負荷部２における負荷電流の立ち上がりの遅延により生じる負荷端子電圧のオーバーシュートを説明するための図である。図４（Ａ）は、電子負荷部２をＬＥＤドライバ５に直接接続した場合における負荷端子電圧と負荷電流を示し、図４（Ｂ）は、キャパシタＣ１とダイオードＤ１を設けた負荷装置１における負荷端子電圧と負荷電流を示す。
上述したように、電子負荷部２は応答速度が遅いため、これをＬＥＤドライバ５に直接接続した場合、図４（Ａ）に示すようにＬＥＤドライバ５の出力が立ち上がった後しばらくの間、負荷電流の流れない期間が生じる。通常、ＬＥＤドライバはＬＥＤを定電流で駆動するため、負荷電流が流れない期間が生じると、図４（Ａ）に示すように負荷端子（Ｔ１，Ｔ２）の電圧Ｖｄにオーバーシュートが生じてしまう。

一方、図１に示す負荷装置１では、このような電子負荷部２の負荷電流の遅れを補うために、キャパシタＣ１とダイオードＤ１が設けられている。キャパシタＣ１が設定電圧Ｖｓｅｔまで充電されている状態でＬＥＤドライバ５の出力が立ち上がると、その電圧Ｖｄが「Ｖｓｅｔ＋Ｖｆ（ダイオードＤ１の順電圧）」を超えたところでダイオードＤ１がオンし、ＬＥＤドライバ５の電流がキャパシタＣ１に流れる。このとき、キャパシタＣ１の電圧Ｖｃ１はＬＥＤドライバ５の電流によって上昇するが、その上昇スピードはキャパシタＣ１の容量を適切に設定することで十分に遅くなる。電圧Ｖｃ１の上昇のスピードが遅くなるので、電子負荷部２の負荷電流が遅れて立ち上がるまでの負荷端子電圧Ｖｄのオーバーシュートを適切なレベルに抑制することができる。

以上説明したように、本実施形態によれば、定電圧負荷として動作する電子負荷部２を設けることによって、温度や素子の特性ばらつきなどの影響を受けることなく、所望の設定電圧Ｖｓｅｔで負荷電流が立ち上がるＬＥＤに近似した負荷特性を実現できる。また、設定電圧Ｖｓｅｔに充電されたキャパシタＣ１を電子負荷部２と並列に接続し、このキャパシタＣ１にダイオードＤ１を介してＬＥＤドライバ５を接続することにより、負荷端子Ｔ１，Ｔ２に過大なオーバーシュート電圧が発生することを防止できる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図５は、本発明の第２の実施形態に係る負荷装置１Ａの構成の一例を示す図である。
図５に示す負荷装置１Ａは、図１に示す負荷装置１と同様な構成を有するとともに、ダイオードＤ１の電流経路に対して直列に設けられた抵抗Ｒ１を有する。図５の例において、抵抗Ｒ１は、ダイオードＤ１のアノードと負荷端子Ｔ１との間の電流経路に設けられている。

上述したように、キャパシタＣ１の電圧Ｖｃ１は、充電部３の充電電流と電子負荷部２の放電電流とによって設定電圧Ｖｓｅｔ付近に維持される。そのため、ダイオードＤ１がオン状態にあるとき、抵抗Ｒ１には次式に示す電圧Ｖｒ１が印加される。

［数４］
Ｖｒ１＝Ｖｄ−（Ｖｓｅｔ＋Ｖｆ） …（４）

式（４）に示すように、抵抗Ｒ１には負荷端子電圧Ｖｄに比例した電圧Ｖｒ１が印加される。従って、ダイオードＤ１がオン状態のときに流れる負荷電流Ｉｄは、図６に示すように、負荷端子電圧Ｖｄに比例して増大する抵抗負荷の特性を示す。
一般に、ダイオードの電流は電圧に対して指数関数的に増大するので、定電圧の負荷特性（図３）に比べて抵抗負荷の特性（図６）の方がＬＥＤの特性をより適切に近似できる。すなわち、本実施形態によれば、ＬＥＤの特性により近い負荷を実現できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図７は、本発明の第３の実施形態に係る負荷装置１Ｂの構成の一例を示す図である。
図７に示す負荷装置１Ｂは、ＬＥＤドライバ５の出力に接続される一対の負荷端子Ｔ１，Ｔ２と、ｎｐｎ型のバイポーラトランジスタＱ１と、電流制御部３０と、電流設定信号生成部４０を有する。
バイポーラトランジスタＱ１は、本発明における半導体素子の一例である。
電流制御部３０は、本発明における電流制御部の一例である。
電流設定信号生成部４０は、本発明における電流設定信号生成部の一例である。

負荷端子Ｔ１はＬＥＤドライバ５の正出力端子に接続され、負荷端子Ｔ２はＬＥＤドライバ５の負出力端子に接続される。また、負荷端子Ｔ２は、負荷装置１のグランド（基準電位）に接続される。

バイポーラトランジスタＱ１は、負荷端子Ｔ１，Ｔ２に接続される。バイポーラトランジスタＱ１のコレクタが負荷端子Ｔ１に接続され、バイポーラトランジスタＱ１のエミッタが負荷端子Ｔ２（グランド）に接続される。

電流制御部３０は、入力される電流設定信号Ｖ５に応じた電流がバイポーラトランジスタＱ１に流れるようにバイポーラトランジスタＱ１のインピーダンスを制御する。
例えば電流制御部３０は、電流設定信号Ｖ５がゼロボルト以上の場合、バイポーラトランジスタＱ１の電流をゼロに維持し、電流設定信号Ｖ５が負の電圧の場合、電流設定信号Ｖ５の電圧に比例した電流がバイポーラトランジスタＱ１に流れるようにバイポーラトランジスタＱ１のインピーダンスを制御する。

電流制御部３０は、例えば図７に示すように、オペアンプＯＰ３と、抵抗Ｒ３１，Ｒ３２，Ｒ３３と、電流検出用のシャント抵抗Ｒｓとを有する。
オペアンプＯＰ３は、本発明における第２演算増幅回路の一例である。
シャント抵抗Ｒｓは、本発明における電流検出部の一例である。
抵抗Ｒ３１は、本発明における第４抵抗の一例である。
抵抗Ｒ３２は、本発明における第５抵抗の一例である。

シャント抵抗Ｒｓは、バイポーラトランジスタＱ１の電流経路に設けられる。図７の例において、シャント抵抗Ｒｓは、バイポーラトランジスタＱ１のエミッタとグラントとの間の電流経路に設けられる。シャント抵抗Ｒｓは、バイポーラトランジスタＱ１の電流に比例した電圧を電流検出信号として発生する。

抵抗Ｒ３１の一方の端子に電流設定信号Ｖ５が入力され、抵抗Ｒ３１の他方の端子がオペアンプＯＰ３のノードＮ２に接続される。抵抗Ｒ３２の一方の端子にシャント抵抗Ｒｓの電流検出信号が入力され、抵抗Ｒ３２の他方の端子がノードＮ２に接続される。

オペアンプＯＰ３の逆相入力がノードＮ２に接続され、その正相入力がグランドに接続される。オペアンプＯＰ３の出力端子が、抵抗Ｒ３３を介してバイポーラトランジスタＱ１のベースに接続される。オペアンプＯＰ３は、ノードＮ２とグランドとの電圧差を増幅する。

オペアンプＯＰ３の逆相入力と正相入力との電圧差がほぼゼロになるように負帰還制御が働く場合、概ね次式が成立する。

［数５］
（Ｉｄ・Ｒｓ）／Ｒ３２＋Ｖ５／Ｒ３１＝０
Ｉｄ＝−（１／Ｒｓ）・（Ｒ３２／Ｒ３１）・Ｖ５ …（５）

電流設定信号Ｖ５が正の電圧になる場合、式（５）においてバイポーラトランジスタＱ１の負荷電流Ｉｄは負になるが、実際にはバイポーラトランジスタＱ１に逆向きの電流は流れないので、負荷電流Ｉｄはゼロに維持される。この場合、オペアンプＯＰ３から負の電圧が出力されてバイポーラトランジスタＱ１がオフ状態となり、負帰還制御が働かなくなる。電流設定信号Ｖ５がゼロボルト以下の電圧になると、バイポーラトランジスタＱ１が導通して負帰還制御が働き、電流設定信号Ｖ５に比例した負荷電流Ｉｄが流れる。

電流設定信号生成部４０は、負荷端子Ｔ１，Ｔ２の電圧Ｖｄと設定電圧Ｖｓｅｔとの差に応じた電流設定信号Ｖ５を生成する。
例えば電流設定信号生成部４０は、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとの差に比例したレベルを有し、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低い場合には正の電圧、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより高い場合に負の電圧になるように電流設定信号Ｖ５を生成する。

電流設定信号生成部４０は、例えば図７に示すように、オペアンプＯＰ４と抵抗Ｒ４１，Ｒ４２，Ｒ４３を有する。
抵抗Ｒ４１の一方の端子に負荷の電圧Ｖｄが入力され、抵抗Ｒ４１の他方の端子がオペアンプＯＰ４の逆相入力に接続される。抵抗Ｒ４３の一方の端子に負の電圧Ｖ４が入力され、抵抗Ｒ４３の他方の端子がオペアンプＯＰ４の逆相入力に接続される。オペアンプの逆相入力とその出力との間に抵抗Ｒ４２が接続される。オペアンプＯＰ４の正相入力がグランドに接続される。オペアンプＯＰ４は、正相入力と逆相入力の電圧差を増幅する。

オペアンプＯＰ４のゲインが十分に大きい場合、オペアンプＯＰ４から出力される電流設定信号Ｖ５は概ね次式で表される。

［数６］
Ｖ５＝−（Ｒ４２／Ｒ４１）・｛Ｖｄ＋（Ｒ４１／Ｒ４３）・Ｖ４｝ …（６）

式（６）より、電圧Ｖｄが「−（Ｒ４１／Ｒ４３）・Ｖ４」と等しくなるとき電流設定信号Ｖ５がゼロになる。この電圧は、上述した設定電圧Ｖｓｅｔに対応する。すなわち、設定電圧Ｖｓｅｔは次式で表される。

［数７］
Ｖｓｅｔ＝−（Ｒ４１／Ｒ４３）・Ｖ４ …（７）

式（６）を設定電圧Ｖｓｅｔによって表すと次式のようになる。

［数８］
Ｖ５＝−（Ｒ４２／Ｒ４１）・（Ｖｄ−Ｖｓｅｔ） …（８）

式（８）から分かるように、電流設定信号Ｖ５は、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとの差を一定のゲイン「−（Ｒ４２／Ｒ４１）」で増幅した信号となっている。

ここで、上述した構成を有する図７に示す負荷装置１Ｂの動作を説明する。
まず、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ（＝−（Ｒ４１／Ｒ４３）・Ｖ４）と等しいかこれより低い場合、式（６）の関係から、電流設定信号Ｖ５がゼロ以上の正の電圧となる。すなわち、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔを超えた上昇分の電圧（Ｖｄ−Ｖｓｅｔ）がゼロ以下になると、式（８）で示される電流設定信号Ｖ５がゼロ以上の正の電圧となる。この場合、電流制御部３０においてオペアンプＯＰ３の出力が負の電圧となり、バイポーラトランジスタＱ１がオフ状態となるため、負荷電流Ｉｄはゼロになる。

他方、負荷端子電圧Ｖｄが設定Ｖｓｅｔより高くなると、式（６）の関係から、電流設定信号Ｖ５が負の電圧となる。すなわち、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔを超えた上昇分の電圧（Ｖｄ−Ｖｓｅｔ）がゼロより高い正の電圧になると、式（８）で示される電流設定信号Ｖ５がゼロより低い負の電圧となる。この場合は、電流制御部３０においてオペアンプＯＰ３の出力が正の電圧となり、バイポーラトランジスタＱ１が導通するため、負荷電流Ｉｄが電流設定信号Ｖ５に応じた値となるように負帰還制御が働く。このときの負荷電流Ｉｄは、式（８）を式（５）へ代入することにより、以下の式で表される。

［数９］
Ｉｄ＝（１／Ｒｓｅｔ）・（Ｖｄ−Ｖｓｅｔ） …（９）

式（９）において、「Ｒｓｅｔ」は次式で表される。

［数１０］
Ｒｓｅｔ＝Ｒｓ・（Ｒ３１／Ｒ３２）・（Ｒ４１／Ｒ４２） …（１０）

式（９），（１０）から分かるように、負荷端子電圧Ｖｄが設定Ｖｓｅｔより高いときに流れる負荷電流Ｉｄは、図８に示すように、負荷端子電圧Ｖｄと設定Ｖｓｅｔとの差に比例した定抵抗負荷の特性を示す。

以上説明したように、本実施形態に係る負荷装置１Ｂにおいては、先の実施形態において設けられていたキャパシタＣ１やダイオードＤ１が省略されており、バイポーラトランジスタＱ１によって負荷電流Ｉｄが直接制御される。
一般的に、ＬＥＤドライバはスイッチング回路で構成され、その出力にはスイッチングに起因する周波数(例えば数１００ｋＨｚ)のリップル電圧が含まれる。ＬＥＤドライバの性能を評価する際、このリップル電圧の測定が必要な場合がある。本実施形態によれば、例えば図７の構成においてオペアンプ等の周波数特性を広帯域にすることにより、リップル電圧に含まれる周波数帯域に渡って定抵抗設定値に等価な純抵抗負荷（Ｒｓｅｔ）が得られる。これにより、リップルに影響を与えることなく測定を行うことが可能となる。

また、本実施形態に係る負荷装置１Ｂでは、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低い場合、負荷電流ＩｄがほぼゼロになるようにバイポーラトランジスタＱ１がオフ状態に制御され、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより高くなると、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとの差に比例した負荷電流Ｉｄが流れるようにバイポーラトランジスタＱ１のインピーダンスが制御される。
すなわち、負荷装置１Ｂでは、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより高くなると、負荷電流Ｉｄが図８に示すような定抵抗負荷の特性を示すようにバイポーラトランジスタＱ１のインピーダンスが制御される。
従って、本実施形態に係る負荷装置１Ｂでは、僅かな電圧変化によって負荷電流が急峻に変化する定電圧特性の電子負荷部２（図２，図３）に比べてループゲインが低くなり、安定方向となる。

次に、本実施形態の変形例について説明する。
図９は、本実施形態の変形例に係る負荷装置１Ｃの構成を示す図である。
図９に示す負荷装置１Ｃは、図７に示す負荷装置１Ｂと同様の構成を有するとともに、電流制御部３０の抵抗Ｒ３２に並列接続された位相補償用のキャパシタＣｆ２と、抵抗Ｒ３１に並列に接続された位相補償用のキャパシタＣｆ３を有する。適切な値のキャパシタＣｆ２，Ｃｆ３を設けることによって、帰還制御系の周波数特性を改善することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

図１０は、第４の実施形態に係る負荷装置１Ｄの構成の一例を示す図である。
図１０に示す負荷装置１Ｄは、図７に示す負荷装置１Ｂにおける電流設定信号生成部４０を後述の電流設定生成部４０Ｄに置き換えたものであり、他の構成は図７に示す負荷装置１Ｂと同様である。

電流設定信号生成部４０Ｄは、図７における電流設定信号生成部４０と同様の構成を有する増幅回路（ＯＰ４，Ｒ４１〜Ｒ４３）と、その後段に設けられた可変ゲインアンプ５０を有する。
オペアンプＯＰ４及び抵抗Ｒ４１〜Ｒ４３を含む増幅回路は、本発明における第１増幅回路の一例である。
可変ゲインアンプ５０は、本発明における第２増幅回路の一例である。

増幅回路（ＯＰ４，Ｒ４１〜Ｒ４３）は、既に説明したように、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとの差を一定のゲインにより増幅し、その増幅結果（Ｖ５）を後段の可変ゲインアンプ５０に出力する。
可変ゲインアンプ５０は、増幅回路（ＯＰ４，Ｒ４１〜Ｒ４３）の出力信号（Ｖ５）をゲイン設定信号Ｓｄａｔに応じたゲインで増幅し、その増幅結果を電流設定信号Ｖ５'として電流制御部３０に出力する。

可変ゲインアンプ５０は種々の方式の回路を採用可能であるが、ここでは例として２つ回路方式について図１１，図１２を参照して説明する。

図１１は、可変ゲインアンプ５０の第１の構成例を示す図である。
図１１に示す可変ゲインアンプ５０は、抵抗ＲＡ１〜ＲＡｎ及び抵抗ＲＢ１〜ＲＢｎ＋１を有する抵抗ラダー回路５３と、スイッチ５１−１〜５１−ｎと、スイッチ制御回路５２と、抵抗Ｒ５１と、オペアンプＯＰ５１と、反転アンプ５４とを有する。
抵抗ＲＡ１〜ＲＡｎ及びＲＢｎ＋１は、本発明における第１抵抗の一例である。
抵抗ＲＢ１〜ＲＢｎは、本発明における第２抵抗の一例である。
抵抗ラダー回路５３は、本発明における抵抗ラダー回路の一例である。
スイッチ５１−１〜５１−ｎを含む回路は、本発明におけるスイッチ回路の一例である。
オペアンプ５１は、本発明における第１演算増幅回路の一例である。
抵抗Ｒ５１は、本発明における第３抵抗の一例である。

抵抗ＲＡ１，ＲＡ２，…ＲＡｎ，ＲＢｎ＋１は、この順番で直列に接続される。この直列回路の一方の端子（抵抗ＲＡ１側の端子）が増幅回路（ＯＰ４，Ｒ４１〜Ｒ４３）の出力（ノードＮ３）に接続され、直列回路の他方の端子（抵抗ＲＢｎ＋１側の端子）がグランドに接続される。

抵抗ＲＢｊ（ｊは１からｎ−１までの整数を示す）の一方の端子は、抵抗ＲＡｊと抵抗ＲＡｊ＋１の中間ノードに接続され、抵抗ＲＢｊの他方の端子は、スイッチ回路５１−ｊを介してノードＮ１又はグランドに接続される。抵抗ＲＢｎの一方の端子は、抵抗ＲＡｎと抵抗ＲＢｎ＋１の中間ノードに接続され、抵抗ＲＢｎの他方の端子は、スイッチ回路５１−ｎを介してノードＮ１又はグランドに接続される。
スイッチ制御回路５２は、ゲイン設定信号Ｓｄａｔに応じてスイッチ５１−１〜５１−ｎの各接続を切り替える。

オペアンプＯＰ５１の逆相入力がノードＮ１に接続され、その正相入力がグランドに接続される。オペアンプＯＰ５１の逆相入力とその出力との間に抵抗Ｒ５１が接続される。
反転アンプ５４は、オペアンプＯＰ５１の出力電圧の極性を反転させ、電流設定信号Ｖ５'として出力する。

オペアンプＯＰ５１のゲインが十分に高いものとすると、ノードＮ１の電圧がほぼグランド電圧と等しくなるようにオペアンプＯＰ５１の出力電圧が調節される。そのため、スイッチ５１−１〜５１−ｎを切り替えても、抵抗ＲＢ１〜ＲＢｎへ分流する各電流の大きさは変化せず、また、ノードＮ３から抵抗ラダー回路５３へ流れる電流Ｉｎ３も変化しない。一方、スイッチ５１−１〜５１−ｎを切り替えると、電流Ｉｎ３が一定の状態で抵抗ＲＢ１〜ＲＢｎからノードＮ１へ流れる電流Ｉｎ１の大きさが変化するので、電流Ｉｎ３と電流Ｉｎ１の比が変化する。この電流比（Ｉｎ１／Ｉｎ３）の変化に応じて、入力電圧（Ｖ５）に対する出力電圧（Ｖ５'）の比、すなわち電圧ゲインが変化する。

なお、抵抗ＲＢ１〜ＲＢｎ＋１の抵抗値を抵抗ＲＡ１，ＲＡ２，…ＲＡｎの抵抗値に対して２倍に設定した場合、抵抗ＲＢ１〜ＲＢｎには、電流Ｉｎ３に対して（１／２）のべき乗の重みを持った電流が流れる。この場合、スイッチ５１−１〜５１−ｎのオンオフを２進データの各ビットによって制御すれば、２進データの値に比例したゲインが得られる。

また、抵抗ラダー回路５３，抵抗Ｒ５１及びオペアンプ５１は反転アンプを構成しているため、その出力電圧は入力電圧（Ｖ５）に対して逆相になる。そこで、図１１の例では、オペアンプ５１の後段に更に反転アンプ５４を設けることによって、出力電圧（Ｖ５'）が入力電圧（Ｖ５）と同相になるようにしている。

次に、図１２を参照して、可変ゲインアンプ５０の第２の構成例について説明する。
図１２に示す可変ゲインアンプ５０は、抵抗ＲＣ１〜ＲＣｉと、スイッチ５５−１〜５５−ｉと、スイッチ制御回路５６と、オペアンプＯＰ５２を有する。
抵抗ＲＣ１〜ＲＣｉとスイッチ５５−１〜５５−ｉを含む回路は、本発明における抵抗分圧回路の一例である。
オペアンプＯＰ５２は、本発明におけるバッファ回路の一例である。

抵抗ＲＣ１，ＲＣ２，…ＲＣｉは、この順番で直列に接続される。この直列回路の一方の端子（抵抗ＲＣ１側の端子）が増幅回路（ＯＰ４，Ｒ４１〜Ｒ４３）の出力（ノードＮ３）に接続され、直列回路の他方の端子（抵抗ＲＣｉ側の端子）がグランドに接続される。

スイッチ５５−１は、ノードＮ３とノードＮ４の間に接続される。スイッチ５５−ｍ（ｍは２からｉまでの整数を示す）は、抵抗ＲＣ（ｍ−１）と抵抗ＲＣｍの中間ノードとノードＮ４との間に接続される。
スイッチ制御回路５６は、入力されるゲイン設定信号Ｓｄａｔに応じて、スイッチ５５−１〜５５−ｉの何れか１つを選択的にオン状態に設定する。

オペアンプＯＰ５２は、その正相入力がノードＮ４に接続され、逆相入力が出力に接続される。オペアンプＯＰ５２は、ノードＮ４の電圧を高インピーダンスで入力し、これとほぼ同じ電圧を電流設定信号Ｖ５'として出力する。

直列接続された抵抗ＲＣ１〜ＲＣｉの各ノードには、入力電圧（Ｖ５）をそれぞれ異なる分圧比で分圧した電圧が発生する。スイッチ制御回路５６の制御に応じてスイッチ５５−１〜５５−ｉの何れか１つをオンさせることにより、ノードＮ４には、所望の分圧比により分圧された電圧が入力される。このノードＮ４とほぼ同じ電圧が、オペアンプ５２より電流設定信号Ｖ５'として出力される。
このような抵抗分圧回路を用いる方式でも可変ゲインアンプを構成可能である。

次に、上述した構成を有する負荷装置１Ｃの動作を説明する。
可変ゲインアンプ５０のゲインを「α」とすると、電流設定信号Ｖ５'は「α・Ｖ５」と等しくなる。これは、式（８）に示される電流設定信号Ｖ５の右辺に「α」を乗じた場合と等価になる。この場合、負荷電流Ｉｄは以下の式で表される。

［数１１］
Ｉｄ＝（α／Ｒｓｅｔ）・（Ｖｄ−Ｖｓｅｔ） …（１１）

式（１１）から分かるように、可変ゲインアンプ５０のゲインαを変化させることによって、図１３（Ａ）に示すように、電圧−電流特性の傾き（抵抗値）を任意に変化させることが可能になる。

なお、設定電圧Ｖｓｅｔは式（７）のように表せることから、抵抗Ｒ４３に入力する負の電圧Ｖ４や抵抗Ｒ４３の抵抗値を変化させることによって、電圧−電流特性の傾きとは独立に設定電圧Ｖｓｅｔを変化させることも可能である（図１３（Ｂ））。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

図１４は、第５の実施形態に係る負荷装置１Ｅの構成の一例を示す図である。
図１４に示す負荷装置１Ｅは、図７に示す負荷装置１Ｂにおける電流設定信号生成部４０を後述の電流設定信号生成部４０Ｅに置き換えたものであり、他の構成は図７に示す負荷装置１Ｂと同様である。

電流設定信号生成部４０Ｅは、図７における電流設定信号生成部４０と同様の構成に加えてダイオードＤ４１及びＤ４２を有する。
ダイオードＤ４１は、オペアンプＯＰ４の逆相入力と出力との間に接続される。ダイオードＤ４１のアノードがオペアンプＯＰ４の出力に接続され、ダイオードＤ４１のカソードがオペアンプＯＰ４の逆相入力に接続される。
ダイオードＤ４２は、オペアンプＯＰ４の出力と抵抗Ｒ４２との電流経路に設けられる。ダイオードＤ４２のアノードが抵抗Ｒ４２に接続され、ダイオードＤ４２のカソードがオペアンプＯＰ４の出力に接続される。

図１４に示す電流設定信号生成部４０Ｅでは、オペアンプＯＰ４の出力と抵抗Ｒ４２との電流経路にダイオードＤ４２が設けられているため、オペアンプＯＰ４の出力から吐き出す方向に流れる電流がダイオードＤ４２によって阻止される。
従って、オペアンプＯＰ４の逆相入力が僅かに負の電圧となり、オペアンプＯＰ４の出力が正の電圧になると、ダイオードＤ４２がオフする。すなわち、オペアンプＯＰ４の出力から抵抗Ｒ４２を介して逆相入力へ流れる電流の帰還経路が遮断される。帰還経路が遮断されると、オペアンプＯＰ４の出力が正方向に上昇し、ダイオードＤ４１がオンする。ダイオードＤ４１がオンすると、帰還経路が再び形成されて、オペアンプＯＰ４の逆相入力がほぼゼロボルトに維持される。オペアンプＯＰ４の逆相入力がゼロボルトになり、ダイオードＤ４２がオフ状態のとき、抵抗Ｒ３１，Ｒ４２に電流が流れないため、電流設定信号Ｖ５はゼロボルトになる。
一方、オペアンプＯＰ４の逆相入力が僅かに正の電圧となり、オペアンプＯＰ４の出力が負の電圧になると、ダイオードＤ４１がオフして帰還経路が遮断される。帰還経路が遮断されると、オペアンプＯＰ４の出力が負方向に低下し、ダイオードＤ４２がオンする。ダイオードＤ４２がオンすると、オペアンプＯＰ４の出力から抵抗Ｒ４２を介して逆相入力へ流れる電流の帰還経路が形成される。この帰還経路によって、電流設定信号Ｖ５はゼロボルト以下の負の電圧となる。

このように、本実施形態に係る負荷装置１Ｅでは、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低いときの電流設定信号Ｖ５の値が、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとがほぼ等しいときの電流設定信号Ｖ５の値（ゼロボルト）に維持される。すなわち、電流設定信号の値がゼロボルト以上の正電圧にならないように制限される。これにより、電流制御部３０のオペアンプＯＰ３の出力が負側に飽和することを防止できるため、負荷電流Ｉｄが流れはじめる際の遅延時間を減少させることができる。また、バイポーラトランジスタＱ１のベースエミッタ逆耐圧の保護も兼ねることができる。
更に、本実施形態に係る負荷装置１Ｅでは、電流設定信号Ｖ５がゼロボルトのとき、バイポーラトランジスタＱ１がオン状態とオフ状態の中間になるように（例えば微少電流が流れるように）回路の直流オフセット電圧等を調整することができる。これにより、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低いときも電流制御部３０の負帰還動作が維持されるので、負荷電流Ｉｄの立ち上がり時の遅延をより短くすることが可能になる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。

図１５は、第６の実施形態に係る負荷装置１Ｆの構成の一例を示す図である。
図１５に示す負荷装置１Ｆは、図１４に示す負荷装置１Ｅにおける電流制御部３０を後述の電流制御部３０Ｆに置き換え、電流設定信号生成部４０Ｅを後述の電流設定信号生成部４０Ｆに置き換えたものであり、他の構成は図１４に示す負荷装置１Ｅと同様である。

電流制御部３０Ｆは、電流設定信号生成部４０Ｆにおいて生成される２つの電流設定信号Ｖ５＿１，Ｖ５＿２の合成信号に応じた負荷電流Ｉｄが流れるように、バイポーラトランジスタＱ１のインピーダンスを制御する。電流制御部３０Ｆは、図１４に示す電流制御部３０における抵抗Ｒ３１を２つの抵抗Ｒ３１＿１及びＲ３１＿２に置き換えたものであり、他の構成要素は電流制御部３０と同じである。
抵抗Ｒ３１＿１，Ｒ３１＿２の一方の端子は、それぞれノードＮ２に接続される。抵抗Ｒ３１＿１の他方の端子には電流設定信号Ｖ５＿１が入力され、抵抗Ｒ３１＿２の他方の端子には電流設定信号Ｖ５＿２が入力される。

電流制御部３０Ｆは、２つの電流設定信号Ｖ５＿１，Ｖ５＿２に応じて、負荷電流Ｉｄを次式のように制御する。

［数１２］
Ｉｄ＝−（１／Ｒｓ）・｛β１・Ｖ５＿１＋β２・Ｖ５＿２｝…（１２）

式（１２）における「β１」，「β２」は次式のように表される。

［数１３］
β１＝Ｒ３２／Ｒ３１＿１…（１３−１）
β２＝Ｒ３２／Ｒ３１＿２…（１３−２）

電流設定信号生成部４０Ｆは、負荷端子Ｔ１，Ｔ２の電圧Ｖｄと所定の設定電圧との差を増幅する２つの増幅回路ＡＭＰ１＿１，ＡＭＰ１＿２（第１の増幅回路）を有する。

増幅回路ＡＭＰ１＿１は、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１を超える場合、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔ＿１との差（負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１を超えた上昇分の電圧）を所定のゲインで増幅し、その増幅結果を電流設定信号Ｖ５＿１として出力する。
負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１より低い（上昇分の電圧がゼロ以下）の場合、増幅回路ＡＭＰ１＿１は、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔ＿１との差がゼロ（上昇分の電圧がゼロ）の場合と同じ電流設定信号Ｖ５＿１を出力する。

増幅回路ＡＭＰ１＿２は、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿２を超える場合、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔ＿２との差（負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿２を超えた上昇分の電圧）を所定のゲインで増幅し、その増幅結果を電流設定信号Ｖ５＿２として出力する。
負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿２より低い（上昇分の電圧がゼロ以下）の場合、増幅回路ＡＭＰ１＿２は、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔ＿２との差がゼロ（上昇分の電圧がゼロ）の場合と同じ電流設定信号Ｖ５＿２を出力する。

増幅回路ＡＭＰ１＿ｊ（ｊ＝１，２）は、例えば図１５に示すように、電流設定信号生成部４０Ｅ（図１４）と同様な構成を有する。
すなわち、増幅回路ＡＭＰ１＿ｊ（ｊ＝１，２）は、図１４におけるオペアンプＯＰ４に対応したオペアンプＯＰ４＿ｊと、図１４における抵抗Ｒ４１，Ｒ４２，Ｒ４３に対応した抵抗Ｒ４１＿ｊ，Ｒ４２＿ｊ，Ｒ４３＿ｊと、図１４におけるダイオードＤ４１，Ｄ４２に対応したダイオードＤ４１＿ｊ，Ｄ４２＿ｊを有する。抵抗Ｒ４３＿ｊの一方の端子には、図１５に示すように、負の電圧Ｖ４＿ｊが入力される。

従って、増幅回路ＡＭＰ１＿ｊ（ｊ＝１，２）は、電流設定信号生成部４０Ｅ（図１４）と同様に、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿ｊより低い場合は電流設定信号Ｖ５＿ｊをゼロに固定する。
また、増幅回路ＡＭＰ１＿ｊ（ｊ＝１，２）は、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿ｊより高い場合、式（８）と同様な以下の式で表される電流設定信号Ｖ５＿ｊを出力する。

［数１４］
Ｖ５＿１＝−（Ｒ４２＿１／Ｒ４１＿１）・（Ｖｄ−Ｖｓｅｔ＿１） …（１４−１）
Ｖ５＿２＝−（Ｒ４２＿２／Ｒ４１＿２）・（Ｖｄ−Ｖｓｅｔ＿２） …（１４−２）

設定電圧Ｖｓｅｔ＿１，Ｖｓｅｔ＿２は、式（７）と同様な以下の式で表される。

［数１５］
Ｖｓｅｔ＿１＝−（Ｒ４１＿１／Ｒ４３＿１）・Ｖ４＿１ …（１５−１）
Ｖｓｅｔ＿２＝−（Ｒ４１＿２／Ｒ４３＿２）・Ｖ４＿２ …（１５−２）

上述した構成を有する図１５に示す負荷装置１Ｆの動作を説明する。
ここでは、設定電圧Ｖｓｅｔ＿２が設定電圧Ｖｓｅｔ＿１より高いものとして、「Ｖｓｅｔ＿１＞Ｖｄ」、「Ｖｓｅｔ＿２＞Ｖｄ＞Ｖｓｅｔ＿１」、及び、「Ｖｄ＞Ｖｓｅｔ＿２」のそれぞれの場合について説明する。

（１）Ｖｓｅｔ＿１＞Ｖｄの場合
この場合、電流設定信号Ｖ５＿１，Ｖ５＿２が共にゼロになる。そのため、式（１２）より、負荷電流Ｉｄはゼロになる。

（２）Ｖｓｅｔ＿２＞Ｖｄ＞Ｖｓｅｔ＿１の場合
この場合、電流設定信号Ｖ５＿１が式（１４−１）で表される負の電圧となり、電流設定信号Ｖ５＿２がゼロになる。式（１４−１）を式（１２）に代入すると、負荷電流Ｉｄは次式で表される。

［数１６］
Ｉｄ＝γ１・（Ｖｄ−Ｖｓｅｔ＿１）…（１６）

式（１６）において、「γ１」は以下の式で表される。

［数１７］
γ１＝−（１／Ｒｓ）・（Ｒ４２＿１／Ｒ４１＿１）・β１ …（１７）

式（１６）に示すように、負荷電流Ｉｄは負荷端子電圧Ｖｄに対して係数「γ１」で比例する。すなわち、負荷装置１Ｆは、抵抗値が「１／γ１」の定抵抗負荷として動作する。

（３）Ｖｄ＞Ｖｓｅｔ＿２の場合
この場合、電流設定信号Ｖ５＿１が式（１４−１）で表される負の電圧となり、電流設定信号Ｖ５＿２が式（１４−２）で表される負の電圧となる。式（１４−１），（１４−２）を式（１２）に代入すると、負荷電流Ｉｄは次式で表される。

［数１８］
Ｉｄ＝（γ１＋γ２）・Ｖｄ−（γ１・Ｖｓｅｔ＿１＋γ２・Ｖｓｅｔ＿２）…（１８）

式（１８）において、「γ２」は以下の式で表される。

［数１９］
γ２＝−（１／Ｒｓ）・（Ｒ４２＿２／Ｒ４１＿２）・β２ …（１９）

式（１９）に示すように、負荷電流Ｉｄは負荷端子電圧Ｖｄに対して係数「γ１＋γ２」で比例する。すなわち、負荷装置１Ｆは、抵抗値が「１／（γ１＋γ２）」の定抵抗負荷として動作する。負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿２を超えると、負荷装置の抵抗値が「１／γ１」から「１／（γ１＋γ２）」に減少し、負荷端子電圧Ｖｄに対する負荷電流Ｉｄの変化率が非連続的に大きくなる。

（１）〜（３）の説明をまとめると、負荷端子電圧Ｖｄに対する負荷電流Ｉｄの特性は、図１６に示すような折れ線状のグラフとなる。

このように、本実施形態に係る負荷装置１Ｆでは、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１より低いとき、負荷電流Ｉｄがほぼゼロになり、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１より高くなると、負荷端子電圧Ｖｄに比例して負荷電流Ｉｄが増大し、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔ＿１より高い設定電圧Ｖｓｅｔ＿２を超えると、負荷端子電圧Ｖｄに対する負荷電流Ｉｄの比例係数が大きくなるように、電流設定信号Ｖ５＿１，Ｖ５＿２が生成される。そのため、本実施形態に係る負荷装置１Ｆによれば、負荷端子電圧Ｖｄに対する負荷電流Ｉｄの特性を、実際のダイオードにおける指数関数の特性により近似させることができる。

なお、図１５に示す例では、電流設定信号生成部４０に２つの増幅回路（ＡＭＰ１＿１，ＡＭＰ１＿２）が設けられているが、同様な増幅回路を更に設けて、その出力信号（電流設定信号）の合成信号により負荷電流Ｉｄが制御されるようにしてもよい。この場合、各増幅回路における設定電圧Ｖｓｅｔ（負荷端子電圧Ｖｄに比例した電流設定信号の出力が開始されるときの負荷端子電圧Ｖｄの値）が異なるようにすれば、負荷端子電圧Ｖｄに対する負荷電流Ｉｄの特性において、折れ点の数を３以上にすることも可能である。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。

図１７は、第７の実施形態に係る負荷装置１Ｇの構成の一例を示す図である。
図１７に示す負荷装置１Ｇは、図１４に示す負荷装置１Ｅにおける電流設定信号生成部４０Ｅを後述の電流設定信号生成部４０Ｇに置き換えたものであり、他の構成は図１４に示す負荷装置１Ｅと同様である。

電流設定信号生成部４０Ｇは、電流設定信号生成部４０Ｅ（図１４）と同様の構成に加えて、関数回路７０を有する。
関数回路７０は、オペアンプＯＰ４、抵抗Ｒ４１，Ｒ４２，Ｒ４３、及び、ダイオードＤ４１，Ｄ４２によって構成された増幅回路（第１の増幅回路）において出力される電流設定信号Ｖ５を、その指数関数値に比例した信号Ｖ５’に変換して、電流設定信号Ｖ５の替わりに電流制御部３０へ入力する。関数回路７０は、例えば、バイポーラトランジスタのベース−エミッタ間の電圧とコレクタ電流の特性を利用したログ回路やアンチログ回路を用いて構成される。

図１８は、関数回路７０の構成の一例を示す図である。
図１８に示す関数回路は、オペアンプＯＰ７１〜ＯＰ７３と、反転アンプ７１と、ｎｐｎ型のバイポーラトランジスタＱ７１，Ｑ７２と、抵抗Ｒ７１〜Ｒ７８と、キャパシタＣ７１，Ｃ７２を有する。
バイポーラトランジスタＱ７１，Ｑ７２は、特性が揃ったペアトランジスタであり、互いのエミッタが共通に接続される。この共通接続されたエミッタは、抵抗Ｒ７３を介してオペアンプＯＰ７３の出力に接続される。バイポーラトランジスタＱ７１のコレクタは、抵抗Ｒ７１を介してオペアンプＯＰ７１の出力に接続されるとともに、オペアンプＯＰ７２の逆相入力に接続される。バイポーラトランジスタＱ７１のベースは、グランドに接続される。バイポーラトランジスタＱ７２のコレクタは、抵抗Ｒ７６を介して電圧Ｖ７に接続されるとともに、オペアンプＯＰ７３の逆相入力に接続される。バイポーラトランジスタＱ７２のベースは、抵抗Ｒ７４を介してオペアンプＯＰ７２の出力に接続されるとともに、抵抗Ｒ７５を介してグランドに接続される。

オペアンプＯＰ７１の正相入力は、抵抗Ｒ７２を介してオペアンプＯＰ７２の出力に接続される。オペアンプＯＰ７２の正相入力は、グランドに接続される。オペアンプＯＰ７３の正相入力は、抵抗Ｒ７７を介して電圧Ｖ７に接続されるとともに、抵抗Ｒ７８を介してグランドに接続される。オペアンプＯＰ７２，ＯＰ７３の逆相入力と出力との間には、位相補償用のキャパシタＣ７１，Ｃ７２がそれぞれ接続される。反転アンプ７１は、オペアンプＯＰ７１の出力電圧Ｖｂの極性を反転して出力する。

指数関数値に変換される元の電圧Ｖｉｎは、オペアンプＯＰ７１の逆相入力に入力される。指数関数値に変換後の電圧Ｖｏｕｔは、反転アンプ７１から出力される。

この図１８に示す関数回路７０において、オペアンプＯＰ７２の出力の電圧Ｖａは次式のように表される。

［数２０］
Ｖａ＝Ａ・（Ｖｂｅ２−Ｖｂｅ１） …（２０）

上式において、「Ｖｂｅ１」はバイポーラトランジスタＱ１のベース−エミッタ電圧を示し、「Ｖｂｅ２」はバイポーラトランジスタＱ２のベース−エミッタ電圧を示す。また「Ａ」は、抵抗Ｒ７４，Ｒ７５の抵抗値等によって決まる定数を示す。

オペアンプＯＰ７３と抵抗Ｒ７３，Ｒ７６〜Ｒ７８は、バイポーラトランジスタＱ７２に流れる電流Ｉｑ２を一定値に保つ定電流回路を構成する。電流Ｉｑ２は、概ね次式で表される。

［数２１］
Ｉｑ２＝｛（１／Ｒ７６）・（Ｒ７７／（Ｒ７７＋Ｒ７８）｝・Ｖ７ …（２１）

他方、バイポーラトランジスタＱ１，Ｑ２の電流Ｉｑ１，Ｉｑ２は、ベース−エミッタ電圧Ｖｂｅ１，Ｖｂｅ２によって概ね次式のように表される。

［数２２］
Ｉｑ１＝Ｉｓ・ｅｘｐ｛（ｑ／ｋＴ）・Ｖｂｅ１｝ …（２２−１）
Ｉｑ２＝Ｉｓ・ｅｘｐ｛（ｑ／ｋＴ）・Ｖｂｅ２｝ …（２２−２）

上式において、「ｋ」はボルツマン定数、「Ｔ」は絶対温度、「ｑ」は電子の電荷、「Ｉｓ」は逆方向飽和電流をそれぞれ示す。式（２２−１）を式（２２−２）で割り、式（２０）を用いて整理すると、電流Ｉｑ１は次式のように表される。

［数２３］
Ｉｑ１＝Ｉｑ２・ｅｘｐ｛−（ｑ／ｋＴＡ）・Ｖａ｝ …（２３）

ここで、オペアンプＯＰ７２の出力の電圧Ｖａと電圧Ｖｉｎがほぼ等しくなるように、オペアンプＯＰ７１が電圧Ｖｂを負帰還制御するため、電流Ｉｑ１は次式のようになる。

［数２４］
Ｉｑ１＝Ｉｑ２・ｅｘｐ｛−（ｑ／ｋＴＡ）・Ｖｉｎ｝ …（２４）

電圧Ｖｏｕｔは、電流Ｉｑ１によって抵抗Ｒ７１に発生する電圧とほぼ等しいので、次式のように表される。

［数２５］
Ｖｏｕｔ＝−Ｒ７１・Ｉｑ２・ｅｘｐ｛−（ｑ／ｋＴＡ）・Ｖｉｎ｝ …（２５）

式（２５）から分かるように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの指数関数値となる。

図１９は、図１７に示す負荷装置１Ｇにおける負荷端子電圧Ｖｄと負荷電流Ｉｄの特性を例示する図である。
増幅回路（ＯＰ４、Ｒ４１〜Ｒ４３、Ｄ４１，Ｄ４２）から出力される電流設定信号Ｖ５は、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低い場合にゼロとなり、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより高くなると負荷端子電圧Ｖｄに比例して増大する。この電流設定信号Ｖ５を指数関数値に変換した信号Ｖ５’は、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低い場合に所定の値に固定され、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより高くなると、この所定の値から指数関数的に変化する。従って、負荷端子電圧Ｖｄが設定電圧Ｖｓｅｔより低い場合において信号Ｖ５’がゼロ付近の電圧となるように関数回路７０の直流バイアス特性等を設定すれば、図１９に示すように、負荷端子電圧Ｖｄがある電圧より低い場合に負荷電流がほぼゼロとなり、負荷端子電圧Ｖｄがある電圧より高くなると負荷端子電圧Ｖｄに対して負荷電流Ｉｄが指数関数的に変化する特性となる。

以上説明したように、本実施形態に係る負荷装置１Ｇでは、式（２５）に示すような指数関数の特性を持つ関数回路７０を用いることによって、負荷端子電圧Ｖｄがある一定の電圧より高くなると、負荷端子電圧Ｖｄに対して負荷電流が指数関数的に変化する。一般に、ダイオードの電圧Ｖｆに対する電流Ｉｆは次式であらわされる。

［数２６］
Ｉｆ＝Ｉｓ・［ｅｘｐ｛（ｑ／ｋＴ）・Ｖｆ｝−１］ …（２６）

このように、ダイオードの電流は電圧に対して指数関数的に変化するので、本実施形態に係る負荷装置１Ｇによれば、定抵抗負荷によって近似する場合に比べてより実際のＬＥＤに近い電圧−電流特性を得ることができる。

図２０は、本実施形態の一変形例の負荷装置１Ｇ’を示す図である。
図２０に示す変形例の負荷装置１Ｇ’は、図１７における電流設定信号生成部４０Ｇを後述の電流設定信号生成部４０Ｇ’に置き換えたものであり、他の構成は図１７に示す負荷装置１Ｇと同様である。

電流設定信号生成部４０Ｇ’は、電流設定信号生成部４０Ｇ（図１７）における１つの増幅回路（ＯＰ４、Ｒ４１〜Ｒ４３、Ｄ４１，Ｄ４２）の替わりに、電流設定信号生成部４０Ｆ（図１５）と同様な２つの増幅回路ＡＭＰ_１，ＡＭＰ＿２を有する。また、電流設定信号生成部４０Ｇ’は、増幅回路ＡＭＰ_１，ＡＭＰ＿２から出力される２つの電流設定信号Ｖ５＿１及びＶ５＿２を合成する合成回路６０を有する。合成回路６０は、例えばアナログ信号の加算回路であり、オペアンプ等により構成される。関数回路７０は、この合成回路６０により合成された信号を、その指数関数値に比例した信号Ｖ５’に変換して、電流制御部３０に入力する。

図２０に示す変形例によれば、図１６に示すような特性の各折れ線部分を指数関数的にカーブさせることが可能になる。そのため、増幅回路ＡＭＰ_１，ＡＭＰ＿２の各抵抗値や入力電圧（Ｖ４＿１，Ｖ４＿２）を適切に設定することにより、実際のＬＥＤにより近似した電圧−電流特性を得ることができる。
なお、図２０の例では２つの増幅回路（ＡＭＰ_１，ＡＭＰ＿２）の出力を合成して関数回路７０に入力しているが、増幅回路の数は３以上でもよい。また、合成回路の後段にそれぞれ関数回路を設け、各関数回路の出力を合成回路により合成し、その合成信号を電流設定信号として電流制御部に入力するようにしてもよい。

以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態のみに限定されるものではなく、種々のバリエーションを含んでいる。

上述した実施形態では、負荷電流Ｉｄを制御する半導体素子としてバイポーラトランジスタ（Ｑ１）を用いているが、本発明はこれに限定されておらず、他の種類のトランジスタ（例えばＭＯＳＦＥＴ）を用いてもよい。ただし、バイポーラトランジスタはコレクタ−エミッタ間の寄生容量が他の種類のトランジスタに対して比較的小さいので、動作の高速化の観点ではバイポーラトランジスタが望ましい。

図２１は、負荷電流を制御する半導体素子としてバイポーラトランジスタを用いた場合の電圧・電流波形のシミュレーション結果を例示する図である。上側のグラフが負荷端子の電圧波形を示し、下側のグラフが負荷電流の波形を示す。このシミュレーションでは、負荷端子にパルス状電圧が印加された場合の挙動が解析されている。ＬＥＤドライバの出力は、上側のグラフに示すように、ＬＥＤを調光するために数１０Ｈｚ〜１ｋＨｚ程度のパルス状電圧が出力されることがある。図２１のシミュレーション結果を見ると、負荷電流はパルス状電圧の立ち上がりに対して速やかに応答していることが分かる。
一方、図２２は、負荷電流を制御する半導体素子としてＭＯＳＦＥＴを用いた場合の電圧・電流波形のシミュレーション結果を例示する図である。バイポーラトランジスタを用いる場合と比較すると、負荷端子の電圧の立ち上がり時において、ＭＯＳＦＥＴのドレインソース間の容量により不要な電流が流れることが分かる。また、負荷端子の電圧が動作電圧に達しても速やかに応答していないため、負荷電流にオーバーシュートが発生する。
従って、上記のシミュレーション結果からも、負荷電流制御用の半導体素子としてバイポーラトランジスタが望ましいことが分かる。

図１０に示す負荷装置１Ｄでは、オペアンプＯＰ４による反転増幅回路の後段に可変ゲインアンプ５０を設けているが、本発明はこれに限定されない。例えば、抵抗Ｒ４２や抵抗Ｒ４１を可変抵抗とすることによって、ゲインを変化させてもよい。

図１，図５に示す負荷装置１，１Ａにおいて、ダイオードＤ１の代わりにトランジスタ等の半導体スイッチを設けて、これを整流素子として動作させてもよい。

図１，図５に示す負荷装置１，１Ａにおいて、抵抗Ｒ１はダイオードＤ１のカソード側に設けてもよいし、負荷端子Ｔ２のラインに設けてもよい。

上述した第４の実施形態に係る負荷装置と同様な可変ゲインアンプを、第５〜第７の実施形態に係る負荷装置に設けてもよい。これにより、様々な特性のＬＥＤを模擬することが可能になる。

上述した第７の実施形態では、増幅回路（ＡＭＰ_１，ＡＭＰ＿２）の出力を関数回路（７０）に入力しているが、本発明はこれに限定されない。本発明の他の実施形態では、増幅回路の前段に関数回路を設けてもよい。その場合、負荷端子電圧を関数回路に直接入力してもよいし、負荷端子電圧を所定のゲインで増幅するセンスアンプを更に設けて、その出力信号を関数回路に入力してもよい。

また、上述した第７の実施形態では、負荷端子電圧Ｖｄと設定電圧Ｖｓｅｔとの差を増幅する増幅回路を設けているが、本発明はこれに限定されない。本発明の他の実施形態では、このような増幅回路を省略して、負荷端子電圧の指数関数値に比例した電流設定信号を図１８に示すような関数回路により直接生成してもよい。この場合、負荷端子電圧を関数回路に直接入力してもよいし、負荷端子電圧を所定のゲインで増幅するセンスアンプを更に設けて、その出力信号を関数回路に入力してもよい。

上述の実施形態では、電流設定信号生成部や電流制御部を主としてアナログ回路により構成しているが、本発明はこれに限定されない。すなわち、これらのブロックの少なくとも一部をデジタル回路によって構成することも可能である。

上述の実施形態では、ＬＥＤドライバの負荷装置を例示したが、これに限らず、ダイオードと同様な特性を持つ種々の回路素子の駆動回路にも、本発明の負荷装置は広く適用可能である。

１，１Ａ〜１Ｇ，１Ｇ’…負荷装置、２…電子負荷部、３…充電部、５…ＬＥＤドライバ、３０，３０Ｆ…電流制御部、４０，４０Ｄ〜４０Ｇ，４０Ｇ’…電流設定信号生成部、５３…抵抗ラダー回路、６０…合成回路、７０…関数回路、Ｄ１…ダイオード、Ｒ１…抵抗、Ｑ１…バイポーラトランジスタ、ＯＰ１〜ＯＰ４…オペアンプ、ＡＭＰ１＿１，ＡＭＰ１＿２…増幅回路、Ｃｆ２…位相補償用キャパシタ

Claims (4)

1. 印加電圧に応じて流れる負荷電流を制御する負荷装置であって、
   前記印加電圧を入力する一対の負荷端子と、
   前記一対の負荷端子に接続されたキャパシタと、
   前記一対の負荷端子と前記キャパシタとの間の電流経路に設けられた整流素子と、
   前記キャパシタの電圧が前記第１の電圧となるように前記キャパシタを充電する充電回路と、
   前記キャパシタに並列に接続され、前記キャパシタの電圧が前記第１の電圧より低い場合、前記キャパシタの放電電流をゼロとし、前記キャパシタの電圧が前記第１の電圧より高い場合、前記キャパシタの電圧が前記第１の電圧へ近付くように前記キャパシタの放電電流を制御する電子負荷部と、
   を有する負荷装置。
2. 前記電子負荷部は、前記キャパシタの電圧と前記第１の電圧との差に応じて前記キャパシタの放電電流を変化させる、
   請求項１に記載の負荷装置。
3. 印加電圧に応じて流れる負荷電流を制御する負荷装置であって、
   前記印加電圧を入力する一対の負荷端子と、
   前記一対の負荷端子に接続されたキャパシタと、
   前記一対の負荷端子と前記キャパシタとの間の電流経路に設けられた整流素子と、
   前記キャパシタの電圧が前記第１の電圧となるように前記キャパシタを充電する充電回路と、
   前記キャパシタと並列に接続され、インピーダンスの調節が可能な半導体素子と、
   前記印加電圧が第１の電圧より低いとき、前記負荷電流がゼロになるように前記半導体素子のインピーダンスを制御し、前記印加電圧が前記第１の電圧を超えて上昇すると、前記印加電圧と前記第１の電圧との差が増大するにつれて前記負荷電流が増大するように前記半導体素子のインピーダンスを制御する制御部と、
   を有する負荷装置。
4. 前記整流素子の電流経路に直列に設けられた負荷抵抗を有する、
   請求項１乃至３の何れか一項に記載の負荷装置。