JP2012021920A - マーカー検出装置および電波時計 - Google Patents

Abstract

【課題】 受信環境が良好でなくても高精度にマーカー信号を検出できるとともに、少ないメモリ容量で、且つ、小さな負荷でマーカー信号を検出できるマーカー検出装置ならびに電波時計を提供する。
【解決手段】 複数フレーム中の個々のパルス信号のマーカー特徴区間に含まれる複数時点の信号レベルを検出するレベル検出手段と、レベル検出手段により検出された信号レベルのうちマーカー信号と合致する信号レベルの検出数を表わす合致検出数を１フレーム内のパルス位置に対応づけて算出する第１算出手段と、複数フレーム中の各パルス信号について求められた前記合致検出数のうち１フレーム内の同一のパルス位置に対応づけられた合致検出数をそれぞれ合算する第２算出手段とを備え、第２算出手段により合算された値に基づいて１フレーム中の何れのパルス位置にマーカー信号が配置されているか決定する。
【選択図】 図６

Description

この発明は、タイムコード信号に含まれるマーカー信号を検出するマーカー検出装置、並びに、このマーカー検出装置を備えた電波時計に関する。

以前より、受信した標準電波に含まれるタイムコード信号を復号して時刻情報を取得する電波時計が知られている。また、劣悪な受信環境下にあっても、タイムコード信号の正確な復号を可能とする種々の技術も提案されている。

例えば、特許文献１には、タイムコード信号を所定周波数でサンプリングするとともに、サンプリングデータを１分周期で畳み込んで波形加算を行い、この波形加算されたデータに基づいて復号処理を行う技術が開示されている。

また、特許文献２には、タイムコード信号を５０ｍｓ間隔でサンプリングして記憶するとともに、テンプレートパターンを用いてマッチング度を計算してサンプリングデータが何れの符号であるかを判定する技術が開示されている。

特開２００６−０７１３１８号公報 特開２００５−２４９６３２号公報

例えば、タイムコード信号の分同期点（ｘ分００秒の同期点：ｘは任意）を見つけるのに、タイムコード信号のフレーム位置を表わすマーカー信号を検出する必要がある。マーカー信号は１フレームのタイムコード信号中の０秒、９秒、１９秒、・・・、５９秒の位置に常に配置されている。それゆえ、特許文献１の技術のように、タイムコード信号のサンプリングデータを１分周期で複数フレーム分重畳させて波形加算を行い、この波形加算されたデータを用いてマーカー信号を判定することで、ノイズの影響を低減させてマーカー信号を正確に検出できると考えられる。

しかしながら、タイムコード信号の全サンプリングデータをそのまま記憶したり、全サンプリングデータを使用して波形加算を行うとなると、大きなメモリ容量を必要とし、演算処理の負荷も増大する。

この発明の目的は、受信環境が良好でない状況でも精度の高いマーカー信号の検出を行うことができるとともに、比較的に少ないメモリ容量で、且つ、小さな負荷でマーカー信号の検出を行うことのできるマーカー検出装置ならびに電波時計を提供することにある。

上記目的を達成するため、請求項１記載の発明は、
複数種類のパルス信号が周期的に配列されてなるとともに１フレーム中の所定箇所にフレーム位置を表わすマーカー信号が配されてなるタイムコード信号を入力する信号入力手段と、
複数フレーム中の個々の前記パルス信号に対して、理想的な前記マーカー信号と理想的な他のパルス信号とで信号レベルが異なるマーカー特徴区間に含まれる複数時点の信号レベルをそれぞれ検出するレベル検出手段と、
前記レベル検出手段により検出された信号レベルのうちマーカー信号と合致する信号レベルの検出数に関する値を表わす合致検出数を１フレーム内のパルス位置に対応づけて算出する第１算出手段と、
前記複数フレーム中の各パルス信号について求められた前記合致検出数のうち１フレーム内の同一のパルス位置に対応づけられた合致検出数をそれぞれ合算する第２算出手段と、
前記第２算出手段により合算された値に基づいて１フレーム中の何れのパルス位置にマーカー信号が配置されているか決定するマーカー決定手段と、
を備えたことを特徴とするマーカー検出装置とした。

請求項２記載の発明は、請求項１記載のマーカー検出装置において、
１フレーム内の複数のパルス位置にそれぞれ対応づけられた複数の記憶部を備え、
前記第１および第２算出手段は、
前記合致検出数を、当該合致検出数が得られるパルス位置に対応する前記記憶部で計数することで、前記複数フレーム分の前記合致検出数の合算値を前記複数の記憶部に記憶していくことを特徴としている。

請求項３記載の発明は、請求項１記載のマーカー検出装置において、
前記レベル検出手段は、
前記マーカー特徴区間内に設定された所定のサンプリング期間にわたって所定のサンプリング周期で前記タイムコード信号の信号レベルを検出することを特徴としている。

請求項４記載の発明は、請求項３記載のマーカー検出装置において、
前記レベル検出手段に前記サンプリング周期を知らせるためのタイミング信号を生成するタイマー回路と、
該タイマー回路のタイミング誤差を表わす誤差情報を記憶する誤差情報記憶手段と、
前記タイミング誤差に基づく前記タイミング信号の出力タイミングのズレを前記誤差情報に基づいて補正するタイミング補正手段と、
を備えたことを特徴としている。

請求項５記載の発明は、請求項４記載のマーカー検出装置において、
前記タイミング補正手段は、
前記タイマー回路が前記タイミング信号を繰り返し出力する動作中、設定周期ごとに前記タイマー回路に補正用のインターバルを差し挟む動作を行わせて、前記タイミング信号の出力タイミングのズレを補正することを特徴としている。

請求項６記載の発明は、
時刻を計時する計時手段と、
標準電波を受信して前記タイムコード信号を出力する電波受信手段と、
請求項１〜５の何れか一項に記載のマーカー検出装置と、
該マーカー検出装置により検出されたマーカー信号を基準にして前記タイムコード信号を復号して時刻情報を生成する復号手段と、
該復号手段により生成された時刻情報に基づいて前記計時手段の計時時刻を修正する時刻修正手段と、
を備えたことを特徴とする電波時計である。

本発明に従うと、複数フレーム中の個々のパルス信号についての合致検出数が、１フレーム周期で合算されて、マーカー信号の検出に使用されるので、上記の合算によってノイズの影響が低減されて正確なマーカー信号の検出を行うことができる。さらに、マーカー信号の検出に必要なデータは、マーカー特徴区間における合致検出数が主なものであり、その他に大きなデータが必要となることがないので、マーカー信号の検出に必要なメモリ容量の低減、演算処理の負荷の低減を図れる。

本発明の実施形態である電波時計の全体構成を示すブロック図である。 ＣＰＵにより実行される時刻修正処理の処理手順を示すフローチャートである。 マーカー信号検出用のサンプリングタイミングを説明する図である。 １フレームの理想的なタイムコード信号に対してマーカー検出処理を行った処理結果を示す図表である。 ノイズを含む１フレームの通常のタイムコード信号に対してマーカー検出処理を行った処理結果の一例を示す図表である。 ６フレームの通常のタイムコード信号に対してマーカー検出処理を行った処理結果の一例を示す図表である。 図２のステップＳ４で実行される分同期検出処理の詳細な処理手順を示すフローチャートの第１部である。 同、分同期検出処理のフローチャートの第２部である。 補正周期を求める補正データ設定処理の制御手順を示すフローチャートである。 サンプリングタイミングの補正処理の作用を説明する図である。 日本の標準電波のタイムコードのフォーマットを示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。

図１は、本発明の実施形態である電波時計１の全体構成を示すブロック図である。

この実施形態の電波時計１は、タイムコードの含まれる標準電波を受信して自動的に時刻修正する機能を有した電子時計であり、文字板上で回転する指針（秒針２、分針３、時針４）と、文字板上に露出されて各種の表示を行う液晶表示器７とによって、それぞれ時刻を表示するようになっている。

この電波時計１は、図１に示すように、標準電波を受信するアンテナ１１と、標準電波を復調してタイムコード信号を生成する電波受信回路（電波受信手段）１２と、種々のタイミング信号を発生させるタイマー回路としての発振回路１３および分周回路１４と、現在時刻を計数する計時回路（計時手段）１５と、秒針２を回転駆動する第１モータ１６と、分針３および時針４を回転駆動する第２モータ１７と、第１モータ１６および第２モータ１７の回転駆動を各指針に伝達する輪列機構１８と、複数の操作ボタンを有し外部から操作指令を入力する操作部１９と、機器の全体的な制御を行うＣＰＵ（中央演算処理装置）２０と、ＣＰＵ２０に作業用のメモリ空間を提供するＲＡＭ（Random Access Memory）２１と、各種の制御データおよび制御プログラムを格納したＥＥＰＲＯＭ（電気的消去型Programmable Read Only Memory）２２等をさらに備えている。上記構成のうち、ＣＰＵ２０、ＲＡＭ２１およびＥＥＰＲＯＭ２２によりマーカー検出装置が構成される。

第１モータ１６および第２モータ１７は、ステッピングモータであり、第１モータ１６は秒針２を、第２モータ１７は分針３および時針４を、それぞれ独立にステップ駆動するものである。通常の時刻表示状態において、第１モータ１６は１秒毎に１ステップ駆動されて１分間で秒針２を１回転させる。第２モータ１７は１０秒毎に１ステップ駆動されて６０分で分針３を１回転させ、１２時間で時針４を１回転させる。

電波受信回路１２は、アンテナ１１により受信された信号を増幅する増幅部、受信信号の中から標準電波に対応する周波数成分のみを抽出するフィルタ部、振幅変調されている受信信号を復調してタイムコード信号を抽出する復調部、復調されたタイムコード信号をハイレベルとローレベルの信号に波形整形して外部へ出力するコンパレータ等を備えている。この電波受信回路１２は、特に制限されるものではないが、標準電波が振幅大のときに出力がローレベルとなり、標準電波が振幅小のときに出力がハイレベルとなるローアクティブの出力構成となっている。電波受信回路１２から出力されるタイムコード信号は、ＣＰＵ２０のＩ／Ｏ回路（信号入力手段）に入力されて、ＣＰＵ２０により信号レベルが検出されるようになっている。

分周回路１４は、ＣＰＵ２０からの指令を受けてその分周比を様々な値に変更することが可能なものであり、さらに、複数種類のタイミング信号をＣＰＵ２０へ並列的に出力可能な構成になっている。例えば、計時回路１５の計時データを１秒周期で更新するために、１秒周期のタイミング信号を生成してＣＰＵ２０へ供給するとともに、電波受信回路１２から出力されるタイムコード信号を取り込む際には、サンプリング周波数のタイミング信号を生成してＣＰＵ２０に供給するようになっている。

発振回路１３は、所定周波数で発振してその発振信号を出力する構成である。この発振周波数は設計通りの値から僅かに誤差を有している。この実施形態の電波時計１では、工場出荷前の設定工程において、発振回路１３の誤差を計測して、この誤差の値がタイマートリミングデータ２２ａとして、ＥＥＰＲＯＭ２２に記憶されるようになっている。

ＥＥＰＲＯＭ２２には、制御データの一つとして、上記のタイマートリミングデータ２２ａが格納されている。すなわち、ＥＥＰＲＯＭ２２が、誤差情報を記憶する誤差情報記憶手段として機能している。また、制御プログラムの一つとして、現在時刻を計数しながら複数の指針（秒針２、分針３、時針４）と液晶表示器７とを駆動して現在時刻を表示させる時刻表示処理のプログラムと、標準電波を受信して時刻を自動的に修正する時刻修正処理のプログラム２２ｂ等が格納されている。

時刻表示処理においては、分周回路１４から出力される時刻計数用のタイミング信号の誤差が、ＣＰＵ２０のソフトウェア処理によってタイマートリミングデータ２２ａに基づいて適宜修正されて、計時回路１５で正確な時刻が計数されるようになっている。タイミング信号の誤差の修正は、例えば、誤差が積算されていくことでタイミング信号が所定の短い時間（例えば４ｍｓ）進むタイミング信号の出力回数をカウントし、この出力回に分周回路１４に上記の短い時間のインターバルを差し挟むように動作させることで行う。この動作により、時刻計数用のタイミング信号が所定の短い時間進むごとに、次のタイミング信号がこの時間だけ遅れて、タイミング信号の誤差が周期的に修正される。

ＲＡＭ２１には、上記の時刻修正処理でマーカー信号を検出する際に使用される合致検出数メモリＡ０〜Ａ５９の記憶領域２１ａと、マーカー信号を検出する際にタイムコード信号のサンプリングタイミングを補正する周期を表わす補正周期設定データの記憶領域２１ｂとが設けられている。合致検出数メモリＡ０〜Ａ５９は、タイムコード信号の１フレーム中の６０個のパルス位置にそれぞれ対応づけられた６０個の記憶部から構成されている。

［時刻修正処理］
次に、上記構成の電波時計１において実行される時刻修正処理について説明する。

図２には、ＣＰＵ２０により実行される時刻修正処理のフローチャートを示す。

時刻修正処理は、予め設定された時刻になった場合、或いは、操作部１９を介して所定の操作指令の入力が行われた場合に開始される。

時刻修正処理の実行中には、秒針２の１秒毎の運針が停止するように制御される一方、分針３と時針４の１０秒毎の運針は継続するように制御される。そのため、時刻修正処理が開始されると、先ず、ＣＰＵ２０は、秒針２を文字板上の電波受信中を表わす位置へ早送りさせて、ＲＡＭ２１中の秒針２の運針フラグをオフに設定する（ステップＳ１）。これにより、秒針２の１秒毎の運針処理が停止される。また、この時刻修正処理と並列的に時刻表示処理が実行されることで分針３と時針４の１０秒毎の運針が継続される。

次いで、ＣＰＵ２０は、電波受信回路１２を作動させて受信処理を開始させる（ステップＳ２）。これにより、標準電波が受信されてハイレベルとローレベルで表わされるタイムコード信号が電波受信回路１２からＣＰＵ２０へ供給される。

タイムコード信号が供給されたら、先ず、ＣＰＵ２０は、このタイムコード信号から１秒毎の同期点（０．０秒、１．０秒、〜５９．０秒の同期点；以下、秒同期点と呼ぶ）を検出する秒同期検出処理（ステップＳ３）を実行する。秒同期検出処理は、例えば、複数秒にわたってタイムコード信号をサンプリングして、秒同期点の波形変化（例えば日本の標準電波ＪＪＹであればハイレベルからローレベルへの変化）が１秒周期で現れるタイミングを検出して、このタイミングを秒同期点に決定することで行われる。

秒同期点が検出されたら、次に、この秒同期点を基準にタイムコード信号のマーカー信号の検出を行って分同期点（ｘ分００秒の同期点；ｘは任意の値）を決定する分同期検出処理（ステップＳ４）を実行する。この分同期検出処理については後に詳述する。

秒同期点と分同期点が検出されると、続いて、ＣＰＵ２０は、検出された秒同期点と分同期点を基準にしてタイムコード信号に含まれる複数のパルス信号の符号判定を行って時刻情報を生成するデコード処理を実行する（ステップＳ５：復号手段）。

デコード処理により時刻情報が取得されたら、ＣＰＵ２０は、この時刻情報に基づいて計時回路１５の計時データを修正する（ステップＳ６：時刻修正手段）。さらに、必要があれば分針３と時針４を早送りして指針の位置を修正する（ステップＳ７）。また、停止していた秒針２が計時データに同期して駆動されるように、秒針２の運針フラグをオンにして（ステップＳ８）、この時刻修正処理を終了する。

［分同期検出処理］
続いて、上記ステップＳ４で実行される分同期検出処理について詳細に説明する。図１１には、日本の標準電波ＪＪＹのタイムコードのフォーマットを表わした図を示す

分同期検出処理は、図１１に示すように、タイムコード信号中の所定位置に配置されているマーカー信号（Ｍ，Ｐ０〜Ｐ５）を検出し、２個連続してマーカー信号Ｐ０，Ｍがある箇所を判定することで行われる。そして、連続するマーカー信号Ｐ０，Ｍのうち後者のマーカー信号Ｍの始端タイミングを分同期点として決定する。

図３には、マーカー信号検出用のサンプリングタイミングを説明する図を示す。同図（ａ）〜（ｃ）には、タイムコード信号を構成する０信号（０符号を表わすパルス信号）、１信号（１符号を表わすパルス信号）、マーカー信号（マーカーを表わすパルス信号）の理想的な信号波形を、（ｄ）には１秒間中の６４コマのタイミングのサンプリングの有無（×は無し、空白は有り）を、それぞれ表わしている。

分同期検出処理におけるマーカー信号の検出処理は、電波受信回路１２から供給されるタイムコード信号の各パルス信号に対して、所定期間のサンプリング処理を行って、合致検出数メモリＡ０〜Ａ５９にマーカー信号と合致する信号レベルの検出数をカウントしていくことで行う。

詳細には、上記のサンプリング処理は、図３に示すように、理想的なマーカー信号と他のパルス信号（０信号と１信号）とで信号レベルが異なるマーカー特徴区間Ｔｓにおいて、所定のサンプリング周波数（例えば６４Ｈｚ）で行う。図３の例では、１つのパルス信号に対して、秒同期点ｔ０を基準とする１秒間を６４コマ“０ｘ００〜０ｘ３Ｆ”に分割したうちのマーカー特徴区間Ｔｓの１５コマ“０Ｆ〜１Ｄ”の信号レベル（ハイレベルかローレベル）を検出する。

また、上記の信号レベルの検出数のカウントとは、詳細には、１５コマ“０Ｆ〜１Ｄ”の信号レベルのうち、マーカー信号と合致するハイレベルの検出数を、合致検出数として当該パルス信号のパルス位置に対応する合致検出数メモリＡ０〜Ａ５９に加算していくことで実行される。

そして、このような処理を複数フレーム（例えば６フレーム）のタイムコード信号の個々のパルス信号に対して繰り返し実行する。それにより、複数フレームにかけて同一のフレーム位置にある複数個のパルス信号についての合致検出数が合算されて、対応する合致検出数メモリＡ０〜Ａ５９にカウントされた状態となる。

図４には、１フレームの理想的なタイムコード信号に対して上記のマーカー信号の検出処理を行った結果を、図５には、ノイズを含む１フレームの通常のタイムコード信号に対して上記のマーカー信号の検出処理を行った結果の一例を、図６には、６フレームの通常のタイムコード信号に対して上記のマーカー信号の検出処理を行った結果の一例を、それぞれ示す。

図４〜図６の例は、合致検出数メモリＡ０〜Ａ５９のうち網掛けで示した第４の合致検出数メモリＡ４に対応するパルス位置にマーカー信号Ｍが配置されている場合を示している。

理想的なタイムコード信号の個々のパルス信号に対して上記の１５コマ“０Ｆ〜１Ｄ”の信号レベルの検出を行うと、マーカー信号Ｍ，Ｐ０〜Ｐ５については１５コマの全てがハイレベルとなって合致検出数は「１５」となり、他の０信号又は１信号については１５コマの全てがローレベルとなって合致検出数は「０」となる。従って、１フレーム中の６０個のパルス信号に対して処理を行うと、図４に示すように、マーカー信号Ｍ，Ｐ０〜Ｐ５のパルス位置に対応する合致検出数メモリＡ３，Ａ４，Ａ１３，Ａ２３，Ａ３３，Ａ４３，Ａ５３の値が「１５」となり、他の値は「０」となる。

一方、ノイズを含んだ通常のタイムコード信号の個々のパルス信号に対して上記の１５コマ“０Ｆ〜１Ｄ”の信号レベルの検出を行うと、マーカー信号Ｍ，Ｐ０〜Ｐ５についてはノイズの影響で合致検出数が減少して「１５」以下の値となり、他の０信号又は１信号についてはノイズの影響で合致検出数が増加して「０」以上の値となる。従って、１フレーム中の６０個のパルス信号に対して処理を行うと、図５に示すように、合致検出数の値からはマーカー信号Ｍ，Ｐ０〜Ｐ５と他の信号との区別がつきにくくなる。ノイズが増えるとさらに区別がつきにくくなる。

しかしながら、６フレームのタイムコード信号に対して上記の信号レベルのサンプリングと合致検出数のカウントの処理を行うと、図６に示すように、６フレーム分の合致検出数が合算されることでノイズの影響が低減されて、この合算された合致検出数はマーカー信号Ｍ，Ｐ０〜Ｐ５と他の信号とを明確に区別することが可能な値となる。

６フレーム分の合致検出数のカウントの処理が済んだら、例えば、マーカー信号の合致検出数と他の信号の合致検出数とを判別可能な閾値を用いて、マーカー信号を特定し、マーカー信号が２連続で並んでいるパルス位置（図６の例では合致検出数メモリＡ３，Ａ４のパルス位置）から分同期点を決定する。

次に、上記の分同期検出処理を実現するＣＰＵ２０の制御手順を説明する。

図７と図８には、図２のステップＳ４で実行される分同期検出処理の詳細なフローチャートを示す。このフローチャートにおいて、変数ｉは秒同期点ｔ０を始端“００”とした１秒間を６４コマで分割した各コマの番号を示し、変数ｊはタイムコード信号の任意のパルス位置を基準“０”とした１フレームを６０個で分割した各パルス位置の番号を示している。

分同期検出処理に移行すると、先ず、ＣＰＵ２０は、この処理で使用する種々の変数のメモリ領域をクリアするとともに、秒同期点を処理の開始時点に設定するなどの初期化処理を行う（ステップＳ１１）。次いで、分周回路１４に６４Ｈｚのタイミング信号を供給するように設定の切り替えを行い（ステップＳ１２）、各パルス信号のサンプリングと合致検出数をカウントする処理ループ（ステップＳ１３〜Ｓ２２）に移行する。

上記処理ループに移行すると、先ず、ＣＰＵ２０は、６４Ｈｚのタイミング信号が供給されるのを待機する（ステップＳ１３）。そして、タイミング信号が供給されたら、現時点が補正周期の時点か判別し（ステップＳ１４）、そうでなければ次に進む。補正周期とこの補正周期に実行される処理（ステップＳ２３〜Ｓ２５）については後に詳述する。

次に進んだら、ＣＰＵ２０は、現時点がサンプリング期間であるか、すなわち、変数ｉの値がマーカー特徴区間の１５コマ“０Ｆ〜１Ｄ”（図３（ｄ）参照）の値を示しているか判別する（ステップＳ１５）。そして、この１５コマのサンプリング期間であれば、電波受信回路１２から送られるタイムコード信号の信号レベルを検出する（ステップＳ１６）。上記ステップＳ１５，Ｓ１６の処理によりレベル検出手段が構成される。

続いて、信号レベルがマーカー信号と合致するハイレベルか判別し（ステップＳ１７）、ハイレベルであれば現在のパルス位置に対応する合致検出数メモリＡｊに「１」を加算して（ステップＳ１８）、次のステップＳ１９に進む。一方、ローレベルであれば、そのままステップＳ１９にジャンプする。上記のステップＳ１７，１８の処理により第１算出手段および第２算出手段が構成される。さらに、上記のステップＳ１５でサンプリング期間でないと判別された場合も、そのままステップＳ１９にジャンプする。

ステップＳ１９に進むと、ＣＰＵ２０は、６４Ｈｚのコマ数を示す変数ｉを「＋１」更新し（ステップＳ１９）、変数ｉが１秒期間を過ぎた値（０ｘ４０）となったか判別する（ステップＳ２０）。そして、未だであれば、ステップＳ１３に戻って、ステップＳ１３からの処理を繰り返す。一方、１秒期間を過ぎた値（０ｘ４０）になっていれば、６４Ｈｚのコマ数を表わす変数ｉの値と、タイムコード信号の１フレーム中のパルス位置を示す変数ｊの値の更新を行う（ステップＳ２１）。すなわち、１秒期間を６４分割したコマ番号を表わす変数ｉの値を１秒期間の始端を表わす「００」に戻すとともに、１フレーム中のパルス位置を表わす変数ｊの値を次のパルス位置の値にするため「＋１」加算する（ただし、「６０」になったら「０」に戻す）。

続いて、６フレーム分の処理が終了したか判別し（ステップＳ２２）、未だであればステップＳ１３に戻り、終了していれば次の処理（ステップＳ２６〜Ｓ２９；図８）へ移行する。

つまり、秒同期点から１秒期間にかけて、ステップＳ１３〜Ｓ２０のループ処理が繰り返し実行されることで、１個のパルス信号に対して６４Ｈｚの周期で１５コマ“０Ｆ〜１Ｄ”の信号レベルが検出されて、マーカー信号と合致する合致検出数がこのパルス信号のパルス位置に対応する合致検出数メモリＡｊにカウントされるようになっている。

また、ステップＳ１３〜Ｓ２２のループ処理が繰り返し実行されることで、上記の合致検出数のカウントが、６フレームのタイムコード信号の個々のパルス信号に対して実行されるとともに、６フレームの同一のフレーム位置にそれぞれ配置された６個のパルス信号についての合致検出数が合算されて、対応する合致検出数メモリＡ０〜Ａ５９にカウントされるようになっている。その結果、図６に示したような処理結果が得られる。

６フレーム分の処理が終了して次の処理（ステップＳ２６〜Ｓ２９；図８）に進むと、ＣＰＵ２０は、先ず、合致検出数メモリＡ０〜Ａ５９の各値と所定の閾値（マーカー信号とその他のパルス信号とを識別する閾値）とを比較して、２連続で閾値以上の値がありマーカー信号が２個並んでいると判別できる箇所を抽出する（ステップＳ２６；図８）。

そして、マーカー信号が２個並んだ箇所が１箇所のみか判別し（ステップＳ２７）、１箇所のみであれば正常にマーカー信号が検出されたと判断し、２連続のマーカー信号の後者の始端を分同期点（００秒）として決定する（ステップＳ２８）。一方、１箇所のみでなければ正常にマーカー信号が検出されなかったと判断してエラー処理を実行する（ステップＳ２９）。上記のステップＳ２６〜Ｓ２９の処理によりマーカー決定手段が構成される。そして、この分同期検出処理を終了して、時刻修正処理に戻る。

［タイミング信号の補正処理］
次に、ステップＳ１４の補正周期とこの補正周期に実行されるステップＳ２３〜Ｓ２５処理のタイミング信号の補正処理について説明する。これらの処理によりタイミング補正手段が構成される。

図１０には、サンプリングタイミングの補正処理の作用を説明する図である。同図（ａ）は、正確な６４Ｈｚのタイミング信号の６０個の間隔のうち開始部分（１番目〜６番目）と終了部分（５５番目〜６０番目）を示したもの、（ｂ）は誤差のある６４Ｈｚのタイミング信号の６０個の間隔のうち開始部分（１番目〜６番目）と終了部分（５５番目〜６０番目）を示したもの、（ｃ）は誤差のある６４Ｈｚのタイミング信号に対して補正処理を行った例を示すものである。

発振回路１３の発振周波数に例えば１００ｐｐｍ（百万分率）程度の誤差がある場合、図１０（ａ），（ｂ）を比較して分かるように、６４Ｈｚのタイミング信号の出力を続けていくとタイミング信号に無視できないズレが生じてくる。例えば、６分間を通して上記の誤差の有る６４Ｈｚのタイミング信号の出力を続けると、最終的には３６ｍｓのズレが生じる。このズレは６４Ｈｚのコマ数で２コマ以上の長さとなり、そのため、上記のマーカー信号の検出処理に悪影響を及ぼす可能性がある。

そこで、この実施形態の分同期検出処理では、図１０（ｃ）に示すように、タイミング信号のズレがさほど大きくなる前、例えば２５６Ｈｚの１周期の長さ（４ｍｓ）に達するごとに、分周回路１４の６４Ｈｚの分周動作に２５６Ｈｚの分周動作を差し挟むことで、６４Ｈｚのタイミング信号の間隔に補正インターバルＴｉｎを差し挟んで、タイミング信号のズレがそれ以上に大きくなることを回避する。このような補正処理を行うことで、６４Ｈｚのタイミンク信号の出力を６分間など長い時間続けた場合でも、タイミング信号のズレ量を小さな範囲（例えば−４ｍｓ以内）に収めることができる。

６４Ｈｚのタイミング信号が２５６Ｈｚの１周期の長さ（４ｍｓ）になる周期は、後述する補正データ設定処理によってＲＡＭ２１の記憶領域２１ｂに格納され、この補正周期設定データを用いて判定されることになる。

このようなタイミング信号の補正処理が、分同期検出処理（図７）のステップＳ１４，Ｓ２３〜Ｓ２５において実行されるようになっている。すなわち、ステップＳ１４において、ＣＰＵ２０が、記憶領域２１ｂに格納された補正周期設定データに基づいて、現時点が６４Ｈｚのタイミング信号のズレ量が２５６Ｈｚの一周期の長さに達する補正周期であるか否かを判別する。そして、補正周期であれば分周回路１４を２５６Ｈｚの分周比に切り替え（ステップＳ２３）、２５６Ｈｚのタイミング信号の入力を待機して（ステップＳ２４）、１回の入力があったら再び分周回路１４を６４Ｈｚの分周比に切り替え（ステップＳ２５）、ステップＳ１５に戻る。このような処理により、図１０（ｃ）に示した６４Ｈｚのタイミング信号の補正が達成される。

図９には、補正周期を求める補正データ設定処理のフローチャートを示す。

この補正データ設定処理は、例えば電波時計１の動作開始時（電池投入時）に実行される。この補正データ設定処理が開始されると、ＣＰＵ２０は、先ず、ＥＥＰＲＯＭ２２のタイマートリミングデータ２２ａを読出し（ステップＳ３１）、このデータから６４Ｈｚのタイミング信号の誤差を計算する（ステップＳ３２）。さらに、ステップＳ３２で求めた誤差が積算されて２５６Ｈｚの１周期（４ｍｓ）となる回数を計算する（ステップＳ３３）。そして、この回数を補正周期設定データとしてＲＡＭ２１の記憶領域２１ｂに記憶させる（ステップＳ３４）。

このような処理により、個々の電波時計ごとに発振回路１３の誤差が異なっても、この誤差を表わすタイマートリミングデータ２２ａに基づき適切な補正周期が計算される。それにより分同期検出処理のサンプリングタイミングの誤差を適切に補正できるようになっている。

以上のように、この実施の形態の電波時計１およびその分同期検出処理によれば、複数フレーム中の個々のパルス信号に対してマーカー信号と合致する信号レベルの検出数（合致検出数）が合致検出数メモリＡ０〜Ａ５９にカウントされ、且つ、この合致検出数が１フレーム周期で合算されていくので、この合算された合致検出数によりノイズの影響が低減されて正確なマーカー信号の検出を行うことが可能となる。

さらに、上記の合致検出数は、各パルス信号のマーカー特徴区間の複数時点で検出された信号レベルのうちマーカー信号と合致する信号レベルの検出数であるので、各パルス信号の全区間にわたるサンプリングデータをそのまま記憶してデータ処理する場合と比べて、データの記憶に必要なＲＡＭ２１の容量、ならびに、データ処理にかかる負荷を大幅に低減することができる。

また、この実施形態の電波時計１およびその分同期検出処理によれば、１フレームのタイムコード信号の６０個のパルス位置に対応づけられた６０個の合致検出数メモリＡ０〜Ａ５９を有し、この合致検出数メモリＡ０〜Ａ５９に複数フレームにわたる各パルス信号についての合致検出数が加算および記憶されるようになっている。従って、マーカー信号を検出するためのデータ記憶容量を非常に小さくすることができる。

また、この実施形態の電波時計１では、マーカー特徴区間に所定周波数でタイムコード信号をサンプリングすることで、複数時点の信号レベルを検出する構成なので、各パルス信号に対して一律のタイミングで信号レベルの検出が行われ、正確なマーカー信号の検出に寄与することができる。

また、この実施形態の電波時計１では、図７のステップＳ１４，Ｓ２３〜Ｓ２５の補正処理によって、サンプリング用のタイミング信号の誤差が大きくならないように補正される。従って、発振回路１３の誤差がマーカー信号の検出処理に悪影響を与えるのを回避することができる。

また、上記タイミング信号の補正は、サンプリング用のタイミング信号のズレが所定時間に達する補正周期ごとに、分周回路１４に所定の分周動作を１サイクル行わせて補正インターバルＴｉｎを差し挟むことで実現している。従って、補正処理の負荷も非常に小さなものとなっている。

なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、合致検出数メモリＡ０〜Ａ５９に、マーカー信号と合致する信号レベルの検出数をカウントする構成を示したが、逆にマーカー信号と合致しない信号レベルの検出数をカウントして、カウント値が小さい箇所をマーカー信号のパルス位置として抽出するようにしても良い。

また、マーカー特徴区間の信号レベルの検出方法として、タイムコード信号を所定周期でサンプリングする例を示したが、所定周期とせずにマーカー特徴区間の任意の複数のタイミングで信号レベルをそれぞれ検出する構成としても良い。また、タイムコード信号をハイレベルとローレベルの２値の信号としたが、タイムコード信号は復調後のアナログ信号としこれをＡＤ変換して多値の信号としてＣＰＵ２０が取り込む構成としても良い。この場合、理想的なマーカー信号の信号レベルに所定の許容誤差の範囲で収まる信号レベルを合致する信号レベルと見なすようにしても良い。

また、合致検出数メモリＡ０〜Ａ５９の値からマーカー信号の箇所を決定する方法は、個々のパルス位置ごとに合致検出数と閾値とを比較してマーカー信号の箇所か否かを判別する方法に制限されず、種々の決定方法を採用して良い。

また、サンプリング用のタイミング信号の誤差の補正方法は、タイミング信号のズレが一定時間に達する周期ごとに、タイミング信号を一定時間遅らせる方法に限られず、例えば、タイミング信号を一定回数出力するごとに、この一定回数の出力で積算されるズレ量に相当する時間だけタイミング信号を遅らせる方法を採用するなど、種々の変形が可能である。

また、上記実施形態では、日本の標準電波ＪＪＹに対してマーカー信号を検出する例を示したが、他の標準電波に対しても同様の処理によりマーカー信号を検出することが可能である。すなわち、マーカー信号と他の信号とで信号レベルが異なるマーカー特徴区間を、処理対象の標準電波に対応させて設計変更すればよい。その他、マーカー信号の検出で処理対象とするタイムコード信号のフレーム数、サンプリング周波数やサンプリングのコマ数、タイミング信号の１回の誤差補正の時間長など、実施形態に示した細部等は、発明の趣旨を逸脱しない範囲で適宜変更可能である。

１ 電波時計
２ 秒針
３ 分針
４ 時針
７ 液晶表示器
１１ アンテナ
１２ 電波受信回路
１３ 発振回路
１４ 分周回路
１５ 計時回路
１９ 操作部
２０ ＣＰＵ
２１ ＲＡＭ
２１ａ 合致検出数メモリの記憶領域
２１ｂ 補正周期設定データの記憶領域
２２ ＥＥＰＲＯＭ
２２ａ タイマートリミングデータ
２２ｂ 時刻修正処理のプログラム
Ａ０〜Ａ５９ 合致検出数メモリ
Ｍ，Ｐ０〜Ｐ５マーカー信号
Ｔｓ マーカー特徴区間
Ｔｉｎ 補正インターバル

Claims (6)

1. 複数種類のパルス信号が周期的に配列されてなるとともに１フレーム中の所定箇所にフレーム位置を表わすマーカー信号が配されてなるタイムコード信号を入力する信号入力手段と、
   複数フレーム中の個々の前記パルス信号に対して、理想的な前記マーカー信号と理想的な他のパルス信号とで信号レベルが異なるマーカー特徴区間に含まれる複数時点の信号レベルをそれぞれ検出するレベル検出手段と、
   前記レベル検出手段により検出された信号レベルのうちマーカー信号と合致する信号レベルの検出数に関する値を表わす合致検出数を１フレーム内のパルス位置に対応づけて算出する第１算出手段と、
   前記複数フレーム中の各パルス信号について求められた前記合致検出数のうち１フレーム内の同一のパルス位置に対応づけられた合致検出数をそれぞれ合算する第２算出手段と、
   前記第２算出手段により合算された値に基づいて１フレーム中の何れのパルス位置にマーカー信号が配置されているか決定するマーカー決定手段と、
   を備えたことを特徴とするマーカー検出装置。
2. １フレーム内の複数のパルス位置にそれぞれ対応づけられた複数の記憶部を備え、
   前記第１および第２算出手段は、
   前記合致検出数を、当該合致検出数が得られるパルス位置に対応する前記記憶部で計数することで、前記複数フレーム分の前記合致検出数の合算値を前記複数の記憶部に記憶していくことを特徴とする請求項１記載のマーカー検出装置。
3. 前記レベル検出手段は、
   前記マーカー特徴区間内に設定された所定のサンプリング期間にわたって所定のサンプリング周期で前記タイムコード信号の信号レベルを検出することを特徴とする請求項１記載のマーカー検出装置。
4. 前記レベル検出手段に前記サンプリング周期を知らせるためのタイミング信号を生成するタイマー回路と、
   該タイマー回路のタイミング誤差を表わす誤差情報を記憶する誤差情報記憶手段と、
   前記タイミング誤差に基づく前記タイミング信号の出力タイミングのズレを前記誤差情報に基づいて補正するタイミング補正手段と、
   を備えたことを特徴とする請求項３記載のマーカー検出装置。
5. 前記タイミング補正手段は、
   前記タイマー回路が前記タイミング信号を繰り返し出力する動作中、設定周期ごとに前記タイマー回路に補正用のインターバルを差し挟む動作を行わせて、前記タイミング信号の出力タイミングのズレを補正することを特徴とする請求項４記載のマーカー検出装置。
6. 時刻を計時する計時手段と、
   標準電波を受信して前記タイムコード信号を出力する電波受信手段と、
   請求項１〜５の何れか一項に記載のマーカー検出装置と、
   該マーカー検出装置により検出されたマーカー信号を基準にして前記タイムコード信号を復号して時刻情報を生成する復号手段と、
   該復号手段により生成された時刻情報に基づいて前記計時手段の計時時刻を修正する時刻修正手段と、
   を備えたことを特徴とする電波時計。

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