JP2012010574A - 半導体装置および電源装置 - Google Patents

Abstract

【課題】力率改善回路を備えた電源装置の小型化を実現する。また、力率の更なる改善を図る。
【解決手段】整流回路ＤＢ１の出力ノード（Ｎｄｂ１）側にトランジスタＱ１を備え、基準ノード（Ｖｏｕｔ（＋））側にインダクタＬ１を備え、Ｑ１とＬ１の間に抵抗Ｒｃｓを挿入すると共に、Ｒｃｓの一端をＰＦＣ回路ＰＩＣ１の接地電源電圧ＧＮＤ１に接続した電源トポロジーを用いる。また、ＰＩＣ１は、入力電圧検出信号Ｖｉｎ’と帰還情報（エラーアンプ回路ＥＡの出力電圧）の掛算結果（Ｖｍ）を２乗する２乗回路ＳＱを備える。ＰＩＣ１は、Ｒｃｓの検出電圧Ｖｃｓがゼロとなった際にＱ１をオンに駆動し、ＶｃｓがＳＱの出力信号（Ｖｓ）に達した際にＱ１をオフに駆動する。
【選択図】図１

Description

本発明は、半導体装置およびそれを用いた電源装置に関し、特に力率改善回路を備えたスイッチング電源装置に適用して有益な技術に関するものである。

例えば、特許文献１には、入力電解コンデンサレスのワンコンバータ方式によるスイッチング電源装置において、２乗回路と加算回路を用いてスイッチのパルス幅を制御し、入力電流のひずみ率を低減する技術が記載されている。

特開２００２−３００７８０号公報

近年、様々な分野において省エネルギー化が加速している。その一つとして、例えば、照明分野においては、白熱電球に替わって発光効率の良い発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ電球が急速に普及してきている。ＬＥＤ電球は、例えばＡＣ−ＤＣコンバータ等によって生成した電源を発光ダイオードに印加することで駆動される。図２８は、本発明の前提として検討したＡＣ−ＤＣコンバータの構成例を示す概略図である。図２９は、図２８の動作例を示す波形図である。図２８に示すＡＣ−ＤＣコンバータは、力率改善（ＰＦＣ：power factor correction）回路を含んだ昇圧型電力変換回路（昇圧コンバータ）となっている。商用電源を使用するＡＣ−ＤＣコンバータは、ＡＣ電源ラインを介して他の機器に高調波電流による障害（誤動作、発熱、焼損等）を生じさせないため、通常、ＰＦＣ回路を備えている。

図２８では、まず、商用電源（ＡＣ）（例えば８５〜２６４Ｖｒｍｓ等）が整流回路ＤＢ１によって全波整流される。このＤＢ１からの入力電力は、トランジスタＱ１がオンの際にトランスＴＲ２のインダクタＬＭ１に蓄えられ、ＬＭ１の蓄積電力は、Ｑ１がオフの際にダイオードＤ１を介して出力容量Ｃｏｕｔに放出される。この際に、ＰＦＣ回路ＰＩＣ１０には、ＴＲ２の補助巻線ＬＭｓを介して検出されたＬＭ１に流れる入力電流Ｉｉｎの情報（Ｖｚ）と、ＤＢ１からの入力電圧Ｖｉｎの情報（Ｖｉｎ’）と、出力電圧Ｖｏｕｔの情報（Ｖｏｕｔ’）と、Ｑ１に流れる電流Ｉｑ１の情報（Ｖｃｓ）とが入力される。ＰＩＣ１０は、ＶｚによってＩｉｎがゼロとなったことを検出した際にＱ１をオンに駆動し（すなわち電流臨界モードで動作し）、ＶｃｓによってＩｑ１がＶｉｎ’の所定倍（Ｖｏｕｔ’に応じた倍数）に達したことを検出した際にＱ１をオフに駆動する。これによって、ＬＭ１に流れる入力電流Ｉｉｎ（ＡＣ電源ラインに流れる交流電流Ｉａｃ）は正弦波状となり、ＡＣ電源ラインに生じる高調波電流を低減可能となる。

しかしながら、図２８に示すようなＡＣ−ＤＣコンバータでは、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎ（例えば８５〜２６４Ｖｒｍｓ）よりも高く設定しなければならない制約がある（例えば、ワールドワイド対応ではＶｏｕｔ＝３９０Ｖ等）。このため、Ｖｏｕｔを蓄える出力容量Ｃｏｕｔや、後段に接続される制御回路などの回路部品には高耐圧（例えば４００Ｖ以上等）の部品を用いる必要があり、部品コストの増大ならびに電源装置の大型化を招く恐れがある。更に、例えば、照明分野を代表に、さほど高電圧を必要とされない機器を駆動する際には、例えば、図３０の電源システムに示すように、図２８のような昇圧コンバータＵＰＣの後段に降圧型電力変換回路（降圧コンバータ）ＤＷＣを設ける必要がある。この場合、更なる部品コストの増大ならびに電源システムの大型化が懸念される。

そこで、このような問題を解決するため、照明分野等では、例えば、図３１に示すようなフライバック方式のＡＣ−ＤＣコンバータが用いられる場合がある。図３１は、本発明の前提として検討したＡＣ−ＤＣコンバータの他の構成例を示す概略図である。図３２は、図３１の動作例を示す波形図である。図３１では、まず、図２８の場合と同様に、整流回路ＤＢ１からの入力電力が、トランジスタＱ１がオンの際にトランスＴＲ１の１次巻線（インダクタ）ＬＭ１を介してＴＲ１に蓄えられる。ただし、図２８の場合と異なり、このＴＲ１の蓄積電力は、Ｑ１がオフの際にＴＲ１の２次巻線（インダクタ）ＬＭ２からダイオードＤ１を介して出力容量Ｃｏｕｔに放出される。

図３１のＰＦＣ回路ＰＩＣ１０は、図２８の場合と同様の構成となっており、ＴＲ１の補助巻線ＬＭｓを介して検出されたＴＲ１の蓄積電力の情報（Ｖｚ）と、ＤＢ１からの入力電圧Ｖｉｎの情報（Ｖｉｎ’）と、出力電圧Ｖｏｕｔの情報（Ｖｏｕｔ’）と、Ｑ１に流れる入力電流Ｉｉｎの情報（Ｖｃｓ）とが入力される。ＰＩＣ１０は、Ｖｚを介してＴＲ１の蓄積電力がゼロ（言い換えればＬＭ２に流れる出力電流Ｉｏｕｔがゼロ）となった際にＱ１をオンに駆動し（すなわち電流臨界モードで動作し）、Ｖｃｓを介してＱ１に流れる入力電流ＩｉｎがＶｉｎ’の所定倍（Ｖｏｕｔ’に応じた倍数）に達した際にＱ１をオフに駆動する。このような構成例を用いると、照明分野を代表に、さほど高電圧を必要とされない機器を駆動する際には、例えばトランスＴＲ１の１次巻線ＬＭ１の巻線数ｎ１を２次巻線ＬＭ２の巻線数ｎ２よりも多くし、図３１を降圧コンバータＤＷＣとして動作させればよい。これによって、図３３の電源システムに示すように、図３０の場合と比較して部品の削減が可能となり、コストの低減や電源システムの小型化等が図れる。

しかしながら、図３１のような構成例を用いると、次のような問題が生じる恐れがある。第１の問題として、図３４（ｂ）に示すようにＡＣ電源ラインに流れる交流電流Ｉａｃの波形が台形のように歪んだ形状となってしまうことが挙げられる。図３４は、ＡＣ電源ラインに流れる交流電流波形の一例を示すものであり、（ａ）は図２８の昇圧コンバータを用いた場合の波形図、（ｂ）は図３１のフライバックコンバータを用いた場合の波形図である。このように、図２８の構成例を用いると交流電流波形Ｉａｃが正弦波となるのに対して、図３１の構成例を用いるとＩａｃが歪んだ波形となる。この歪みは、力率を低下させ、ＡＣ電源ライン上に高調波電流を生じさせる。

この図３４（ａ）と（ｂ）の違いは、定性的には、図２８の構成例を用いた場合には、図２９に示すように入力電流ＩｉｎがトランジスタＱ１のオンとオフの期間で連続して流れるのに対して、図３１の構成例を用いた場合には、図３２に示すように入力電流ＩｉｎがＱ１のオン期間のみで流れることに起因している。より詳細には、図２８の構成例を用いた場合、式（１Ａ）に示すように入力電流Ｉｉｎは正弦波である入力電圧Ｖｉｎに比例する値となるのに対して、図３１の構成例を用いた場合、式（２Ａ）に示すようにＩｉｎはＶｉｎとの間で単純な比例関係とはならないためである。

第２の問題として、部品コストの増大や電源装置の大型化が挙げられる。前述したように、図３１の構成例を用いると、図２８の構成例よりは部品コストの低減や電源システムの小型化が図れるものの、例えばＬＥＤ電球等に適用する場合には、更なる小型化や部品コストの低減等が求められる。図３１の構成例では、特に、１次巻線ＬＭ１、２次巻線ＬＭ２および補助巻線ＬＭｓを備えたトランスＴＲ１のサイズが大きく、例えば、ＬＭ１のインダクタンス値を１ｍＨ等とした場合、ＴＲ１は縦×横×高さがそれぞれ１５ｍｍ程度といった大きさになり得る。

第３の問題として、電力変換効率の低下が挙げられる。図３１のようなフライバック方式では、特に、トランジスタＱ１がオフ時でトランスＴＲ１の２次巻線ＬＭ２側から電力を取り出す際に、１次巻線ＬＭ１側に流れる電流（フライバック電流）によって比較的大きな損失が生じてしまう。一般的には、例えば、図２８のような昇圧コンバータの電力変換効率が９５％等であるのに対して、図３１のようなフライバックコンバータの電力変換効率は８５％等である。

本発明は、このようなことを鑑みてなされたものであり、前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による電源装置は、整流回路と、スイッチ素子と、インダクタと、電流検出用抵抗と、制御回路と、入力電圧検出回路と、ダイオードと、出力容量とを備え、制御回路によるスイッチ素子のオン・オフ制御によって整流回路に流れる電流波形の力率を改善するものとなっている。整流回路は、交流電源を整流し、第２ノードを基準として第１ノードに電力を供給する。スイッチ素子は、第１ノードに一端が接続される。インダクタは、第２ノードに一端が接続され、スイッチ素子がオンに駆動された際にスイッチ素子を介して第１ノードの電力を蓄積し、この蓄積電力をスイッチ素子がオフに駆動された際に放出する。電流検出用抵抗は、スイッチ素子の他端とインダクタの他端の間に挿入される。制御回路は、電流検出用抵抗の一端となる第３ノードを接地電源電圧としてスイッチ素子のオン・オフを制御する。出力容量およびダイオードは、前述したインダクタの蓄積電力の放出経路上に挿入される。入力電圧検出回路は、第１ノードと第３ノードの間を抵抗分圧することで第１電圧を出力する。ここで、制御回路は、電流検出用抵抗の他端となる第４ノードに生じた第２電圧と第１電圧を用いてスイッチ素子をオフに駆動することで力率の改善を行う。

このような電源トポロジーを用いて力率の改善を行うことで、電源装置ならびに当該電源装置を含めた電源システム全体の小型化が図れる。特に、電流臨界モード動作を行う際には、制御回路が電流検出用抵抗からの第２電圧を検出することで、スイッチ素子をオンに駆動するタイミングとオフに駆動するタイミングを定められるため、小型化等の観点で有益となる。

また、本実施の形態による半導体装置は、第１〜第４端子と、掛算回路と、２乗回路と、第１比較回路と、第２比較回路とを備え、力率改善の機能を担うものとなっている。第１端子には、交流電源を整流した電圧に比例した第１電圧が入力される。第２端子は、外部のスイッチ素子をオンに駆動するオンレベルとオフに駆動するオフレベルを出力する。第２端子がオンレベルを出力した際にはスイッチ素子を介して外部のインダクタに電力が蓄積され、オフレベルを出力した際にはインダクタの電力が放出される。第３端子には、インダクタの電力によって駆動される外部負荷からの帰還信号が入力される。第４端子には、インダクタに流れる電流に比例する第２電圧が入力される。掛算回路は、帰還信号と第１電圧とを掛け算し、２乗回路は、掛算回路の出力電圧を２乗演算する。第１比較回路は、第２電圧が２乗回路の出力電圧に達したことを検出し、第２比較回路は、第２電圧によってインダクタに流れる電流がゼロレベルとなったことを検出する。ここで、第２端子は、第２比較回路からの検出信号を受けてオンレベルを出力し、第１比較回路からの検出信号を受けてオフレベルを出力する。

このように、２乗回路を介した信号に基づいてスイッチ素子をオフに駆動するタイミングを制御することで、幾つかの電源トポロジーとの組み合わせで入力電流波形をより正弦波に近づけることが可能となる。また、２乗回路を設けることによってはさほど面積も増大しないため、力率の改善と共に電源装置の小型化も図れる。また、当該半導体装置は、前述した本実施の形態の電源トポロジーと組み合わせた場合により有益なものとなる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、力率改善回路を備えた電源装置の小型化が実現可能になる。また、力率の改善をより図ることが可能となる。

本発明の実施の形態１による電源装置において、その回路構成の一例を示す概略図である。 図１の概略的な動作例を示す波形図である。 図１における２乗回路の動作概念を表す説明図である。 図１の補足図である。 図２の一部を拡大した波形図である。 図１の比較例となる回路構成を示す概略図である。 （ａ）、（ｂ）は、図１の電源装置を用いた場合の入力電流波形のシミュレーション結果を示す波形図である。 図１の電源装置を備えたＬＥＤ照明装置の概略構成例を示す外形図である。 図１の電源装置において、その掛算回路の詳細な構成例を示す回路図である。 図１の電源装置において、その２乗回路の詳細な構成例を示す回路図である。 本発明の実施の形態２による電源装置において、その回路構成の一例を示す概略図である。 本発明の実施の形態３による電源装置において、その回路構成の一例を示す概略図である。 図１２の概略的な動作例を示す波形図である。 図１３の一部を拡大した波形図である。 （ａ）、（ｂ）は、図１２の電源装置を用いた場合の入力電流波形のシミュレーション結果を示す波形図である。 図１２の電源装置を変形した回路構成の一例を示す概略図である。 図１２の電源装置を変形した他の回路構成の一例を示す概略図である。 図１２の電源装置を変形した更に他の回路構成の一例を示す概略図である。 本発明の実施の形態４による電源装置において、その回路構成の一例を示す概略図である。 図１９の電源装置を変形した回路構成の一例を示す概略図である。 本発明の実施の形態５による電源装置において、その回路構成の一例を示す概略図である。 図２１の電源装置を変形した回路構成の一例を示す概略図である。 本発明の実施の形態６による電源装置において、その回路構成の一例を示す概略図である。 図２３の概略的な動作例を示す波形図である。 図２３における発振回路および三角波生成回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 本発明の実施の形態７による電源装置において、その回路構成の一例を示す概略図である。 図２６の概略的な動作例を示す波形図である。 本発明の前提として検討したＡＣ−ＤＣコンバータの構成例を示す概略図である。 図２８の動作例を示す波形図である。 図２８のＡＣ−ＤＣコンバータを適用した電源システム全体の構成例を示すブロック図である。 本発明の前提として検討したＡＣ−ＤＣコンバータの他の構成例を示す概略図である。 図３１の動作例を示す波形図である。 図３１のＡＣ−ＤＣコンバータを適用した電源システム全体の構成例を示すブロック図である。 ＡＣ電源ラインに流れる交流電流波形の一例を示すものであり、（ａ）は図２８の昇圧コンバータを用いた場合の波形図、（ｂ）は図３１のフライバックコンバータを用いた場合の波形図である。 本発明の実施の形態８による電源装置において、その回路構成の一例を示す概略図である。 スイッチングロスが生じる状況の一例を示す模式図であり、（ａ）は図３５の電源装置を用いた場合、（ｂ）はその比較例として図１の電源装置を用いた場合を示すものである。 本発明の実施の形態９による電源装置において、その回路構成の一例を示す概略図である。 図３７の電源装置において、その概略動作例を示す波形図である。 図３７の電源装置において、その入力電流に含まれる高調波成分を検証した結果を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
<<電源装置［１］の全体回路構成>>
図１は、本発明の実施の形態１による電源装置において、その回路構成の一例を示す概略図である。図１に示す電源装置は、整流回路ＤＢ１と、力率改善（ＰＦＣ）回路（半導体装置）ＰＩＣ１と、トランジスタ（スイッチ素子）Ｑ１と、抵抗Ｒａｃ１，Ｒａｃ２，Ｒｃｓと、インダクタＬ１と、ダイオードＤ１と、出力容量Ｃｏｕｔと、電源生成回路ＶＣＣＧＥＮを備えている。Ｃｏｕｔは、正極出力ノードＶｏｕｔ（＋）と負極出力ノードＶｏｕｔ（−）の間に接続され、このＶｏｕｔ（＋）とＶｏｕｔ（−）の間に得られる出力電圧Ｖｏｕｔを負荷回路ＬＯＤの電源電圧として供給する。ここでは、ＬＯＤの一例として、複数の発光ダイオードＬＥＤ［１］〜ＬＥＤ［ｎ］が示され、ＬＥＤ［１］〜ＬＥＤ［ｎ］のそれぞれは、Ｖｏｕｔ（＋）側をアノード、Ｖｏｕｔ（−）側とカソードとして順に直列接続されている。

ＤＢ１は、例えば４個のダイオードＤａ１，Ｄａ２，Ｄｂ１，Ｄｂ２によって商用電源（ＡＣ）（交流電圧Ｖａｃ、交流電流Ｉａｃ）を全波整流し、正極出力ノードＶｏｕｔ（＋）を基準として整流出力ノードＮｄｂ１に入力電圧Ｖｉｎならびに入力電流Ｉｉｎを出力する。Ｒａｃ１，Ｒａｃ２は、Ｎｄｂ１と接地電源電圧ＧＮＤ１の間に直列接続され、その共通接続ノードからＶｉｎを抵抗分圧した値となる入力電圧検出信号Ｖｉｎ’を出力する。トランジスタ（ここではｎチャネル型のパワーＭＯＳトランジスタ）Ｑ１は、ドレインがＮｄｂ１に、ソースがノードＮｓｗに接続され、ゲートがＰＦＣ回路ＰＩＣ１からのデューティ制御信号ＰＷＭによって駆動される。Ｒｃｓは、ＮｓｗとＧＮＤ１の間に接続され、インダクタＬ１は、ＧＮＤ１とＶｏｕｔ（＋）の間に接続される。ダイオードＤ１は、アノードがＶｏｕｔ（−）に、カソードがＮｓｗに接続される。

ＰＦＣ回路（半導体装置）ＰＩＣ１は、接地電源電圧ＧＮＤ１と電源電圧ＶＣＣによって動作し、入力電圧検出信号Ｖｉｎ’と、ＲｃｓによりノードＮｓｗで得られる検出電圧Ｖｃｓとを受けて、デューティ制御信号ＰＷＭを出力する。ＶＣＣは、ここでは、電源生成回路ＶＣＣＧＥＮによって生成される。ＶＣＣＧＥＮは、電源投入時には整流出力ノードＮｄｂ１の電力をダイオードＤｖｃｃ１および抵抗Ｒｖｃｃ１を介して容量Ｃｖｃｃに蓄えることでＶＣＣを生成する。一方、電源安定時には正極出力ノードＶｏｕｔ（＋）の電力をダイオードＤｖｃｃ２および抵抗Ｒｖｃｃ２を介してＣｖｃｃに蓄えることでＶＣＣを生成する。

ＰＩＣ１は、掛算回路ＭＵＬと、２乗回路ＳＱと、コンパレータ回路ＣＭＰｐ，ＣＭＰｚと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、バッファ回路ＢＦと、スイッチ回路ＳＷ１と、ロウパスフィルタ回路ＬＰＦと、エラーアンプ回路ＥＡを備えている。セットリセットラッチ回路ＳＲＬＴは、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが出力された際にドライバ回路ＤＲＶを介してデューティ制御信号ＰＷＭを‘Ｌ’レベル（オフレベル）に駆動し、コンパレータ回路ＣＭＰｚからセット信号ＳＴが出力された際にＤＲＶを介してＰＷＭを‘Ｈ’レベル（オンレベル）に駆動する。ＣＭＰｚは、スイッチノードＮｓｗでの検出電圧Ｖｃｓが所定の比較電圧Ｖｒ１よりも低くなった際にＳＴを出力する。

バッファ回路ＢＦは、Ｖｃｓをゲイン１でバッファリングし、それをＳＷ１を介してロウパスフィルタ回路ＬＰＦに出力する。ＳＷ１は、ＳＲＬＴがＰＷＭを‘Ｌ’レベル（オフレベル）に駆動している期間でオンとなる。エラーアンプ回路ＥＡは、ＬＰＦの出力電圧と所定の比較電圧Ｖｒ２との差分を増幅する。掛算回路ＭＵＬは、ＥＡの出力電圧と入力電圧検出信号Ｖｉｎ’を掛け算し、その結果となる出力信号Ｖｍを生成する。２乗回路ＳＱは、Ｖｍを２乗し、その結果となる出力信号Ｖｓを生成する。ＣＭＰｐは、ＶｃｓがＶｓを越えた際にリセット信号ＲＴを出力する。

この図１の電源装置は、主に２つの特徴を備えている。第１の特徴は、整流回路ＤＢ１の高電位出力ノード（Ｎｄｂ１）側にトランジスタＱ１を設け、ＤＢ１の低電位出力ノード（Ｖｏｕｔ（＋））側にインダクタＬ１を設け、Ｑ１とＬ１の間のノードとＶｏｕｔ（＋）の間に出力容量Ｃｏｕｔを設けたハイサイド型の反転コンバータの電源トポロジーを用いてＰＦＣ回路ＰＩＣ１による制御を行う点にある。この際に、特に、Ｑ１とＬ１の間に抵抗Ｒｃｓを設け、このＲｃｓの一端をＰＩＣ１の接地電源電圧ＧＮＤ１に接続した点や、ノード（Ｎｄｂ１）とＧＮＤ１の間を抵抗分圧することで入力電圧検出信号Ｖｉｎ’を得る点が特徴的となっている。第２の特徴は、掛算回路ＭＵＬの後段に２乗回路ＳＱを備え、このＳＱの出力信号Ｖｓによってデューティ制御信号ＰＷＭのオンレベル期間を定める点にある。これらの特徴の詳細については、以降にて適宜説明を行う。

<<電源装置［１］の全体回路動作>>
図２は、図１の概略的な動作例を示す波形図である。図３は、図１における２乗回路ＳＱの動作概念を表す説明図である。図２に示すように、まず、デューティ制御信号ＰＷＭが‘Ｈ’レベル（オンレベル）の場合、トランジスタＱ１がオンに駆動され、抵抗Ｒｃｓを介してインダクタＬ１に右肩上がりの入力電流Ｉｉｎが流れ、Ｌ１に電力が蓄積される。このＩｉｎの増加に伴い、Ｒｃｓの一端（ノードＮｓｗ）に生じる検出電圧Ｖｃｓも右肩上がりに増加する。

一方、このＶｃｓが２乗回路ＳＱの出力信号Ｖｓの電圧値に到達すると、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが生成され、ＰＷＭが‘Ｌ’レベル（オフレベル）に遷移し、Ｑ１がオフに駆動される。そうすると、Ｌ１に蓄えられた電力を起電力として、正極出力ノードＶｏｕｔ（＋）→負極出力ノードＶｏｕｔ（−）→ダイオードＤ１→抵抗Ｒｃｓの経路で出力電流Ｉｏｕｔが流れ、このＩｏｕｔによって負荷回路ＬＯＤ（ＬＥＤ［１］〜ＬＥＤ［ｎ］）が駆動される。このＱ１がオフの期間では、インダクタＬ１に流れる電流（出力電流Ｉｏｕｔ）は右肩下がりに減少し、Ｒｃｓの一端（Ｎｓｗ）に生じるＶｃｓも同様に減少する。そして、このＶｃｓがコンパレータ回路ＣＭＰｚの比較電圧Ｖｒ１を下回ると、セット信号ＳＴが生成され、Ｑ１が再びオンに駆動される。

比較電圧Ｖｒ１は、例えば数ｍＶ〜百ｍＶ程度といったゼロに近い値に設定されており、これに伴い、出力電流Ｉｏｕｔの値がほぼゼロとなった際にセット信号（ゼロ電流検出信号）ＳＴが生成され、Ｑ１がオンに駆動されることになる。すなわち、図１の電源装置は、電流臨界モードで動作する。また、図１において、ロウパスフィルタ回路ＬＰＦには、ＳＷ１を介してＱ１がオフの期間の検出電圧Ｖｃｓ（すなわち出力電流Ｉｏｕｔの検出結果）が入力される。エラーアンプ回路ＥＡは、このＩｏｕｔの検出値と予め定めたＩｏｕｔの設定値（Ｖｒ２）との差分を検出する。掛算回路ＭＵＬは、入力電圧検出信号Ｖｉｎ’にＥＡの検出結果を反映して出力信号Ｖｍを生成する。Ｖｉｎ’は、正弦波（厳密には正弦波の絶対値波形）となる入力電圧Ｖｉｎに比例した波形となるため、Ｖｍは、正弦波（厳密には正弦波の絶対値波形）であると共に、その電圧振幅がＥＡの検出結果に応じて変動する波形となる。

２乗回路ＳＱの出力信号Ｖｓは、Ｖｍを２乗した値であるため、図２に示すように、正弦波を尖らせたような波形形状となる。前述したように、このような波形形状を持つＶｓに基づいてデューティ制御信号ＰＷＭの‘Ｈ’レベル（Ｑ１のオン）期間を定めることで、定性的には、図３のようにして、商用電源ライン（ＡＣ）に生じる交流電流Ｉａｃを正弦波に近づけることが可能となる。図３において、仮に２乗回路ＳＱを備えない場合、図１の電源装置は、前述した図３１のフライバックコンバータと同様に、Ｑ１がオンの期間のみで入力電流Ｉｉｎ（商用電源（ＡＣ）の交流電流Ｉａｃ）が流れる回路方式であるため、図３４（ｂ）と同様に正弦波を基準に凸成分が加わった台形波状の電流波形（Ｉａｃ’）となる。

そこで、この台形波（Ｉａｃ’）における凸成分を相殺するため、２乗回路ＳＱが正弦波を基準に凹成分を備えた出力信号Ｖｓを生成し、図１の電源装置が、これに基づいて仮想的な電流波形（Ｉａｃ”）（Ｉｉｎ（Ｉａｃ）がＱ１のオン・オフ期間で流れると仮定した電流波形）を生成する。そうすると、実際には、Ｑ１のオン期間のみでＩｉｎ（Ｉａｃ）が流れるため、この凹成分に凸成分が加わり、結果的に、正弦波に近い電流波形（Ｉａｃ）が得られる。なお、この概念からは、２乗回路ＳＱは、必ずしも２乗である必要はなく、凹成分を相殺するだけの凸成分を持つ乗数であればよい。

ここで、特に限定はされないが、図１の電源装置において、各回路の具体的な数値例を挙げると、次のようになる。入力電圧Ｖｉｎは、８５〜２６４Ｖｒｍｓ等といった商用電源（ＡＣ）（交流電圧Ｖａｃ）を全波整流した値である。抵抗Ｒａｃ１およびＲａｃ２の抵抗値は、それぞれ、３ＭΩおよび２７ｋΩ等であり、この場合、入力電圧検出信号Ｖｉｎ’はＶｉｎの約１／１００程度の電圧値となる。ＰＦＣ回路ＰＩＣ１の電源電圧ＶＣＣは２０Ｖ等である。インダクタＬ１のインダクタンス値は１ｍＨ等であり、出力容量Ｃｏｕｔの容量値は２μＦ等である。Ｖｏｕｔ（−）を基準にＶｏｕｔ（＋）に生じる出力電圧Ｖｏｕｔは、順方向電圧３Ｖを持つＬＥＤを２０個接続するものとして６０Ｖ等である。抵抗Ｒｃｓの抵抗値は、１Ω等である。ここで、負荷回路（ＬＥＤ）の消費電力を１０Ｗ等とすると、出力電流Ｉｏｕｔの電流値は、０．１７Ａ（＝１０／６０）となる。この場合、Ｒｃｓでの消費電力は２９ｍＷ（＝０．１７×０．１７×１）となり、これによる損失が電源装置全体の電力変換効率に与える影響は小さい。

また、図２に示したような正弦波状の入力電圧検出信号Ｖｉｎ’は、厳密には、トランジスタＱ１がオフの際に生じる。Ｑ１がオンの際、Ｖｉｎ’は、ほぼＧＮＤ１の電圧レベルに固定される。したがって、実際には、このＱ１がオフの際のＶｉｎ’に応じた正弦波を掛算回路ＭＵＬに出力するため、例えば、図４に示すような保持回路をＭＵＬの入力部分に挿入する。図４に示す保持回路は、Ｖｉｎ’をアノード入力とするダイオードＤ２と、Ｄ２のカソードとＧＮＤ１の間に並列接続された容量Ｃｈおよび抵抗Ｒｈ（すなわちＣｈ，Ｒｈからなるロウパスフィルタ回路）を備えている。各素子定数は、低域遮断周波数、ＡＣ電圧検出抵抗（Ｒａｃ１，Ｒａｃ２）と容量Ｃｈでの応答性、ならびにノイズ耐性などから定められる。例えば、ロウパスフィルタ回路は、ＡＣ周波数（例えば５０Ｈｚ、６０Ｈｚ）を通し、スイッチング周波数（例えば２５ｋＨｚ以上）を十分に遮断するような周波数特性を持つ。このような保持回路を用いると、Ｑ１がオフの際のＶｉｎ’を時系列的に平均化し、Ｄ２のカソード上の電圧をＶｉｎ’に応じた正弦波に整形することが可能となる。

<<電源装置［１］の詳細回路動作>>
次に、図５を参照して、図１の電源装置における主要部の詳細な動作例について説明する。図５は、図２の一部を拡大した波形図であり、図２におけるデューティ制御信号（トランジスタＱ１のゲート電圧）ＰＷＭとインダクタＬ１に流れる電流ＩＬ１を抽出したものとなっている。図２では、説明の便宜上、ＰＷＭの１周期が長くなっており、各周期毎のインダクタＬ１に流れる電流ＩＬ１のピーク値も大きく異なっているが、実際には、ＰＷＭの１周期は短く、ある短時間では、図５に示すように、ＩＬ１のピーク値Ｉｐｋはほぼ一定とみなせる。このＩＬ１のピーク値Ｉｐｋは、インダクタＬ１のインダクタンス値をＬ１、Ｑ１のオン期間をＴｏｎ、オフ期間をＴｏｆｆとし、（抵抗Ｒｃｓの両端電圧）≪Ｖｏｕｔ、ならびに（Ｑ１の電圧降下）≪Ｖｏｕｔとすると、式（１Ｂ）となる。

Ｉｐｋ＝（Ｖｉｎ／Ｌ１）×Ｔｏｎ＝（Ｖｏｕｔ／Ｌ１）×Ｔｏｆｆ （１Ｂ）
式（１Ｂ）により、ＰＷＭの１周期Ｔｓｗは式（２Ｂ）となる。

Ｔｓｗ＝Ｔｏｎ＋Ｔｏｆｆ＝（（Ｖｉｎ＋Ｖｏｕｔ）／Ｖｏｕｔ）×Ｔｏｎ （２Ｂ）
これらの式を用いて、ＰＷＭの１周期における入力電流Ｉｉｎの平均値Ｉｉｎ＿ａｖｅは、式（３Ｂ）で定められる。

また、トランジスタＱ１とインダクタＬ１の間にＰＦＣ回路ＰＩＣ１の接地電源電圧ＧＮＤ１が接続されているため、入力電圧検出信号Ｖｉｎ’は、式（４Ｂ）となり、（Ｖｉｎ＋Ｖｏｕｔ）に比例した値となる。

Ｖｉｎ’＝（Ｒａｃ２／（Ｒａｃ１＋Ｒａｃ２））×（Ｖｉｎ＋Ｖｏｕｔ） （４Ｂ）
式（４Ｂ）における（Ｒａｃ２／（Ｒａｃ１＋Ｒａｃ２））をＫ２とおき、エラーアンプ回路ＥＡの出力信号をＫ１とおくと、掛算回路ＭＵＬの出力信号ＶｍはＶｍ＝Ｋ１・Ｋ２・（Ｖｉｎ＋Ｖｏｕｔ）となる。したがって２乗回路ＳＱの出力信号Ｖｓは、式（５Ｂ）となる。式（５Ｂ）において、Ｋ＝（Ｋ１・Ｋ２）^２である。

Ｖｓ＝Ｋ・（Ｖｉｎ＋Ｖｏｕｔ）^２ （５Ｂ）
コンパレータ回路ＣＭＰｐは、抵抗Ｒｃｓによる検出電圧Ｖｃｓが出力信号Ｖｓに達した際にＱ１をオフに制御するため、式（１Ｂ）のＩｐｋを用いてＲｃｓ×Ｉｐｋ＝式（５Ｂ）とおき、その結果、Ｔｏｎは、式（６Ｂ）となる。

Ｔｏｎ＝（（Ｋ・Ｌ１）／Ｒｃｓ）×（Ｖｉｎ＋Ｖｏｕｔ）^２／Ｖｉｎ （６Ｂ）
式（３Ｂ）に式（６Ｂ）を代入すると、式（７Ｂ）となり、Ｉｉｎ＿ａｖｅ（入力電流Ｉｉｎ）は（Ｖｉｎ＋Ｖｏｕｔ）に比例した値となり、その結果、正弦波に近い波形となる。

Ｉｉｎ＿ａｖｅ＝（Ｋ／（２・Ｒｃｓ））×Ｖｏｕｔ・（Ｖｉｎ＋Ｖｏｕｔ）（７Ｂ）
このように、図１の電源装置（ＰＦＣ回路ＰＩＣ１）は、数式上の概念では、入力電圧検出信号Ｖｉｎ’を（Ｖｉｎ＋Ｖｏｕｔ）の関数で取得し、これを２乗することで式（６Ｂ）に示すようにＴｏｎに（Ｖｉｎ＋Ｖｏｕｔ）^２／Ｖｉｎの項を作り出し、このＴｏｎで式（３Ｂ）における分母の値（Ｖｉｎ＋Ｖｏｕｔ）を打ち消している。そして、これによって、式（３Ｂ）のＩｉｎ＿ａｖｅを、正弦波であるＶｉｎの関数に近づけている。

一方、Ｉｉｎ＿ａｖｅを完全なＶｉｎの関数とするため、例えば図６に示すような構成例を用いることが考えられる。図６は、図１の比較例となる回路構成を示す概略図である。図６のＰＦＣ回路ＰＩＣ２では、定数（Ｖｏｕｔ）の関数を生成する定数生成回路ＶＯＧＥＮと、２入力の加算回路ＡＤＤと、３入力の掛算回路ＭＵＬ’が設けられる。ＡＤＤは、式（４Ｂ）に示したＶｉｎ’からＶＯＧＥＮの出力（Ｋ２・Ｖｏｕｔ）を減算し、これによってＫ２・Ｖｉｎを出力する。ＭＵＬ’は、ＡＤＤの出力と、Ｖｉｎ’と、エラーアンプ回路ＥＡの出力信号Ｋ１とを掛け算し、これによって出力信号Ｖｍ’（＝Ｋ１・（Ｋ２）^２・Ｖｉｎ・（Ｖｉｎ＋Ｖｏｕｔ））を生成する。図１の出力信号Ｖｓの代わりにこのＶｍ’を用いると、Ｔｏｎに（Ｖｉｎ＋Ｖｏｕｔ）の項が作り出せるため、これによって式（３Ｂ）における分母の値（Ｖｉｎ＋Ｖｏｕｔ）が打ち消され、Ｉｉｎ＿ａｖｅを完全なＶｉｎの関数とすることができる。

しかしながら、図６のような構成例を用いると、例えば次のような点が懸念される。まず、定数生成回路ＶＯＧＥＮによって最適な定数（Ｋ２・Ｖｏｕｔ）を生成するために調整用の外部端子が必要となる恐れがある。すなわち、ＰＦＣ回路ＰＩＣ１は、例えば少ない外部ピン（例えば６ピンや８ピン）を持つ小型の半導体パッケージで実現されるが、適用製品に応じて変わり得るＶｏｕｔやＫ２に対応するためには追加の外部端子が必要とされ、電源装置の小型化が困難となり得る。また、加算回路ＡＤＤや３入力の掛算回路ＭＵＬ’も必要となるため、これに伴うＰＦＣ回路（電源装置）の大型化やコストの増大も懸念される。そこで、図１のような電源装置を用いると、小型ならびに低コストな構成によって、完全な正弦波ではないが、実用上は十分な質を持つ（すなわち高調波成分を必要十分に低減可能な）略正弦波状の入力電流波形が生成可能になる。

図７（ａ）、（ｂ）は、図１の電源装置を用いた場合の入力電流波形のシミュレーション結果を示す波形図である。図７（ａ）には、正弦波である理想的な入力電流波形（理想系）と、図１の電源装置を用いた場合に式（７Ｂ）によって算出される理論上の入力電流波形（２乗回路制御）の一例が示されている。図７（ｂ）には、図１の電源装置を対象として電源回路シミュレータによる検証を行った結果の一例が示されている。図７（ａ）に示すように、理論上の入力電流波形（２乗回路制御）は、式（７Ｂ）から判るように、波形形状自体は正弦波となるが、ゼロクロスの箇所に（Ｋ／（２・Ｒｃｓ））・Ｖｏｕｔ^２で算出されるオフセット歪みが存在する。ただし、図７（ｂ）に示すように、電源装置全体の回路動作では、このゼロクロスでの歪みの影響は特に問題とならないレベルであり、実用上は十分な波形品質を確保することが可能となる。

<<電源装置［１］の適用例>>
図８は、図１の電源装置を備えたＬＥＤ照明装置の概略構成例を示す外形図である。図８に示すＬＥＤ照明装置ＳＹＳ＿ＬＥＤは、電球型のＬＥＤ照明となっており、その内部に複数の発光ダイオードＬＥＤと、当該ＬＥＤに電力を供給し、図１の電源装置に該当する配線基板ＢＤが備わっている。ＢＤ上には、例えば、それぞれ独立した部品（パッケージ部品）となるＰＦＣ回路（半導体装置）ＰＩＣ１、抵抗Ｒａｃ，Ｒｃｓ、整流回路ＤＢ１、ＡＣラインフィルタ回路ＦＬＴ、トランジスタＱ１、ダイオードＤ１、出力容量Ｃｏｕｔ、インダクタＬ１等が実装される。ＢＤの直径は、例えば４ｃｍ等である。特に、ＬＥＤ照明装置等では、このような小型の配線基板ＢＤを用いて電源装置を実現する必要があるため、各部品（パッケージ部品）の小型化が求められる。

例えば、図３１に示したようなフライバックコンバータを用いた場合、特に、そのトランスＴＲ１のサイズが大きいため（例えば、１次巻線側のインダクタンス値が１ｍＨ程度の場合、縦×横×高さがそれぞれ１５ｍｍ程度）、小型化が十分に図れない恐れがある。そこで、図１の電源装置を用いると、１次巻線および２次巻線を備えたトランスが不要となり、更に、電流検出用の抵抗Ｒｃｓからの情報によってデューティ制御信号ＰＷＭのオンレベルとオフレベルの両方の切り替えタイミングを定めることができることから、補助巻線を備えたトランスも不要となる。したがって、トランスの代わりにインダクタＬ１を備えればよく、電源装置の小型化が可能となり、部品コストの低減も図れる。インダクタンス値が１ｍＨ程度のインダクタＬ１は、例えば図３１におけるトランスＴＲ１の約半分程度の体積で実現可能である。なお、図８におけるＡＣラインフィルタ回路ＦＬＴは、商用電源（ＡＣ）から入力される高調波成分を除去するためのフィルタ回路であり、図１における商用電源（ＡＣ）と整流回路ＤＢ１の間に配置される。

<<掛算回路および２乗回路の詳細>>
図９は、図１の電源装置において、その掛算回路ＭＵＬの詳細な構成例を示す回路図である。図９に示す掛算回路ＭＵＬは、ｎｐｎ型のバイポーラトランジスタＱＮ１〜ＱＮ６と、ｐｎｐ型のバイポーラトランジスタＱＰ１，ＱＰ２と、電流源ＩＳ１，ＩＳ２，ＩＳｂ，ＩＳ３を備えている。ＩＳ１は、入力電圧ＩＮ１（図１のＶｉｎ’）に比例して電流値Ｉ１が変動する可変電流源であり、ＩＳ２は、入力電圧ＩＮ２（図１のＥＡの出力電圧）に比例して電流値Ｉ２が変動する可変電流源である。ＩＳ３の電流値Ｉ３は、内部定数に比例し、ＩＳｂの電流値は、設計定数で定められる。図９の掛算回路は、一般的にトランスリニア回路と呼ばれるものである。図９において、ＱＮ１〜ＱＮ６で構成される閉ループ回路に着目すると、ＱＮ１〜ＱＮ６のエミッタ・ベース間電圧をＶＢＥ１〜ＶＢＥ６として、「ＶＢＥ１＋ＶＢＥ２＋ＶＢＥ３＝ＶＢＥ４＋ＶＢＥ５＋ＶＢＥ６」の関係が成り立つ。

一方、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＱＮ５，ＱＮ６に流れるコレクタ電流（エミッタ電流）は、それぞれ、Ｉ１，Ｉ２，Ｉｑｎ３，Ｉｏ，Ｉ３，Ｉｑｎ３である。ここで、バイポーラトランジスタのエミッタ・ベース間電圧ＶＢＥは、そのベース電流が無視できるものとして、コレクタ電流（エミッタ電流）Ｉ、定数Ｖ_Ｔおよび定数Ｉ_Ｓを用いて、ＶＢＥ≒Ｖ_Ｔ・ｌｎ（Ｉ／Ｉ_Ｓ）で表される。したがって、「Ｉ１・Ｉ２・Ｉｑｎ３＝Ｉｏ・Ｉ３・Ｉｑｎ３」の関係が成り立ち、「Ｉｏ＝（（Ｉ１・Ｉ２）／Ｉ３）」となる。このＩｏを電圧値に変換することで、ＩＮ１（図１のＶｉｎ’）とＩＮ２（図１のＥＡの出力電圧）の掛算結果となる図１の出力信号Ｖｍが得られる。

図１０は、図１の電源装置において、その２乗回路ＳＱの詳細な構成例を示す回路図である。図１０に示す２乗回路ＳＱは、ｎｐｎ型のバイポーラトランジスタＱＮ１１〜ＱＮ１４と、ｐｎｐ型のバイポーラトランジスタＱＰ１１，ＱＰ１２と、電流源ＩＳ１０，ＩＳｂを備え、図９と同様にトランスリニア回路となっている。ＩＳ１０は、入力電圧ＩＮ３（図１のＶｍ）に比例して電流値Ｉ１０が変動する可変電流源である。ＩＳｂの電流値Ｉｂは、設計定数で定められる。図１０において、ＱＮ１１〜ＱＮ１４で構成される閉ループ回路に着目すると、ＱＮ１１〜ＱＮ１４のエミッタ・ベース間電圧をＶＢＥ１１〜ＶＢＥ１４として、「ＶＢＥ１１＋ＶＢＥ１２＝ＶＢＥ１３＋ＶＢＥ１４」の関係が成り立つ。一方、ＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＮ１４に流れるコレクタ電流（エミッタ電流）は、それぞれ、Ｉ１０，Ｉ１０，Ｉｂ，Ｉｏである。したがって、「Ｉ１０・Ｉ１０＝Ｉｂ・Ｉｏ」の関係が成り立ち、「Ｉｏ＝（（Ｉ１０）^２／Ｉｂ）」となる。このＩｏを電圧に変換することで、ＩＮ３（図１のＶｍ）を２乗した図１の出力信号Ｖｓが得られる。

一般的に、掛算回路ＭＵＬや２乗回路ＳＱは、例えば、オペアンプ回路を用いた演算回路を代表に様々な回路方式で実現可能である。ただし、オペアンプ回路を用いた演算回路は、高精度ではあるが、回路面積が大きく、また消費電力も大きくなる。そこで、図９および図１０のようなトランスリニア回路を用いると、回路面積を小さくでき、また消費電力を比較的小さくすることも可能である。なお、ここでは、トランスリニア回路をバイポーラトランジスタを用いて実現したが、例えば、ＭＯＳトランジスタのサブスレッショルド領域（ソース・ドレイン間電流がゲート・ソース間電圧に対して指数関数的に上昇する領域）を用いて実現することも可能である。この場合、更なる回路面積の低減や消費電力の低減が図れる。

<<電源装置［１］の効果>>
以上、本実施の形態１の電源装置を用いることによる主要な効果を纏めると、次のようになる。第１の効果として、電源装置の小型化または低コスト化が実現可能になる。この効果は、前述したように、まず、ハイサイド型の反転コンバータ（極性反転型チョッパ方式と呼ばれることもある）の電源トポロジーを用いると共に、電流検出用抵抗Ｒｃｓの挿入位置とＰＦＣ回路ＰＩＣ１の接地電源電圧ＧＮＤ１の接続箇所とを最適化し、トランスを不要にしたことから得られる。また、ＰＦＣ回路ＰＩＣ１においては、図６に示したような加算回路ＡＤＤや３入力掛算回路ＭＵＬ’等の複雑な回路を用いる代わりに、２乗回路ＳＱを用いたことから得られる。

第２の効果として、入力電流に生じ得る高調波成分を低減することが可能となる。この効果は、前述したように、２乗回路ＳＱを用いたことや、加えて、ハイサイド型の反転コンバータの電源トポロジーとの組み合わせで、入力電圧検出信号Ｖｉｎ’を（Ｖｉｎ＋Ｖｏｕｔ）の関数として取得できるように構成したことから得られる。第３の効果として、電力変換効率の向上が図れる。この効果は、フライバックコンバータのようなトランスを用いる電源トポロジーではなく、ハイサイド型の反転コンバータの電源トポロジーを用いたことから得られる。

なお、図１の電源装置では、入力電圧検出信号Ｖｉｎ’を掛算回路ＭＵＬによって掛け算したのち、２乗回路ＳＱによって２乗したが、Ｖｉｎ’をＳＱによって２乗したのち、ＭＵＬによって掛け算するように構成することも可能である。ただし、この場合、Ｖｉｎ’が２乗されてＭＵＬに入力されるため、Ｖｉｎ’が大きい場合と小さい場合でＭＵＬに入力される信号レベルの差が非常に大きくなり、ＰＦＣ回路内部で信号動作範囲を確保することに困難が生じる恐れがある。この観点から図１のような接続順序を用いる方が望ましい。例えば、特許文献１のような構成を用いる場合、２乗回路のゲイン調整が必要となる関係上、前述した接続順序を後者のようにする必要があるが、本実施の形態ではゲイン調整は不要であるため、前者の接続順序を用いることができる。

また、図１の電源装置は、前述したように、主に２つの特徴（２乗回路ならびに電源トポロジー）を備えるが、必ずしも両方の特徴を備える必要はなく、いずれか一方の特徴を備えるのみでも十分に有益な効果が得られる。ただし、より有益な効果を得るためには、両方の特徴を備えることが望ましい。

（実施の形態２）
本実施の形態２では、図１に示した電源装置の変形例について説明する。

<<電源装置［２］の全体回路構成>>
図１１は、本発明の実施の形態２による電源装置において、その回路構成の一例を示す概略図である。ここでは、図１の電源装置との相違点に着目して説明を行う。図１１に示す電源装置は、図１の電源装置と比較して、ＰＦＣ回路の接地電源電圧ＧＮＤ１の接続箇所及びこれに伴う検出電圧Ｖｃｓの取得箇所と、ダイオードＤ１の位置が異なることに加えて、ＰＦＣ回路に対して出力電圧Ｖｏｕｔをフィードバックする方式となっている点が異なっている。すなわち、図１１の電源装置では、ＰＦＣ回路ＰＩＣ３のＧＮＤ１が、抵抗ＲｃｓのトランジスタＱ１側のノードＮｓｗに接続され、ＰＩＣ３が、ＲｃｓのインダクタＬ１側のノードから検出電圧Ｖｃｓを取得する構成となっている。また、ダイオードＤ１は、Ｌ１の一端と正極出力ノードＶｏｕｔ（＋）の間で、Ｌ１側をアノード、Ｖｏｕｔ（＋）側をカソードとして挿入されている。これに伴い、負極出力ノードＶｏｕｔ（−）はノードＮｓｗおよびＧＮＤ１に接続されている。

さらに、図１１に示す電源装置は、Ｖｏｕｔ（＋）とＶｏｕｔ（−）の間に直列接続された抵抗Ｒｆｂ１，Ｒｆｂ２を備え、これによる出力電圧Ｖｏｕｔの抵抗分圧ノードから出力電圧検出信号Ｖｏｕｔ’を出力する構成となっている。このＶｏｕｔ’は、ＰＦＣ回路ＰＩＣ３のエラーアンプ回路ＥＡに入力され、ＥＡは、Ｖｏｕｔ’と、予め定めた出力電圧Ｖｏｕｔの設定値（比較電圧Ｖｒ２）との差分を検出し、掛算回路ＭＵＬに出力する。掛算回路ＭＵＬの出力信号Ｖｍは、図１のＰＦＣ回路ＰＩＣ１と同様に、２乗回路ＳＱを介してコンパレータ回路ＣＭＰｐに入力される。また、ＰＩＣ３は、抵抗Ｒｃｓによる検出電圧Ｖｃｓを入力として、−１倍のゲインで出力を行う反転バッファ回路ＩＢＦを備える。このＩＢＦの出力電圧は、図１のＰＩＣ１と同様に、ＣＭＰｐによってＳＱの出力信号Ｖｓと比較され、コンパレータ回路ＣＭＰｚによって比較電圧Ｖｒ１と比較される。

ここで、仮に、図１の電源装置に対して、電圧フィードバック方式を適用した場合（すなわち図１１のような抵抗Ｒｆｂ１，Ｒｆｂ２を追加した場合）、ＰＦＣ回路は、Ｒｆｂ１，Ｒｆｂ２の抵抗分圧によって検出した出力電圧に、抵抗ＲｃｓおよびダイオードＤ１で生じた電圧を加算した電圧を検出することになる。この場合、出力電圧の検出値に誤差が生じる恐れがある。一方、図１１の電源装置を用いると、ＰＦＣ回路ＰＩＣ３がＶｏｕｔ（−）をＧＮＤ１として出力電圧を検出するため、当該出力電圧を高精度に検出することが可能になる。

（実施の形態３）
本実施の形態３では、実施の形態１で述べた２乗回路ＳＱをフライバックコンバータに適用した場合について説明する。

<<電源装置［３］の全体回路構成>>
図１２は、本発明の実施の形態３による電源装置において、その回路構成の一例を示す概略図である。図１２に示す電源装置は、整流回路ＤＢ１と、力率改善（ＰＦＣ）回路（半導体装置）ＰＩＣ４と、トランジスタ（スイッチ素子）Ｑ１と、抵抗Ｒａｃ１，Ｒａｃ２，Ｒｃｓ，Ｒｆｂ１，Ｒｆｂ２と、トランスＴＲ１と、ダイオードＤ１と、出力容量Ｃｏｕｔを備えている。Ｃｏｕｔは、正極出力ノードＶｏｕｔ（＋）と負極出力ノードＶｏｕｔ（−）の間に接続され、Ｖｏｕｔ（−）を基準にＶｏｕｔ（＋）に生成された出力電圧Ｖｏｕｔを負荷回路（図示せず）に供給する。Ｖｏｕｔ（−）は、接地電源電圧ＧＮＤ１に接続される。

ＤＢ１は、商用電源（ＡＣ）（交流電圧Ｖａｃ、交流電流Ｉａｃ）を全波整流し、ＧＮＤ１を基準として整流出力ノードＮｄｂ１に入力電圧Ｖｉｎならびに入力電流Ｉｉｎを出力する。Ｒａｃ１，Ｒａｃ２は、Ｎｄｂ１とＧＮＤ１の間に直列接続され、その共通接続ノードからＶｉｎを抵抗分圧した値となる入力電圧検出信号Ｖｉｎ’を出力する。トランスＴＲ１は、１次巻線（インダクタ）ＬＭ１と２次巻線（インダクタ）ＬＭ２と補助巻線（インダクタ）ＬＭｓを備える。トランジスタ（ここではｎチャネル型のパワーＭＯＳトランジスタ）Ｑ１は、ドレインがＬＭ１を介してＮｄｂ１に、ソースが抵抗Ｒｃｓの一端に接続され、ゲートがＰＦＣ回路ＰＩＣ４からのデューティ制御信号ＰＷＭによって駆動される。Ｒｃｓの他端はＧＮＤ１に接続される。ダイオードＤ１は、アノードがＬＭ２を介してＧＮＤ１に接続され、カソードがＶｏｕｔ（＋）に接続される。Ｒｆｂ１，Ｒｆｂ２は、Ｖｏｕｔ（＋）とＶｏｕｔ（−）（ＧＮＤ１）の間に直列接続され、その共通接続ノードから出力電圧Ｖｏｕｔを抵抗分圧した値となる出力電圧検出信号Ｖｏｕｔ’を出力する。

ＰＦＣ回路（半導体装置）ＰＩＣ４は、接地電源電圧ＧＮＤ１と電源電圧ＶＣＣによって動作し、入力電圧検出信号Ｖｉｎ’と抵抗Ｒｃｓによる検出電圧Ｖｃｓと出力電圧検出信号Ｖｏｕｔ’を受けて、デューティ制御信号ＰＷＭを出力する。ＰＩＣ４は、掛算回路ＭＵＬと、２乗回路ＳＱと、コンパレータ回路ＣＭＰｐ，ＣＭＰｚと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、エラーアンプ回路ＥＡと、保護用のツェナーダイオードＺＤ１を備えている。

セットリセットラッチ回路ＳＲＬＴは、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが出力された際にドライバ回路ＤＲＶを介してデューティ制御信号ＰＷＭを‘Ｌ’レベル（オフレベル）に駆動し、コンパレータ回路ＣＭＰｚからセット信号ＳＴが出力された際にＤＲＶを介してＰＷＭを‘Ｈ’レベル（オンレベル）に駆動する。ＣＭＰｚは、トランスＴＲ１の補助巻線ＬＭｓによって得られた検出電圧Ｖｚが所定の比較電圧Ｖｒ１よりも低くなった際にＳＴを出力する。なお、Ｖｚに高電圧が生じた際にはＺＤ１によるクランプ動作によってＣＭＰｚが保護される。エラーアンプ回路ＥＡは、出力電圧検出信号Ｖｏｕｔ’と所定の比較電圧Ｖｒ２との差分を増幅する。掛算回路ＭＵＬは、ＥＡの出力電圧と入力電圧検出信号Ｖｉｎ’を掛け算し、その結果となる出力信号Ｖｍを生成する。２乗回路ＳＱは、Ｖｍを２乗し、その結果となる出力信号Ｖｓを生成する。ＣＭＰｐは、抵抗Ｒｃｓによる検出電圧ＶｃｓがＶｓを越えた際にリセット信号ＲＴを出力する。

<<電源装置［３］の全体回路動作>>
図１３は、図１２の概略的な動作例を示す波形図である。図１３に示すように、まず、デューティ制御信号ＰＷＭが‘Ｈ’レベル（オンレベル）の場合、トランジスタＱ１がオンに駆動され、トランスＴＲ１の１次巻線ＬＭ１に右肩上がりの入力電流Ｉｉｎが流れると共に、ＴＲ１に電力が蓄積される。このＩｉｎの増加に伴い、検出電圧Ｖｃｓも右肩上がりに増加する。一方、このＶｃｓが２乗回路ＳＱの出力信号Ｖｓの電圧値に到達すると、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが生成され、ＰＷＭが‘Ｌ’レベル（オフレベル）に遷移し、Ｑ１がオフに駆動される。そうすると、ＴＲ１のＬＭ１およびＬＭ２の電圧極性がそれぞれ反転するため、ＴＲ１の蓄積電力がＬＭ２を介して放出される。すなわち、ダイオードＤ１が順方向にバイアスされ、負荷回路に対して出力電流Ｉｏｕｔが供給されると共に出力容量Ｃｏｕｔの充電が行われる。このＱ１がオフの期間では、ＬＭ２に流れる電流（出力電流Ｉｏｕｔ）は右肩下がりに減少する。そして、ＴＲ１の蓄積電力がゼロ（Ｉｏｕｔがゼロ）になると補助巻線ＬＭｓの検出電圧Ｖｚがゼロに向けて急激に低下し、このＶｚがコンパレータ回路ＣＭＰｚの比較電圧Ｖｒ１を下回ると、セット信号ＳＴが生成され、Ｑ１が再びオンに駆動される。すなわち、図１２の電源装置は、電流臨界モードで動作する。

また、図１２において、エラーアンプ回路ＥＡは、出力電圧検出信号Ｖｏｕｔ’と、予め定めたＶｏｕｔ’の設定値（Ｖｒ２）との差分を検出する。掛算回路ＭＵＬは、入力電圧検出信号Ｖｉｎ’にＥＡの検出結果を反映して出力信号Ｖｍを生成する。Ｖｉｎ’は、正弦波（厳密には正弦波の絶対値波形）となる入力電圧Ｖｉｎに比例した波形となるため、Ｖｍは、正弦波（厳密には正弦波の絶対値波形）であると共に、その電圧振幅がＥＡの検出結果に応じて変動する波形となる。２乗回路ＳＱの出力信号Ｖｓは、Ｖｍを２乗した値であるため、図１３に示すように、正弦波を尖らせたような波形形状となる。

ここで、図１２の電源装置は、前述した図１の電源装置と同様に、トランジスタＱ１のオン期間に入力電流Ｉｉｎが流れ、オフ期間に出力電流Ｉｏｕｔが流れる回路方式となっている。この場合、仮に２乗回路ＳＱを備えない場合には、図３４で説明したように、交流電流Ｉａｃ（入力電流Ｉｉｎ）の波形が台形波状になり得る。そこで、図１の場合と同様にして、正弦波を尖らせたような波形形状を持つＶｓに基づいてデューティ制御信号ＰＷＭの‘Ｈ’レベル（Ｑ１のオン）期間を定めることで、商用電源ライン（ＡＣ）に生じる交流電流Ｉａｃを正弦波に近づけることが可能となる。

<<電源装置［３］の詳細回路動作>>
次に、図１４を参照して図１２の電源装置における主要部の詳細な動作例について説明する。図１４は、図１３の一部を拡大した波形図であり、図１３におけるデューティ制御信号（トランジスタＱ１のゲート電圧）ＰＷＭと、トランスＴＲ１の１次側に流れる入力電流Ｉｉｎおよび２次側に流れる出力電流Ｉｏｕｔを抽出したものとなっている。まず、１次巻線ＬＭ１のインダクタンス値をＬＭ１、２次巻線ＬＭ２のインダクタンス値をＬＭ２、ＬＭ１の巻線数をｎ１、ＬＭ２の巻線数をｎ２とすると、トランスの特性から式（１Ｃ）の関係が成り立つ。

ｎ１×Ｉｉｎ＝ｎ２×Ｉｏｕｔ
ＬＭ２＝ＬＭ１×（ｎ２／ｎ１）^２ （１Ｃ）
図１４を参照して、Ｉｉｎのピーク値Ｉｐｋ１はトランジスタＱ１のオン期間Ｔｏｎを用いて式（２Ｃ）となり、Ｉｏｕｔのピーク値Ｉｐｋ２は、Ｑ１のオフ期間Ｔｏｆｆならびに出力電圧Ｖｏｕｔを用いて式（３Ｃ）となる。

Ｉｐｋ１＝（Ｖｉｎ／ＬＭ１）・Ｔｏｎ （２Ｃ）
Ｉｐｋ２＝（Ｖｏｕｔ／ＬＭ２）・Ｔｏｆｆ （３Ｃ）
式（３Ｃ）に式（１Ｃ）および式（２Ｃ）を代入すると、式（４Ｃ）が得られ、ＰＷＭの１周期Ｔｓｗは、式（５Ｃ）となる。

Ｔｏｆｆ＝（Ｖｉｎ／（（ｎ１／ｎ２）・Ｖｏｕｔ））×Ｔｏｎ （４Ｃ）

これらの式を用いて、ＰＷＭの１周期における入力電流Ｉｉｎの平均値Ｉｉｎ＿ａｖｅは、式（６Ｃ）で定められる。

一方、Ｖｉｎに対するＲａｃ１とＲａｃ２の抵抗分圧比をＫ２とすると、入力電圧検出信号Ｖｉｎ’はＶｉｎ’＝Ｋ２×Ｖｉｎとなり、エラーアンプ回路ＥＡの出力信号をＫ１とおくと、掛算回路ＭＵＬの出力信号ＶｍはＶｍ＝Ｋ１・Ｋ２・Ｖｉｎとなる。したがって、２乗回路ＳＱの出力信号Ｖｓは、Ｋ＝（Ｋ１・Ｋ２）^２として、式（７Ｃ）となる。

Ｖｓ＝Ｋ・Ｖｉｎ^２ （７Ｃ）
コンパレータ回路ＣＭＰｐは、抵抗Ｒｃｓによる検出電圧Ｖｃｓが出力信号Ｖｓに達した際にＱ１をオフに制御するため、式（２Ｃ）のＩｐｋ１を用いてＲｃｓ×Ｉｐｋ１＝式（７Ｃ）とおき、その結果、Ｔｏｎは、式（８Ｃ）となる。

Ｔｏｎ＝（（Ｋ・ＬＭ１）／Ｒｃｓ）×Ｖｉｎ （８Ｃ）
式（６Ｃ）に式（８Ｃ）を代入すると、Ｉｉｎ＿ａｖｅは、式（９Ｃ）となる。

このように、図１２の電源装置（ＰＦＣ回路ＰＩＣ４）は、数式上の概念では、入力電圧検出信号Ｖｉｎ’をＶｉｎの関数で取得し、これを２乗することで式（８Ｃ）に示すようにＴｏｎにＶｉｎの項を作り出し、このＴｏｎで式（６Ｃ）における分母の値（Ｖｉｎ＋（ｎ１／ｎ２）・Ｖｏｕｔ）を打ち消している。そして、これによって、式（６Ｃ）のＩｉｎ＿ａｖｅを、正弦波であるＶｉｎの関数に近づけている。

一方、Ｉｉｎ＿ａｖｅを完全なＶｉｎの関数とするため、更に、加算回路や定数生成回路等を設ける構成例も考えられるが、そうすると、図６の場合と同様に、追加の外部端子が必要となったり、ＰＦＣ回路の回路面積が大きくなるため、電源装置の小型化が十分に図れない恐れがある。そこで、図１２のような電源装置を用いると、小型ならびに低コストな構成によって、完全な正弦波ではないが、実用上は十分な質を持つ（すなわち高調波成分を必要十分に低減可能な）略正弦波状の入力電流波形が生成可能になる。

図１５（ａ）、（ｂ）は、図１２の電源装置を用いた場合の入力電流波形のシミュレーション結果を示す波形図である。図１５（ａ）には、正弦波である理想的な入力電流波形（理想系）と、図１２の電源装置を用いた場合に式（９Ｃ）によって算出される理論上の入力電流波形（２乗回路制御）の一例が示されている。図１５（ｂ）には、その比較対象として、前述した図３１の電源装置を用いた場合に式（２Ａ）によって算出される理論上の入力電流波形（２乗回路無し）の一例が示されている。図１５（ａ）、（ｂ）の比較から判るように、図１２の電源装置を用いることで、入力電流波形を正弦波に近づけることが可能となり、実用上は十分に高調波成分を低減することが可能となる。

<<電源装置［３］の各種変形例>>
図１６〜図１８のそれぞれは、図１２の電源装置を変形したそれぞれ異なる回路構成の一例を示す概略図である。ここでは、図１２の電源装置との差異に着目して説明を行う。図１６の電源装置は、図１２の電源装置と比較して出力情報のフィードバック方法が異なっている。すなわち、図１２の電源装置は、出力電圧Ｖｏｕｔの情報（すなわち出力電圧検出信号Ｖｏｕｔ’）をＰＦＣ回路ＰＩＣ４にフィードバックする構成例となっていたが、図１６の電源装置は、出力電流Ｉｏｕｔの情報を出力電流検出信号Ｉｏｕｔ’としてＰＦＣ回路ＰＩＣ５にフィードバックする構成例となっている。例えば、図１２の電源装置は、電圧駆動型の負荷回路を組み合わせる際に適した構成例となっており、図１６の電源装置は、発光ダイオードＬＥＤ等のような電流駆動型の負荷回路を組み合わせる際に適した構成例となっている。

図１６において、出力電流Ｉｏｕｔは、負極出力ノードＶｏｕｔ（−）の電流経路上（Ｖｏｕｔ（−）とＧＮＤ１の間）に挿入された抵抗Ｒｆｂ３によって電圧に変換される。ＰＦＣ回路ＰＩＣ５の外部に設けられたエラーアンプ回路ＥＡは、Ｒｆｂ３の一端（Ｖｏｕｔ（−））に生じたＩｏｕｔの大きさを表す電圧と予め定めたＩｏｕｔの設定値（比較電圧Ｖｒ２）との差分を検出する。そして、この検出結果によってＰＩＣ５の外部に設けられたｐｎｐ型のバイポーラトランジスタＱＰ２０のベースが制御され、そのエミッタから出力電流検出信号Ｉｏｕｔ’が生成される。

一方、ＰＦＣ回路ＰＩＣ５は、図１２のＰＩＣ４が備えたエラーアンプ回路ＥＡの代わりに、掛算回路ＭＵＬにおける２入力の一方をＱＰ２０のエミッタに接続するための配線ノードＮｉｏｆと、Ｎｉｏｆを介してＱＰ２０の動作点を定めるための電流を供給する定電流源ＩＢＳとを備えている。このＩＢＳとＱＰ２０は、Ｉｏｕｔの大きさを反映した可変電流源となり、この可変電流源は、図９に示した掛算回路ＭＵＬの定電流源ＩＳ２として用いることも可能である。

図１７の電源装置は、図１２に示した非絶縁型の電源装置を絶縁型に変更した構成例となっている。同様に、図１８の電源装置は、図１６に示した非絶縁型の電源装置を絶縁型に変更した構成例となっている。例えば、出力電力が大きい負荷回路を対象とする電源装置では、安全性等の観点から非絶縁型の構成が必要とされる場合があり、このような場合には、図１７または図１８のような電源装置を用いるとよい。

図１７において、トランスＴＲ１の１次巻線ＬＭ１側は、接地電源電圧ＧＮＤ１を基準に動作するのに対して、ＴＲ１の２次巻線ＬＭ２側は、接地電源電圧ＧＮＤ２を基準に動作する。すなわち、負極出力ノードＶｏｕｔ（−）はＧＮＤ２に接続される。Ｖｏｕｔ（−）を基準に正極出力ノードＶｏｕｔ（＋）に生成された出力電圧Ｖｏｕｔは、抵抗Ｒｆｂ１，Ｒｆｂ２によって抵抗分圧され、この抵抗分圧ノードがシャントレギュレータＳＲ１の制御ノードに接続される。ＳＲ１のカソードとＶｏｕｔ（＋）の間には、Ｖｏｕｔ（＋）側から順に抵抗Ｒｆｂ４およびフォトカプラＰＣ１の入力経路が直列接続される。ＳＲ１は、その制御ノードの電圧がＳＲ１内部の基準電圧Ｖｒｅｆとなるように（すなわちＶｏｕｔ＝Ｖｒｅｆ×（Ｒｆｂ１＋Ｒｆｂ２）／Ｒｆｂ２となるように）カソードの電圧を変動させる。これに応じてＰＣ１の入力経路に流れる電流が変動し、この電流を反映した電流がＰＣ１の出力経路から取り出され、抵抗Ｒｆｂ５を介して出力電圧検出信号Ｖｏｕｔ’として電圧に変換される。ＰＦＣ回路ＰＩＣ４は、図１２と同様の構成であり、このＶｏｕｔ’を受けて動作を行う。

図１８においても、図１７の場合と同様に、トランスＴＲ１の１次巻線ＬＭ１側は、接地電源電圧ＧＮＤ１を基準に動作するのに対して、ＴＲ１の２次巻線ＬＭ２側は、接地電源電圧ＧＮＤ２を基準に動作する。２次巻線ＬＭ２側に流れる出力電流Ｉｏｕｔは、負極出力ノードＶｏｕｔ（−）の電流経路上（Ｖｏｕｔ（−）とＧＮＤ２の間）に挿入された抵抗Ｒｆｂ３によって電圧に変換される。エラーアンプ回路ＥＡは、Ｒｆｂ３の一端（Ｖｏｕｔ（−））に生じたＩｏｕｔの大きさを表す電圧と予め定めたＩｏｕｔの設定値（比較電圧Ｖｒ２）との差分を検出し、この検出結果に応じてフォトカプラＰＣ１の入力経路に流れる電流を制御する。そして、このＰＣ１の入力経路に流れる電流を反映した電流が出力電流検出信号Ｉｏｕｔ’としてＰＣ１の出力経路から取り出される。ＰＦＣ回路ＰＩＣ５は、図１６と同様の構成であり、このＩｏｕｔ’を受けて動作を行う。

以上、本実施の形態３の電源装置を用いることで、代表的には、小型または低コストな構成によって、入力電流に生じ得る高調波成分を低減することが可能となる。この効果は、ＰＦＣ回路において、加算回路等を組み合わせた複雑な回路を用いる代わりに、２乗回路ＳＱを用いたことから得られる。また、当該電源装置は、実施の形態１の電源装置と比較すると、トランスが必要となることから、小型化または低コスト化の観点では実施の形態１の電源装置の方が望ましい。ただし、例えば、絶縁型の電源装置が必要とされるような場合には、本実施の形態３の電源装置を用いることが有益となる。

（実施の形態４）
前述した実施の形態１では、整流回路ＤＢ１の高電位出力側にトランジスタＱ１が配置され、低電位出力側にインダクタＬ１が配置されるハイサイド型の反転コンバータに対して２乗回路ＳＱを適用した構成例を示した。本実施の形態４では、整流回路の高電位出力側にインダクタが配置され、低電位出力側にトランジスタが配置されるロウサイド型の反転コンバータに対して２乗回路ＳＱを適用した構成例について説明する。

<<電源装置［４］の全体回路構成>>
図１９は、本発明の実施の形態４による電源装置において、その回路構成の一例を示す概略図である。図１９に示す電源装置は、整流回路ＤＢ１と、力率改善（ＰＦＣ）回路（半導体装置）ＰＩＣ４と、トランスＴＲ２と、トランジスタＱ１と、ダイオードＤ１と、出力容量Ｃｏｕｔと、抵抗Ｒａｃ１，Ｒａｃ２，Ｒｃｓ，Ｒｆｂ１１〜Ｒｆｂ１４と、オペアンプ回路ＯＰ１を備えている。Ｃｏｕｔは、正極出力ノードＶｏｕｔ（＋）と負極出力ノードＶｏｕｔ（−）の間に接続され、Ｖｏｕｔ（−）を基準にＶｏｕｔ（＋）に生成された出力電圧Ｖｏｕｔを負荷回路（図示せず）に供給する。

ＤＢ１は、商用電源（ＡＣ）（交流電圧Ｖａｃ、交流電流Ｉａｃ）を全波整流し、接地電源電圧ＧＮＤ１を基準として整流出力ノードＮｄｂ１に入力電圧Ｖｉｎならびに入力電流Ｉｉｎを出力する。Ｒａｃ１，Ｒａｃ２は、Ｎｄｂ１とＧＮＤ１の間に直列接続され、その共通接続ノードからＶｉｎを抵抗分圧した値となる入力電圧検出信号Ｖｉｎ’を出力する。トランスＴＲ２は、インダクタＬＭ１と補助巻線（インダクタ）ＬＭｓを備える。トランジスタ（ここではｎチャネル型のパワーＭＯＳトランジスタ）Ｑ１は、ドレインがＬＭ１を介してＮｄｂ１に、ソースが抵抗Ｒｃｓの一端に接続され、ゲートがＰＦＣ回路ＰＩＣ４からのデューティ制御信号ＰＷＭによって駆動される。Ｒｃｓの他端はＧＮＤ１に接続される。ダイオードＤ１は、アノードがＱ１のドレインに接続され、カソードがＶｏｕｔ（＋）に接続される。

Ｒｆｂ１１は、Ｖｏｕｔ（−）とＯＰ１の負極入力ノードの間に接続され、Ｒｆｂ１２は、Ｖｏｕｔ（＋）とＯＰ１の正極入力ノードの間に接続される。Ｒｆｂ１３は、ＯＰ１の負極入力ノードとＯＰ１の出力ノードの間に接続され、Ｒｆｂ１４は、ＯＰ１の正極入力ノードとＧＮＤ１の間に接続される。このように、ＯＰ１は、差動増幅回路となっており、その出力ノードから出力電圧検出信号Ｖｏｕｔ’を生成する。Ｒｆｂ１１とＲｆｂ１２の抵抗値を共にＲ１１とし、Ｒｆｂ１３とＲｆｂ１４の抵抗値を共にＲ１３とした場合、Ｖｏｕｔ’＝（Ｒ１３／Ｒ１１）×（Ｖｏｕｔ（＋）−Ｖｏｕｔ（−））となる。なお、ＰＦＣ回路ＰＩＣ４は、図１２の場合と同様の構成であり、入力電圧検出信号Ｖｉｎ’と、Ｑ１とＲｃｓの接続ノードから出力される検出電圧Ｖｃｓと、補助巻線ＬＭｓによる検出電圧Ｖｚを受けて、デューティ制御信号ＰＷＭを出力する。

<<電源装置［４］の全体回路動作>>
このような構成において、デューティ制御信号ＰＷＭが‘Ｈ’レベル（オンレベル）の場合、トランジスタＱ１がオンに駆動され、トランスＴＲ２のインダクタＬＭ１に右肩上がりの入力電流Ｉｉｎが流れると共に、ＬＭ１に電力が蓄積される。このＩｉｎの増加に伴い、抵抗Ｒｃｓによる検出電圧Ｖｃｓも右肩上がりに増加する。一方、このＶｃｓが２乗回路ＳＱの出力信号Ｖｓの電圧値に到達すると、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが生成され、ＰＷＭが‘Ｌ’レベル（オフレベル）に遷移し、Ｑ１がオフに駆動される。そうすると、ＬＭ１の蓄積電力を起電力として、ダイオードＤ１→Ｖｏｕｔ（＋）→Ｖｏｕｔ（−）の経路で出力電流Ｉｏｕｔが流れると共にＣｏｕｔの充電が行われる。このＱ１がオフの期間では、出力電流Ｉｏｕｔは右肩下がりに減少する。そして、Ｉｏｕｔがゼロになると補助巻線ＬＭｓの検出電圧Ｖｚがゼロに向けて急激に低下し、このＶｚがコンパレータ回路ＣＭＰｚの比較電圧Ｖｒ１を下回ると、セット信号ＳＴが生成され、Ｑ１が再びオンに駆動される。すなわち、図１９の電源装置は、電流臨界モードで動作する。

また、図１９において、Ｖｏｕｔ（＋）とＶｏｕｔ（−）の間の出力電圧Ｖｏｕｔは、ＯＰ１等からなる差動増幅回路によって出力電圧検出信号Ｖｏｕｔ’としてＰＦＣ回路ＰＩＣ４に帰還される。この際に、当該差動増幅回路は、ＰＦＣ回路ＰＩＣ４が接地電源電圧ＧＮＤ１を基準としてＶｏｕｔ（−）とＶｏｕｔ（＋）の間の出力電圧Ｖｏｕｔを検出できるようにするために備わっている。例えば、前述した抵抗値Ｒ１１と抵抗値Ｒ１３の比（Ｒ１３／Ｒ１１）を数１０分の１に設定することで、Ｖｏｕｔの電圧レベル（例えば数１０Ｖ）に応じて、ＧＮＤ１を基準に数Ｖの電圧レンジで変動するＶｏｕｔ’が生成できる。ＰＩＣ４において、エラーアンプ回路ＥＡは、このＶｏｕｔ’と比較電圧Ｖｒ２（例えば数Ｖ程度）との差分を増幅し、掛算回路ＭＵＬは、入力電圧検出信号Ｖｉｎ’にＥＡの検出結果を反映して出力信号Ｖｍを生成し、２乗回路ＳＱは、Ｖｍを２乗した出力信号Ｖｓを生成する。

ここで、図１９の電源装置は、実施の形態１〜３の電源装置と同様に、トランジスタＱ１のオン期間に入力電流Ｉｉｎが流れ、オフ期間に出力電流Ｉｏｕｔが流れる回路方式となっている。この場合、仮に２乗回路ＳＱを備えない場合には、入力電流Ｉｉｎの波形が台形波状になり得る。そこで、図１等の場合と同様に、２乗回路ＳＱによって正弦波を尖らせたような波形形状を持つＶｓを生成し、これに基づいてデューティ制御信号ＰＷＭの‘Ｈ’レベル（Ｑ１のオン）期間を定めることで、商用電源ライン（ＡＣ）に生じる交流電流Ｉａｃを正弦波に近づけることが可能となる。

<<電源装置［４］の変形例>>
図２０は、図１９の電源装置を変形した回路構成の一例を示す概略図である。ここでは、図１９の電源装置との差異に着目して説明を行う。図２０の電源装置は、図１９の電源装置と比較して出力情報のフィードバック方法が異なっている。すなわち、図１９の電源装置は、出力電圧Ｖｏｕｔの情報（すなわち出力電圧検出信号Ｖｏｕｔ’）をＰＦＣ回路ＰＩＣ４にフィードバックする構成例となっていたが、図２０の電源装置は、出力電流Ｉｏｕｔの情報を出力電流検出信号Ｉｏｕｔ’としてＰＦＣ回路ＰＩＣ５にフィードバックする構成例となっている。

図２０において、出力電流Ｉｏｕｔは、負極出力ノードＶｏｕｔ（−）の電流経路上（Ｃｏｕｔの一端とＶｏｕｔ（−）の間）に挿入された抵抗Ｒｆｂ３によって電圧に変換される。ＰＦＣ回路ＰＩＣ５の外部に設けられたエラーアンプ回路ＥＡは、Ｒｆｂ３の一端（Ｖｏｕｔ（−））に生じたＩｏｕｔの大きさを表す電圧と予め定めたＩｏｕｔの設定値（比較電圧Ｖｒ２）との差分を検出する。そして、この検出結果によってＰＩＣ５の外部に設けられたｐｎｐ型のバイポーラトランジスタＱＰ４０のベースが制御される。ＱＰ４０は、エミッタが抵抗Ｒｆｂ２１を介してＶｏｕｔ（＋）に接続され、コレクタ電流がｎｐｎ型のバイポーラトランジスタＱＮ４０のコレクタ（ベース）に入力される。ＱＮ４０は、ｎｐｎ型のバイポーラトランジスタＱＮ４１との間でカレントミラー回路を構成し、ＱＮ４０に入力された電流は、ＱＮ４１に転写される。このＱＮ４１に転写された電流は、出力電流検出信号Ｉｏｕｔ’としてＰＦＣ回路ＰＩＣ５に帰還される。

例えば、Ｖｏｕｔ（−）を接地電源電圧としてエラーアンプ回路ＥＡを動作させた場合、ＥＡの出力電圧は、ＰＦＣ回路ＰＩＣ５の接地電源電圧ＧＮＤ１から見ると適切な電圧レンジではないため、図１６の場合のように１個のバイポーラトランジスタを介してＰＩＣ５に帰還することは困難となっている。そこで、ここでは、ＱＰ４０によってＩｏｕｔに応じた電流信号を生成し、これをカレントミラー回路で折り返してＰＩＣ５に帰還している。ＰＩＣ５は、図１６の場合と同様な構成となっており、入力電圧検出信号Ｖｉｎ’、補助巻線ＬＭｓによる検出電圧Ｖｚ、抵抗Ｒｃｓによる検出電圧Ｖｃｓ、ならびに出力電流検出信号Ｉｏｕｔ’を受けて、デューティ制御信号ＰＷＭを出力する。

以上、本実施の形態４の電源装置を用いることで、代表的には、小型または低コストな構成によって、入力電流に生じ得る高調波成分を低減することが可能となる。この効果は、ＰＦＣ回路において、加算回路等を組み合わせた複雑な回路を用いる代わりに、２乗回路ＳＱを用いたことから得られる。ただし、当該電源装置は、実施の形態１の電源装置と比較すると、トランスが必要となることから、小型化または低コスト化の観点では実施の形態１の電源装置の方が望ましい。

（実施の形態５）
前述した実施の形態４では、ロウサイド型の反転コンバータに対して２乗回路ＳＱを適用すると共に補助巻線ＬＭｓを用いて電流臨界モードの制御を行う構成例を示したが、本実施の形態５では、補助巻線の代わりに抵抗を用いて電流臨界モードの制御を行う構成例について説明する。

<<電源装置［５］の全体回路構成>>
図２１は、本発明の実施の形態５による電源装置において、その回路構成の一例を示す概略図である。ここでは、図１９の電源装置との相違点に着目して説明を行う。図２１に示す電源装置は、図１９の電源装置と比較して、図１９のトランスＴＲ２がインダクタＬ１に置き換わり、Ｌ１と正極出力ノードＶｏｕｔ（＋）の間に抵抗Ｒｃｓ２が備わった構成となっている。トランジスタＱ１がオフの際に、Ｌ１に流れる出力電流Ｉｏｕｔがゼロになると、Ｒｃｓ２の両端の間に生じる検出電圧Ｖｚもゼロになるため、これをＰＦＣ回路ＰＩＣ４’内のコンパレータ回路ＣＭＰｚで検出することで電流臨界モードの制御が可能となる。なお、ＰＩＣ４’は、図１９のＰＦＣ回路ＰＩＣ４と比較してコンパレータ回路ＣＭＰｚの入力部分が異なっている。すなわち、ＰＩＣ４のＣＭＰｚには、接地電源電圧ＧＮＤ１を基準に補助巻線で生じた検出電圧Ｖｚと、ＧＮＤ１を基準とする比較電圧Ｖｒ１とが入力されるのに対して、ＰＩＣ４’のＣＭＰｚには、Ｖｏｕｔ（＋）を基準に抵抗Ｒｃｓ２で生じた検出電圧Ｖｚと、Ｖｏｕｔ（＋）を基準とする比較電圧Ｖｒ１とが入力される。

<<電源装置［５］の変形例>>
図２２は、図２１の電源装置を変形した回路構成の一例を示す概略図である。図２２の電源装置は、図２１の電源装置が出力電圧情報をＰＦＣ回路ＰＩＣ４’にフィードバックする構成例となっていたのに対して、出力電流情報をＰＦＣ回路ＰＩＣ５’にフィードバックする構成例となっている。すなわち、図２２の電源装置は、図２０の電源装置を比較対象として、図２１の電源装置の場合と同様に、電流臨界モード動作用の抵抗Ｒｃｓ２が設けられ、また、図２０のＰＦＣ回路ＰＩＣ５におけるコンパレータ回路ＣＭＰｚの入力部分を図２１の電源装置の場合と同様に変更したものとなっている。

本実施の形態５の電源装置を用いると、実施の形態４の電源装置と比較して補助巻線（すなわちトランス）が不要となることから、更なる電源装置の小型化等が実現可能となる。ただし、当該電源装置では、ＧＮＤ１を基準として動作するＰＦＣ回路ＰＩＣ４’，ＰＩＣ５’に対してＶｏｕｔ（＋）に生じる電圧レベル（ＧＮＤ１を基準にすると１００Ｖ以上にもなり得る）が入力されるため、ＰＩＣ４’，ＰＩＣ５’の耐圧確保が必要となる。したがって、この観点からは、実施の形態１の電源装置を用いることが望ましい。

（実施の形態６）
本実施の形態６では、実施の形態１，２と同様にハイサイド型の反転コンバータの電源トポロジーを用いて、電流臨界モードではなく電流連続モードの動作を行う電源装置について説明する。

<<電源装置［６］の全体回路構成>>
図２３は、本発明の実施の形態６による電源装置において、その回路構成の一例を示す概略図である。ここでは、実施の形態２で説明した図１１の電源装置との相違点に着目して説明を行う。図２３に示す電源装置は、図１１の電源装置と比較して、抵抗Ｒｃｓの位置と、ＰＦＣ回路ＰＩＣ６の内部回路構成が異なったものとなっている。抵抗Ｒｃｓの一端は、図１１と同様にＰＦＣ回路ＰＩＣ６の接地電源電圧ＧＮＤ１に接続されているが、Ｒｃｓの他端は、図１１と異なり、トランジスタＱ１に接続されている。このＲｃｓのＱ１側のノードから検出電圧Ｖｃｓが出力される。また、これに伴いインダクタＬ１の一端は、ＧＮＤ１ならびに負極出力ノードＶｏｕｔ（−）に接続される。

ＰＦＣ回路（半導体装置）ＰＩＣ６は、接地電源電圧ＧＮＤ１と電源電圧ＶＣＣによって動作し、入力電圧検出信号Ｖｉｎ’と、Ｒｃｓによって得られる検出電圧Ｖｃｓと、出力電圧検出信号Ｖｏｕｔ’を受けて、デューティ制御信号ＰＷＭを出力する。ＰＩＣ６は、掛算回路ＭＵＬと、２個のエラーアンプ回路ＥＡ１，ＥＡ２と、コンパレータ回路ＣＭＰｐと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、アンプ回路ＡＭＰｉと、発振回路ＯＳＣと、三角波生成回路ＴＷＧＥＮを備えている。

セットリセットラッチ回路ＳＲＬＴは、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが出力された際にドライバ回路ＤＲＶを介してデューティ制御信号ＰＷＭを‘Ｌ’レベル（オフレベル）に駆動し、発振回路ＯＳＣからセット信号ＳＴが出力された際にＤＲＶを介してＰＷＭを‘Ｈ’レベル（オンレベル）に駆動する。アンプ回路ＡＭＰｉは、Ｖｃｓを増幅し、エラーアンプ回路ＥＡ２の２入力の一方に出力する。エラーアンプ回路ＥＡ１は、抵抗Ｒｆｂ１，Ｒｆｂ２によって検出された出力電圧検出信号Ｖｏｕｔ’を比較電圧Ｖｒ２を基準に増幅する。掛算回路ＭＵＬは、入力電圧検出信号Ｖｉｎ’とＥＡ１の出力電圧とを掛け算し、ＥＡ２の２入力の他方に出力する。ＥＡ２は、ＡＭＰｉの出力電圧とＭＵＬの出力電圧との差分を増幅し、コンパレータ回路ＣＭＰｐの２入力の一方に出力する。三角波生成回路ＴＷＧＥＮは、ＯＳＣの出力信号を用いて三角波信号を生成し、ＣＭＰｐの２入力の他方に出力する。

<<電源装置［６］の全体回路動作>>
図２４は、図２３の概略的な動作例を示す波形図である。まず、発振回路ＯＳＣがセット信号ＳＴを出力すると、デューティ制御信号ＰＷＭが‘Ｈ’レベル（オンレベル）となり、トランジスタＱ１がオンに駆動される。これにより、Ｑ１ならびに抵抗Ｒｃｓを介してインダクタＬ１に右肩上がりの入力電流Ｉｉｎが流れ、Ｌ１に電力が蓄積される。このＩｉｎの増加に伴い、Ｒｃｓの一端に生じる検出電圧Ｖｃｓも右肩上がりに増加し、その後、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが出力されると、ＰＷＭが‘Ｌ’レベル（オンレベル）となり、Ｑ１がオフに駆動される。そうすると、Ｌ１に蓄えられた電力を起電力として、正極出力ノードＶｏｕｔ（＋）→ダイオードＤ１→負極出力ノードＶｏｕｔ（−）の経路で出力電流Ｉｏｕｔが流れ、このＩｏｕｔによって負荷回路（図示せず）が駆動されると共に出力容量Ｃｏｕｔが充電される。

このＱ１がオンの際、エラーアンプ回路ＥＡ１からは、設定電圧（Ｖｒ２）に対する出力電圧Ｖｏｕｔの誤差成分が出力され、掛算回路ＭＵＬは、入力電圧検出信号Ｖｉｎ’にこの誤差成分を反映させた出力電圧を生成する。エラーアンプ回路ＥＡ２は、ＭＵＬの出力電圧とＡＭＰｉの出力電圧との差分を増幅する。ＭＵＬの出力電圧を基準として、ＡＭＰｉの出力電圧が小さい場合にはＥＡ２の出力電圧レベルが上がり、その結果、セット信号ＳＴが出力されてからＣＭＰｐによりリセット信号ＲＴが出力されるまでの期間（すなわちＱ１のオンデューティ）が増大する。逆に、ＡＭＰｉの出力電圧が大きい場合にはＥＡ２の出力電圧レベルが下がり、その結果、Ｑ１のオンデューティが減少する。そして、ＯＳＣの１周期の期間を経過すると、再びＳＴが出力され、Ｑ１がオンに駆動される。このような制御動作により、図２４に示すように、Ｑ１に流れる入力電流Ｉｉｎ（ＡＣ電源ラインに流れる交流電流Ｉａｃ）は、入力電圧Ｖｉｎに追従し、正弦波状となる。

<<発振回路および三角波生成回路の詳細>>
図２５は、図２３における発振回路ＯＳＣおよび三角波生成回路ＴＷＧＥＮの詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図２５（ａ）には、ヒステリシスコンパレータ回路ＣＭＰｈと、ＣＭＰｈの出力に応じてオン・オフが制御されるＮＭＯＳトランジスタＭＮ１と、ＣＭＰｈの（＋）入力ノードに接続された容量Ｃ１と、Ｃ１に充電を行う定電流源ＩＳｃｇと、Ｃ１からＭＮ１を介して放電を行う定電流源ＩＳｄｃｇが示されている。ここでは、ＩＳｄｃｇの駆動能力がＩＳｃｇの駆動能力よりも十分に高く設定されている。ＣＭＰｈの（−）入力ノードには、高電位側しきい値Ｖｈと低電位側しきい値Ｖｌの一方が設定され、ＶｈはＣＭＰｈが‘Ｌ’レベルを出力している際に設定され、ＶｌはＣＭＰｈが‘Ｈ’レベルを出力している際に設定される。

このような構成例を用いると、ＣＭＰｈの出力が‘Ｌ’レベルの際に、ＩＳｃｇからＣ１に充電が行われ、ＣＭＰｈの（＋）入力ノードの電圧レベルが上昇する。当該電圧レベルがＶｈに到達すると、ＣＭＰｈの出力が‘Ｈ’レベルに遷移し、これに伴いＣ１の電荷がＩＳｄｃｇを介して放電され、ＣＭＰｈの（＋）入力ノードの電圧レベルが下降する。当該電圧レベルがＶｌに到達すると、ＣＭＰｈの出力が再び‘Ｌ’レベルに遷移し、同様の動作が繰り返される。この結果、ＣＭＰｈの出力からは、一定周期の発振信号が生成され、ＣＭＰｈの（＋）入力ノードからは三角波信号が生成される。この発振信号が図２３の発振回路ＯＳＣの出力信号となり、三角波信号が図２３の三角波生成回路ＴＷＧＥＮの出力信号となる。

（実施の形態７）
本実施の形態７では、実施の形態１，２と同様にハイサイド型の反転コンバータの電源トポロジーを用いて、電流臨界モードではなく電流不連続モードの動作を行う電源装置について説明する。

<<電源装置［７］の全体回路構成>>
図２６は、本発明の実施の形態７による電源装置において、その回路構成の一例を示す概略図である。ここでは、実施の形態２で説明した図１１の電源装置との相違点に着目して説明を行う。図２６に示す電源装置は、図１１の電源装置と比較して、電流検出用の抵抗Ｒｃｓおよび入力電圧検出用の抵抗Ｒａｃ１，Ｒａｃ２が削除され、ＰＦＣ回路ＰＩＣ７の内部回路構成が異なったものとなっている。ＰＦＣ回路（半導体装置）ＰＩＣ７は、接地電源電圧ＧＮＤ１と電源電圧ＶＣＣによって動作し、出力電圧検出電圧Ｖｏｕｔ’を受けて、デューティ制御信号ＰＷＭを出力する。ＰＩＣ７は、エラーアンプ回路ＥＡ１と、コンパレータ回路ＣＭＰｐと、セットリセットラッチ回路ＳＲＬＴと、ノア演算回路ＮＯＲと、ドライバ回路ＤＲＶと、発振回路ＯＳＣと、三角波生成回路ＴＷＧＥＮを備えている。

セットリセットラッチ回路ＳＲＬＴは、コンパレータ回路ＣＭＰｐからセット信号ＳＴが出力された際にノア演算回路ＮＯＲの２入力の一方に‘Ｈ’レベルを出力し、発振回路ＯＳＣからリセット信号ＲＴが入力された際に、ＮＯＲの２入力の一方に‘Ｌ’レベルを出力する。ＮＯＲの２入力の他方には発振回路ＯＳＣの出力が入力され、ＮＯＲの出力は、ドライバ回路ＤＲＶを介してデューティ制御信号ＰＷＭとして出力される。エラーアンプ回路ＥＡ１は、出力電圧検出信号Ｖｏｕｔ’と比較電圧Ｖｒ２との差分を増幅し、コンパレータ回路ＣＭＰｐの２入力の一方に出力する。ＣＭＰｐの２入力の他方には、三角波生成回路ＴＷＧＥＮの出力信号が入力される。発振回路ＯＳＣおよび三角波生成回路ＴＷＧＥＮは、例えば、前述した図２５の構成例によって実現される。

<<電源装置［７］の全体回路動作>>
図２７は、図２６の概略的な動作例を示す波形図である。まず、発振回路ＯＳＣがリセット信号ＲＴ（‘Ｈ’パルス）を出力すると、当該‘Ｈ’パルスの‘Ｌ’レベル遷移によって、デューティ制御信号ＰＷＭが‘Ｈ’レベル（オンレベル）となり、トランジスタＱ１がオンに駆動される。これにより、Ｑ１を介してインダクタＬ１に右肩上がりの入力電流Ｉｉｎが流れ、Ｌ１に電力が蓄積される。その後、コンパレータ回路ＣＭＰｐからセット信号ＳＴ（‘Ｈ’パルス）が出力されると、ＰＷＭが‘Ｌ’レベル（オンレベル）となり、Ｑ１がオフに駆動される。そうすると、Ｌ１に蓄えられた電力を起電力として、正極出力ノードＶｏｕｔ（＋）→ダイオードＤ１→負極出力ノードＶｏｕｔ（−）の経路で出力電流Ｉｏｕｔが流れ、このＩｏｕｔによって負荷回路（図示せず）が駆動されると共に出力容量Ｃｏｕｔが充電される。

このＱ１がオンの際、エラーアンプ回路ＥＡ１からは、設定電圧（Ｖｒ２）に対する出力電圧Ｖｏｕｔの誤差成分が出力される。Ｖｏｕｔが高すぎるとＥＡ１の出力電圧が下がり、その結果、リセット信号ＲＴが出力されてからＣＭＰｐによりセット信号ＳＴが出力されるまでの期間（すなわちＱ１のオンデューティ）が減少する。逆に、Ｖｏｕｔが低すぎるとＥＡ１の出力電圧が上がり、その結果、Ｑ１のオンデューティが増加する。そして、ＯＳＣの１周期の期間を経過すると、ＯＳＣの‘Ｈ’パルスの‘Ｌ’レベル遷移に応じて再びＱ１がオンに駆動される。

このような制御動作を用いると、図２７を参照して、例えば、Ｑ１に流れる入力電流Ｉｉｎのピーク値Ｉｐｋは、整流回路ＤＢ１からの入力電圧Ｖｉｎと、Ｌ１のインダクタンス値（Ｌ１）と、Ｑ１のオン時間（Ｔｏｎ）を用いて、Ｉｐｋ＝（Ｖｉｎ／Ｌ１）×Ｔｏｎとなる。このＩｐｋを用いて、ＰＷＭの１周期（Ｔｓｗ）当たりのＩｉｎの平均値Ｉｉｎ＿ａｖｅは、式（１Ｄ）となる。

Ｉｉｎ＿ａｖｅ＝（１／２）×（Ｉｐｋ・Ｔｏｎ）／Ｔｓｗ
＝１／（２・Ｌ１）×（Ｔｏｎ^２／Ｔｓｗ）×Ｖｉｎ （１Ｄ）
式（１Ｄ）において、Ｌ１およびＴｓｗは固定値であり、ＴｏｎはＶｉｎの影響を受けない変数であるため、入力電流Ｉｉｎ（ＡＣ電源ラインに流れる交流電流Ｉａｃ）はＶｉｎと比例関係になり、正弦波状となる。

（実施の形態８）
本実施の形態８では、実施の形態１で述べたハイサイド型の反転コンバータの電源トポロジーを変形して降圧コンバータを構成した一例について説明する。

<<電源装置［８］の全体回路構成>>
図３５は、本発明の実施の形態８による電源装置において、その回路構成の一例を示す概略図である。図３５と図１を比較すると、前述した図１の電源装置では、整流回路ＤＢ１の出力における基準ノード側が正極出力ノードＶｏｕｔ（＋）に接続されていたが、図３５の電源装置では、このＤＢ１の基準ノード側が負極出力ノードＶｏｕｔ（−）に接続された点が異なっている。すなわち、図３５では、ＤＢ１がＶｏｕｔ（−）を基準にノードＮｄｂ１に入力電圧Ｖｉｎおよび入力電流Ｉｉｎを生成している。これ以外の接続関係は、図１と同様であり、ダイオードＤ１は、トランジスタＱ１のソースとなるノードＮｓｗとＶｏｕｔ（−）の間にＶｏｕｔ（−）側をアノードとして接続され、電流検出用の抵抗Ｒｃｓは、ＮｓｗとインダクタＬ１の一端との間に接続される。また、Ｌ１の他端は、Ｖｏｕｔ（＋）に接続され、Ｖｏｕｔ（−）とＶｏｕｔ（＋）の間に容量Ｃｏｕｔが接続されると共に、これと並列に発光ダイオードＬＥＤ等の負荷回路ＬＯＤが接続される。

<<電源装置［８］の全体回路動作>>
図３５の電源装置において、まず、トランジスタＱ１がオンの際には、Ｎｄｂ１→Ｑ１→Ｒｃｓ→Ｌ１→Ｖｏｕｔ（＋）→Ｖｏｕｔ（−）の経路で電流が流れ、Ｌ１に電力が蓄えられると共に負荷回路ＬＯＤに出力電流Ｉｏｕｔが供給される。一方、Ｑ１がオフの際には、Ｌ１に蓄えられた電力を起電力として、Ｌ１→Ｖｏｕｔ（＋）→Ｖｏｕｔ（−）→Ｄ１→Ｒｃｓの経路で電流が流れ、ＬＯＤにＩｏｕｔが供給される。このような構成においても、図１の電源装置と同様に、Ｑ１がオンの期間のみで入力電流Ｉｉｎ（商用電源（ＡＣ）の交流電流Ｉａｃ）が流れるが、前述した２乗回路ＳＱを含むＰＦＣ回路ＰＩＣ１を備えているため、正弦波に近い電流波形（Ｉａｃ）が得られる。

<<電源装置［８］の効果>
このように、図３５の電源装置を用いると、図１の電源装置とほぼ同様の効果が得られることに加えて、更に、次のような効果が得られる。第１に、トランジスタＱ１としてソース・ドレイン間の耐圧が低い素子を用いることが可能となり、低コスト化が図れる。すなわち、図１の電源装置では、Ｑ１がオフの際のソース・ドレイン間電圧Ｖｄｓが「Ｖｉｎ＋Ｖｏｕｔ」（Ｖｏｕｔは、Ｖｏｕｔ（＋）とＶｏｕｔ（−）間の電圧）となるが、図３５の電源装置では、Ｑ１がオフの際のＶｄｓをほぼＶｉｎとすることができる。したがって、図３５では、図１よりもＶｏｕｔ（例えばＶｉｎは８５〜２６４Ｖｒｍｓの全波整流値、Ｖｏｕｔは６０Ｖや７０Ｖ等）だけ耐圧が低い素子を用いることが可能となる。

第２に、電力変換効率の向上が実現可能になる。図１と図３５の電源装置は、共に電流臨界モードで動作するため、Ｑ１がオンに遷移する際には共にゼロ電流スイッチングとなり、所謂ハードスイッチング方式に比べてスイッチングロスの低減が可能となる。しかしながら、図１と図３５の電源装置では、Ｑ１がオフに遷移する際に、前述したＶｄｓの違いに伴いスイッチングロスに違いが生じる。図３６は、スイッチングロスが生じる状況の一例を示す模式図であり、（ａ）は図３５の電源装置を用いた場合、（ｂ）はその比較例として図１の電源装置を用いた場合を示すものである。図３６（ａ）、（ｂ）に示すように、Ｑ１がオフに遷移する際には、Ｑ１の電流Ｉｍの立ち下がり波形と、Ｑ１のＶｄｓの立ち上がり波形が一部重なるため、この重なり部分（ＳＬＡ１，ＳＬＡ２）でロスが生じる。

この際に、図３５の電源装置を用いると、Ｖｄｓの値が小さいことからその重なり部分（ＳＬＡ１）の面積を図１の電源装置の重なり部分（ＳＬＡ２）よりも小さくでき、スイッチングロスの低減が可能となる。より詳細には、Ｑ１がオフに遷移する際のスイッチングロスＰｓ＿ｏｆｆは、ＩｐをＩｍのピーク値として、式（１０）で表され、スイッチングロスを低減する上でＶｄｓの値を小さくすることが有益であることが判る。一例として、Ｖｉｎ＝１００Ｖｒｍｓ、Ｖｏｕｔ＝７０Ｖ、Ｐｏｕｔ（負荷回路ＬＯＤの消費電力）＝８Ｗの条件で検証を行ったところ、電力変換効率は、図１の電源装置の場合には８６．０％であったのに対して、図３５の電源装置の場合には９０．３％という結果が得られた。

なお、図３５において、電流臨界モードに伴うゼロ電流検出用の抵抗Ｒｃｓは、特に限定はされないが、ＬＥＤ照明装置等の小型化のため、例えば１．２Ω等の抵抗値を持つ金属皮膜のチップ抵抗を用いることができる。その前提について具体的に説明すると、まず、仮に負荷回路ＬＯＤがＶｏｕｔ＝７０Ｖ、Ｐｏｕｔ＝８Ｗ、１００ＶｒｍｓのＬＥＤである場合、その消費電流ＩｏｕｔはＩｏｕｔ＝８Ｗ／７０Ｖ＝約１１４ｍＡとなる。この場合、入力電圧Ｖｉｎのピーク時における入力電流Ｉｉｎのピーク電流Ｉｐは、電流臨界モードで動作するので、Ｉｏｕｔの２√２倍となる。仮に、効率９０％、力率０．９とすると、Ｉｐ＝０．１１４×２×√２／（０．９×０．９）＝３９８ｍＡとなる。ここで、Ｒｃｓの抵抗値を定める上でのマージンを考慮してＩｐ＝０．５Ａ等とし、ＰＦＣ回路ＰＩＣ１に入力できるＲｃｓの検出電圧Ｖｃｓの上限値を例えば０．６Ｖとすると、Ｒｃｓの抵抗値は、Ｒｃｓ＝０．６Ｖ／０．５Ａ＝１．２Ωとなる。このように、Ｒｃｓ＝１．２Ω程度の場合、Ｒｃｓでの消費電力は、０．１１４×０．１１４×１．２＝１５．６ｍＷであり、一般的な１／４Ｗ型などの抵抗を使用できる。

（実施の形態９）
本実施の形態９では、実施の形態８で述べた降圧コンバータの電源トポロジーを用いてＰＦＣ回路の構成を変形した一例について説明する。

<<電源装置［９］の全体回路構成>>
図３７は、本発明の実施の形態９による電源装置において、その回路構成の一例を示す概略図である。図３７に示す電源装置は、図３５の電源装置と比較して、ＰＦＣ回路の内部構成が異なり、それ以外は同様の構成となっている。図３７において、ＰＦＣ回路ＰＩＣ１１は、ランプ回路ＲＭＰ１と、コンパレータ回路ＣＭＰｐ，ＣＭＰｚと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、エラーアンプ回路ＥＡを備えている。図３７のＰＦＣ回路ＰＩＣ１１は、図１のＰＦＣ回路ＰＩＣ１と異なり、２乗回路ＳＱを搭載せず、電流検出用の抵抗Ｒｃｓからの検出電圧Ｖｃｓとランプ回路ＲＭＰ１による充電電圧を用いてオン時間を制御する臨界式コンバータとなっている。

セットリセットラッチ回路ＳＲＬＴは、コンパレータ回路ＣＭＰｐからリセット信号ＲＴが出力された際にドライバ回路ＤＲＶを介してデューティ制御信号ＰＷＭを‘Ｌ’レベル（オフレベル）に駆動し、コンパレータ回路ＣＭＰｚからセット信号ＳＴが出力された際にＤＲＶを介してＰＷＭを‘Ｈ’レベル（オンレベル）に駆動する。ＣＭＰｚは、電流検出用の抵抗Ｒｃｓによる検出電圧Ｖｃｓが所定の比較電圧Ｖｒ１よりも低くなった際にＳＴを出力する。ＣＭＰｐは、ランプ回路ＲＭＰ１からの出力信号Ｖｓの電圧が、エラーアンプ回路ＥＡの出力電圧を超えた際にＲＴを出力する。ＥＡは、Ｖｃｓを負極（−）入力として、比較電圧Ｖｒ２との差分を増幅する。ＲＭＰ１は、電流源ＩＳ２０、容量Ｃ２０、およびスイッチ回路ＳＷ２０を備え、ＰＷＭが‘Ｌ’レベル（ＳＲＬＴの反転出力（／Ｑ）が‘Ｈ’レベル）の際にはＳＷ２０を介してＶｓを‘Ｌ’レベルに固定し、ＰＷＭが‘Ｈ’レベルに遷移した際には、ＩＳ２０の電流をＣ２０に充電することでＶｓの電圧を徐々に増加させる。

<<電源装置［９］の全体回路動作>>
図３８は、図３７の電源装置において、その概略動作例を示す波形図である。図３８に示すように、まず、ＳＲＬＴにセット信号ＳＴが入力されると、ＰＷＭが‘Ｈ’レベルに遷移し、トランジスタＱ１を介してインダクタＬ１側に向けて電流が流れる。これに伴い抵抗Ｒｃｓによる検出電圧Ｖｃｓは徐々に上昇する。また、ＰＷＭが‘Ｈ’レベルに遷移すると、ランプ回路ＲＭＰ１内のスイッチ回路ＳＷ２０がオフに制御され、これに伴いＲＭＰ１の出力信号Ｖｓの電圧も徐々に上昇する。一方、Ｖｃｓの上昇に応じて、エラーアンプ回路ＥＡの出力電圧は徐々に下降する。ここで、Ｖｓの電圧がＥＡの出力電圧に到達すると、リセット信号ＲＴが出力され、これに応じてＰＷＭが‘Ｌ’レベルに遷移する。ＰＷＭが‘Ｌ’レベルに遷移すると、Ｌ１の起電力によって負荷回路ＬＯＤが駆動され、Ｖｃｓは徐々に下降し、反対にＥＡの出力電圧は徐々に上昇する。また、ＰＷＭが‘Ｌ’レベルに遷移すると、ＲＭＰ１内のＳＷ２０はオンに制御され、これに伴いＶｓは０Ｖに放電される。その後、Ｖｃｓがほぼ０Ｖまで下降すると（Ｌ１に流れる電流ＩＬ１がゼロになると）、再びＳＲＬＴにＳＴが入力され、以降同様な動作が繰り返される。

<<電源装置［９］の効果>>
このように、図３７の電源装置を用いると、図３５の電源装置よりも力率は低下するものの図３５とほぼ同様の効果が得られ、更に、図３５の場合よりも電源装置の小型化および低コスト化が図れる。すなわち、図３５における入力電圧Ｖｉｎの検出用抵抗Ｒａｃ１，Ｒａｃ２を削減することができる。ただし、力率の低下に伴い、例えば照明器具の高調波規格を満たせなくなることが懸念されるが、本発明者等の検証によると、図３９に示すように、規格を十分に満たせるという結果が得られた。図３９は、図３７の電源装置において、その入力電流Ｉｉｎ（ＡＣ電源ラインに流れる交流電流Ｉａｃ）に含まれる高調波成分を検証した結果を示す図である。ここでは、入力電圧Ｖｉｎを１００Ｖｒｍｓ、出力電圧Ｖｏｕｔを７０Ｖ、負荷回路ＬＯＤの消費電力Ｐｏｕｔを８Ｗとして検証を行っている。図３９には、併せて照明器具の高調波規格であるクラスＣの規格値も示されており、ここから判るように、図３７の電源装置を用いた場合でも、規格を十分に満足できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

ＡＣ 交流電源
ＡＤＤ 加算回路
ＡＭＰ アンプ回路
ＢＤ 配線基板
ＢＦ バッファ回路
Ｃ 容量
ＣＭＰ コンパレータ回路
Ｄ ダイオード
ＤＢ 整流回路
ＤＲＶ ドライバ回路
ＤＷＣ 降圧コンバータ
ＥＡ エラーアンプ回路
ＦＬＴ ＡＣラインフィルタ
ＩＢＦ 反転バッファ回路
ＩＳ，ＩＢＳ 電流源
Ｌ インダクタ
ＬＥＤ 発光ダイオード
ＬＭ 巻線
ＬＯＤ 負荷回路
ＬＰＦ ロウパスフィルタ回路
ＭＮ ＭＯＳトランジスタ
ＭＵＬ 掛算回路
ＮＯＲ ノア演算回路
ＯＰ オペアンプ回路
ＯＳＣ 発振回路
ＰＣ フォトカプラ
ＰＩＣ ＰＦＣ回路
Ｑ トランジスタ
ＱＮ，ＱＰ バイポーラトランジスタ
Ｒ 抵抗
ＲＭＰ ランプ回路
ＳＱ ２乗回路
ＳＲ シャントレギュレータ
ＳＲＬＴ セットリセットラッチ回路
ＳＷ スイッチ回路
ＳＹＳ＿ＬＥＤ ＬＥＤ照明装置
ＴＲ トランス
ＴＷＧＥＮ 三角波生成回路
ＵＰＣ 昇圧コンバータ
ＶＣＣＧＥＮ 電源生成回路
ＺＤ ツェナーダイオード

Claims (18)

1. 交流電源を整流し、第２ノードを基準として第１ノードに電力を供給する整流回路と、
   前記第１ノードに一端が接続されたスイッチ素子と、
   前記第２ノードに一端が接続され、前記スイッチ素子がオンに駆動された際に前記スイッチ素子を介して前記第１ノードの電力を蓄積し、この蓄積電力を前記スイッチ素子がオフに駆動された際に放出するインダクタと、
   前記スイッチ素子の他端と前記インダクタの他端の間に挿入された電流検出用抵抗と、
   前記電流検出用抵抗の一端となる第３ノードを接地電源電圧とし、前記スイッチ素子のオン・オフを制御する制御回路と、
   前記第１ノードと前記第３ノードの間を抵抗分圧することで第１電圧を出力する入力電圧検出回路と、
   前記インダクタの前記蓄積電力の放出経路上に挿入された出力容量およびダイオードとを備え、
   前記制御回路は、前記電流検出用抵抗の他端となる第４ノードに生じた第２電圧と前記第１電圧を用いて前記スイッチ素子をオフに駆動することを特徴とする電源装置。
2. 請求項１記載の電源装置において、
   前記ダイオードは、前記第４ノードと第５ノードの間に挿入され、
   前記出力容量は、前記第２ノードと前記第５ノードの間に挿入されることを特徴とする電源装置。
3. 請求項２記載の電源装置において、
   前記制御回路は、
   前記出力容量によって電源電圧が供給される負荷回路から帰還され、前記負荷回路に流れる電流に比例する信号となる電流帰還信号と、前記第１電圧とを掛け算する掛算回路と、
   前記掛算回路の出力電圧を２乗演算する２乗回路と、
   前記第２電圧が前記２乗回路の出力電圧に達したことを検出する第１比較回路と、
   前記第２電圧がゼロレベルとなったことを検出する第２比較回路とを備え、
   前記第２比較回路からの検出信号を受けて前記スイッチ素子をオンに駆動し、前記第１比較回路からの検出信号を受けて前記スイッチ素子をオフに駆動することを特徴とする電源装置。
4. 請求項１記載の電源装置において、
   前記ダイオードは、前記第２ノードと第６ノードの間に挿入され、
   前記出力容量は、前記第３ノードと前記第６ノードの間に挿入されることを特徴とする電源装置。
5. 請求項４記載の電源装置において、
   前記第４ノードは、前記インダクタの他端に接続されることを特徴とする電源装置。
6. 請求項５記載の電源装置において、
   前記制御回路は、
   前記出力容量によって電源電圧が供給される負荷回路から帰還され、前記負荷回路の前記電源電圧に比例する信号となる電圧帰還信号と、前記第１電圧とを掛け算する掛算回路と、
   前記掛算回路の出力電圧を２乗演算する２乗回路と、
   前記第２電圧が前記２乗回路の出力電圧に達したことを検出する第１比較回路と、
   前記第２電圧がゼロレベルとなったことを検出する第２比較回路とを備え、
   前記第２比較回路からの検出信号を受けて前記スイッチ素子をオンに駆動し、前記第１比較回路からの検出信号を受けて前記スイッチ素子をオフに駆動することを特徴とする電源装置。
7. 請求項４記載の電源装置において、
   前記第４ノードは、前記スイッチ素子の他端に接続されることを特徴とする電源装置。
8. 交流電源を整流し、第２ノードを基準として第１ノードに電力を供給する整流回路と、
   前記第１ノードと第４ノードの間に設けられたスイッチ素子と、
   前記第４ノードと第３ノードの間に設けられた電流検出用抵抗と、
   前記第３ノードと前記第２ノードの間に設けられたインダクタと、
   前記第４ノードと第５ノードの間に設けられたダイオードと、
   前記第５ノードと前記第２ノードの間に設けられた出力容量と、
   前記電流検出用抵抗で生じた第２電圧に基づいて前記スイッチ素子をオンに駆動し、前記第１ノードの電圧を反映した第１電圧と前記第２電圧を用いて前記スイッチ素子をオフに駆動する制御回路とを有することを特徴とする電源装置。
9. 請求項８記載の電源装置において、
   前記制御回路は、前記第３ノードを接地電源電圧とし、前記第４ノードから前記第２電圧を取得して動作することを特徴とする電源装置。
10. 請求項９記載の電源装置において、
    前記第１電圧は、前記第１ノードと前記第３ノードの間を抵抗分圧することで生成されることを特徴とする電源装置。
11. 請求項１０記載の電源装置において、
    前記制御回路は、
    前記出力容量によって電源電圧が供給される負荷回路からの帰還信号と、前記第１電圧とを掛け算する掛算回路と、
    前記掛算回路の出力電圧を２乗演算する２乗回路と、
    前記第２電圧が前記２乗回路の出力電圧に達したことを検出する第１比較回路と、
    前記第２電圧がゼロレベルとなったことを検出する第２比較回路とを備え、
    前記第２比較回路からの検出信号を受けて前記スイッチ素子をオンに駆動し、前記第１比較回路からの検出信号を受けて前記スイッチ素子をオフに駆動することを特徴とする電源装置。
12. 請求項１１記載の電源装置において、
    前記帰還信号は、前記負荷回路に流れる電流に比例する信号であることを特徴とする電源装置。
13. 請求項１２記載の電源装置において、
    前記負荷回路は、発光ダイオードであることを特徴とする電源装置。
14. 交流電源を整流した電圧に比例した第１電圧が入力される第１端子と、
    外部のスイッチ素子をオンに駆動するオンレベルとオフに駆動するオフレベルを出力し、前記オンレベルを出力することで前記スイッチ素子を介して外部のインダクタに電力を蓄積させ、前記オフレベルを出力することで前記インダクタに電力を放出させる第２端子と、
    前記インダクタの電力によって駆動される外部負荷からの帰還信号が入力される第３端子と、
    前記インダクタに流れる電流に比例する第２電圧が入力される第４端子と、
    前記第３端子から入力された前記帰還信号と前記第１端子から入力された前記第１電圧とを掛け算する掛算回路と、
    前記掛算回路の出力電圧を２乗演算する２乗回路と、
    前記第４端子から入力された前記第２電圧が前記２乗回路の出力電圧に達したことを検出する第１比較回路と、
    前記インダクタに流れる電流がゼロレベルとなったことを検出する第２比較回路とを備え、
    前記第２端子は、前記第２比較回路からの検出信号を受けて前記オンレベルを出力し、前記第１比較回路からの検出信号を受けて前記オフレベルを出力することを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記インダクタは、トランスの１次側であり、前記第２端子が前記オフレベルを出力した際、前記トランスの２次側を介して電力を放出し、
    前記第２比較回路は、前記トランスの補助巻線を介して前記インダクタに流れる電流がゼロレベルとなったことを検出することを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記２乗回路は、トランスリニア回路によって実現されることを特徴とする半導体装置。
17. 交流電源を整流し、第２ノードを基準として第１ノードに電力を供給する整流回路と、
    前記第１ノードと第３ノードの間に設けられたスイッチ素子と、
    前記第３ノードと第４ノードの間に設けられた電流検出用抵抗と、
    前記第４ノードと第５ノードの間に設けられたインダクタと、
    前記第２ノードと前記第３ノードの間で、前記第２ノード側をアノードとして設けられたダイオードと、
    前記第５ノードと前記第２ノードの間に設けられた出力容量と、
    前記第４ノードを接地電源電圧として動作し、前記第３ノードで生じた第１電圧に基づいて前記スイッチ素子のオン・オフを制御する制御回路とを有することを特徴とする電源装置。
18. 請求項１７記載の電源装置において、
    さらに、前記第１ノードと前記第４ノードの間を分圧することで第２電圧を生成する抵抗分圧回路を備え、
    前記制御回路は、
    前記出力容量によって電源電圧が供給される負荷回路からの帰還信号と、前記第２電圧とを掛け算する掛算回路と、
    前記掛算回路の出力電圧を２乗演算する２乗回路と、
    前記第１電圧が前記２乗回路の出力電圧に達したことを検出する第１比較回路と、
    前記第１電圧がゼロレベルとなったことを検出する第２比較回路とを備え、
    前記第２比較回路からの検出信号を受けて前記スイッチ素子をオンに駆動し、前記第１比較回路からの検出信号を受けて前記スイッチ素子をオフに駆動することを特徴とする電源装置。

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