JP5960153B2 - 電力供給制御システム及び装置 - Google Patents

Description

本発明は、光のような電力源のための単一のサイクル制御を用いる電力供給制御システム及び装置に関し、さらに詳細には、スイッチモード電力供給（ＳＭＰＳ）に関するものである。しかしながら、これらに限定されるものではない。

電力源は、所望の要求に適合するように、ある特性を他の特性のものに有効電力を変換するためのインバータ装置又はコンバータ装置を持つ。従って、回路は、負荷により要求される特性を持つ電力を主要供給電源から供給する。例えば、主要供給電源は、オーストラリアでは、５０ヘルツ、単一相、２４０Ｖ ＡＣ電力であり、負荷は、５Ｖ ＤＣ電力制限を求めるパーソナルコンピュータの回路となる。また、負荷は、２０ワットハロゲン光供給となることもある。従って、電力供給は、２４０Ｖ ＡＣ電力及び５Ｖ ＤＣ負荷に適合した回路を要求する。

スイッチモード電力供給は、容量、インダクター及び変換器といった低損失な部品を介する電力供給機能を与える電力供給であり、そこにおいては、オン又はオフといった２つの状態のうちの１つにあるスイッチが使用される。このようなシステムが持つ利点は、スイッチが、これらの２つの状態のいずれかにあり、且つ、少ない電力を消費し、これによって、電力変換は電力損失を小さくすることができ、その結果、高効率である。

一般的なハロゲンランプための電気変換は、２０Ｗ又はそれ以上の抵抗性負荷を必要とする。用いられるインバータは周波数を維持するために適切な負荷を必要とし、１００ｐＦより大きな容量は、インバータを麻痺（ｓｔａｌｌ）させることができる。一般的には、インバータは過電流の検出器であり、一時的なシャットダウンを引き起こすために、所望の最大値を超えた電流を検出する。

一般的なエネルギーセーブ製品は、安定的なオペレーションとＥＭＣとのために、容量を持つ整流器に基づく標準的なダイオードである。しかしながら、インバータが動作し、振幅を減衰し、整流器にダメージを与え、２つの変換器のエネルギーセーブ電球に早い時点でエラーを生じさせた場合、侵入電流は１５アンペアを超える。

本発明の目的は、従来技術の１つまたはそれ以上の欠点を克服し又は少なくとも改善するような、改良された電力供給制御システム及び装置を提供することである。

一態様によれば、本発明は、サイクル毎のスイッチングモード電力供給と、非対称な制御スキームとを提供する。

電力供給制御システムは、サイクル毎のスイッチングモード電力供給と、非対称な制御スキームとを備え、非対称制御スキームは論理スイッチング手段を使用し、ここにおいて、前記制御は、前記電源を制御して、負荷の調整と共に要求された負荷にマッチングさせる。

電力供給制御システムは、論理スイッチング手段のための疑似電子論理ゲートを使用し、さらに、知覚のような融合人工知能神経制御ネットワークを含んでおり、これによって、電子シミュレーションを決定し、且つ、フィードバックシステムを介して瞬間信号及び平均信号をミックスする。

電力供給制御システムは、フロントエンド供給のための整流器をさらに含み、ここでは、ＡＣ−ＤＣ変換が必要とされ、さらに、システムは、電力変換の制御における中間における制御スキームと、電力変換の最終条件としてのステップダウン、ステップアップを含むことができる。

制御は、電源を制御して、負荷の調整と共に要求された負荷にマッチングさせる。

電源は、電気変換器に「疑似的な悪（virtual bad）」を与えるブースティングを行うことができる。

サイクル毎の非対称な制御スキームは好ましくは人工知能神経のノードに基づく。さらに詳細には、制御するために、知覚タイプモデルを用いる。

モデルは、多重入力させ、疑似電子ＮＡＮＤゲート及びＮＯＲゲート又はそれらを組み合わせるモデルを持つ。

リアルタイムに変化する入力波形を正確に制御し、且つ、適合させるために、モデルはフィードバックする。

さらに、モデルは、ハードウェアアプローチの知覚タイプモデルを用いる。

ハードウェアアプローチは論理スイッチングゲートを用いる。これによって、安価且つ有効なハードウェアを使用しつつ、メガヘルツ又はギガヘルツといった通常よりも速い速度において、初期決定を行うことができる。

好ましい実施形態は、多重入力の総和の電圧を持つ比較器を備えるＡＮＤ又はＮＡＮＤゲートを使用し、それによって、条件信号は、アナログＡＮＤ又はＮＡＮＤゲートのように振る舞うことができる。総和が基準を超えた際に総和が比較器を動作させる（fire）ように、各入力が独立して変換される。

ＡＮＤ又はＮＡＮＤゲートは、好ましくは、並列な多重入力を持ち、それぞれは、比較器に与えられ、且つ、比較器によって合計される各抵抗により条件付けされている。

本発明は、分離された条件信号を持つ比較器を備える多重入力ＮＯＲ／ＯＲゲートを備える制御しシステムを提供し、条件信号は、独立に起動された（fire）アナログＯＲ又はＮＯＲゲートのように振る舞うことができる。各入力は、基準が超えた際に各入力が比較器を動作させる(fire)ように、各入力は、独立して、且つ、比例的に、変換される。

多重入力ＮＯＲゲートは、好ましくは、並列な多重入力を持ち、それぞれは、比較器に与えられる各ダイオードにより条件付けされている。

好ましくは、サイクル毎に制御された非対称なシステムは、リアルタイムでモニターされ且つ調整された瞬間ピーク電流を持つ。特に、瞬間信号及び平均信号をミックスすることにより、入力電流は、出力の制御が維持されている間、ＡＮＤ又はＮＡＮＤゲートのための非常に低いリップル電流を用いて制御される。

多重入力ＮＯＲゲートの多重入力は、ブーストした電流及び電圧と、負荷とから、フィードバックを受けることができる。

電力制御は入力電力の有効（active）整流器を含むことができ、ＦＥＴゲートがしきい値内にあり、そこにおいて、ＦＥＴコントローラーが線形レギュレータとともに組み合わされることを保証する。線形レギュレータは大きな抵抗と大きなツェナー電圧と一体となることができ、制御スイッチングの最少電流を介して電力損失を最小にする。制御は、ＡＮＤ又はＮＡＮＤゲートをアナログすることができる。

電力制御は、Ｐ及びＮにドープされた複数のＭＯＳＦＥＴ対から形成された整流器を含むことができる。そのＭＯＳＦＥＴ対においては、Ｐにドープされた１つのＭＯＳＦＥＴのゲートは、ＮにドープされたＭＯＳＦＥＴのドレインと接続され、もしくは、これとは逆に接続される。好ましくは、Ｐ及びＮドープされた複数のＭＯＳＦＥＴ対のうちの１つの対が存在する。

このようにして、１Ｖ未満の電圧損失を有するＦＥＴの制御は、整流器により制御される。これにより、同時にＭＯＳＦＥＴ対の制御ができなくなるようなパンチスルーを避けることができる。

本発明は、約２ＭＨｚのバースト又は一般的な成分を超えるまで、非対称制御を持つクロックレス設計を提供する。

連続的な電流モードインダクタが存在し、実際には入力容量はない。高速及び低速のパラメータ（例えば、負荷電流、電圧、温度等）を同時に制限する。高速セラミックスベースのデザイン（安価、超長寿命、コンパクト）のために電解質キャパシタンスを必要としない。

１つのサイクル制御のために、非常に良好なステップ応答が供給される。

低く、非対称なリップルのためにＥＭＣは容易である。さらに、電力ファクタは、実際に入力容量がないため改善される。

図１は、本発明の実施形態による１つのサイクル制御を用いる電力供給制御システムのためのシンプルなピークバイアスされた回路図である。 図２は、本発明の実施形態による１つのサイクル制御を用いる電力供給制御システムのための負荷補償の回路図であり、付加的なフィードバックは、知覚出力から供給され、所望制限を達成するために入力から差し引かれる。 図３は、本発明の実施形態による１つのサイクル制御を用いる電力供給制御システムのための負荷変化制御の回路図であり、外部ラインの追加により電流制御を可能にする。 図４は、本発明の実施形態による１つのサイクル制御を用いる電力供給制御システムのための電圧クランプの回路図である。 図５は、知覚アルゴリズムを用いた電力供給を制御する１つのサイクルの人工知能制御のダイアグラムである。 図６は、真理値表をともなう論理多重入力ＮＡＮＤゲートのダイアグラムである。 図７は、知覚アルゴリズムを用いたこのような論理ＮＡＮＤゲートをシミュレートする回路要素のダイアグラムを示し、且つ、図７は、図６にリンクする、バッファー、抵抗ネットワーク、容量及びバイアスを用いた構造を示す。 図８は、真理値表をともなう論理多重入力ＮＯＲゲートのダイアグラムである。 図９は、知覚アルゴリズムを用いたこのような論理ＮＯＲゲートをシミュレートする回路要素のダイアグラムを示し、且つ、図９は、バッファー、ダイオード、比較器及びバイアスを用いた物理的な構造を示す。 図１０は、図７及び９の知覚アルゴリズムを包括的かつ総和するように組み合わせたものを含む回路のダイアグラムを示す。 図１１は、効率的でコンパクトなサイズ等のため、電流及び電圧のフィードバック及びブーストを供給するために、図６から１０の論理多重入力ゲートを用いたダイアグラムを示す。 図１２は、知覚アルゴリズムによる非常に複雑な指示のダイアグラムを示し、論理多重入力ゲートをシミュレートするある素子を用いることができ、所望の外部制御により信号を調整することができる。 図１３は、知覚アルゴリズムによる非常に複雑な指示のダイアグラムを示し、論理多重入力ゲートをシミュレートするある素子を用いることができ、所望の外部制御により信号を調整することができる。特に図１３は、多層構造を含む非常に複雑な決定システムを形成することができる。 図１４は、本発明の論理スイッチング手段の比較方法における除算回路の回路図を示す。 図１５は、デューティサイクルにより制御される様々なトポロジーのうちの１つを示す。 図１６は、デューティサイクルにより制御される様々なトポロジーのうちの１つを示す。 図１７は、デューティサイクルにより制御される様々なトポロジーのうちの１つを示す。 図１８は、デューティサイクルにより制御される様々なトポロジーのうちの１つを示す。 図１９は、整流器及びステップダウン部を有する可能な限り完全な回路のダイアグラムを示す。 図２０は、図１９の回路に関するゲート入力電流の変化(trace)を示す。 図２１は、整流器として示される本発明の１つの実施形態の電力制御の回路図を示す。 図２２Ａは、図２１の整流器で用いられるためのＮＦＥＴモデルの回路図を示す。 図２２Ｂは、図２１の整流器で用いられるためのＰＦＥＴモデルの回路図を示す。 図２３は、比較することを目的とした従来技術の整流器の電力制御の回路図を示す。 図２４Ａは、図２２の電力制御回路の制御電圧及び電流の変化を示す。 図２４Ｂは、図２３の従来技術の電力制御回路の制御電圧及び電流の変化を示す。図２４Ｂの下線は図２４Ａの下線と比較することにより、最少の損失又は攪乱（disturbance）を示し、これによって、損失を明確にする。 図２５は、有効なプルダウンを持つ整流器を示す本発明の１つの実施形態の電力制御の回路図を示す。さらに、図２４の電力制御回路の制御電圧及び制御電流の変化を示す。 図２６は、線形レギュレータと組み合わされた図２５のＦＥＴＸ１からＸ４の詳細をそれぞれ示すサブ回路と等価なＮＦＥＴを示す。 図２７は、線形レギュレータと組み合わされた図２５のＦＥＴＸ１からＸ４の詳細をそれぞれ示すサブ回路と等価なＰＦＥＴを示す。 図２８は、ステップダウンを示す本発明の負荷に加えられる電圧制御要素の１つの実施形態の電力制御の回路図を示す。 図２９は、フライバックを示す本発明の負荷に加えられる電圧制御要素の１つの実施形態の電力制御の回路図を示す。 図３０は、ステップダウンを用いた電力制御回路の制御電圧及び電流の変化、及び、その結果生じた負荷電流を示す。 図３１は、シンプルに固定されたＦＥＴのデューティとドライブ周波数とを示すステップダウンにおける制御変化を示す。

本発明の好ましい実施形態を、以下に添付された図面を参照して、以下に説明する。実施形態は一例として示される。

図を参照する本発明は、電力供給制御システム及びその要素を示し、それらは、サイクル毎のスイッチングモード電力供給と非対称な制御スキームとを備え、非対称な制御スキームは論理スイッチング手段を使用し、ここにおいて、制御は、電源を制御して、負荷の調整と共に要求された負荷にマッチングさせる。

本発明は、サイクル毎のスイッチングモード電力供給と非対称な制御スキームとを与える。これによって、ハードウェアにおいて与えられる模擬電子論理ゲートを用いることができる。しかしながら、電子シミュレーションを決定し、且つ、フィードバックシステムを介して瞬間信号及び平均信号をミックスするために、知覚といった融合人工知能神経制御ネットワークが必要である。

図１から４を参照して、本発明のサイクル毎のスイッチングモード電力供給と非対称な制御スキームとの４つの態様を示す。

図１は、シンプルにピークバイアスされた回路図を示す。

増幅率ｇ１を有するアンプは、インダクター（又は変換構造内の主要部）電流を示す規格化された信号を持つＶｓｕｍを持つ。増幅率ｇ２を持つアンプは、係数Ｊ（）により平滑化された負荷電流センス（load current sense）Ｖｉと比例する電圧を印加する。その結果、バイアスは、システムがＶｉとは逆に変化するＶＬピークをトリガーすることを可能にし、所望のレベルの平衡に達することとなる。この例においては、我々はＶｉ又は負荷電流を用いるが、これにより、例えば、i()のような適切な関数により変換することができる電圧、位置、周波数、その他の与えられたアプリケーションのために要求される他の信号を容易なものとすることができる。

この例の限定は、平衡状態に達するためのシステムに関し、この平衡状態は、１つのパラメータが他のものに比べてずっと遅く変化する場合に悪化する。これにより、システムが本質的に安定し、ステップ応答が緩慢になる。

図２は、１つのサイクル制御を用いた電力供給制御システムのための負荷補償の回路図である。

上記の式においては以下のような関係になっている。

ｄｕはデューティサイクル比であり、ｒは変換比であり、通常のブースターでは１である。

この変形例は、平均比較器出力を引き算するフィードバックループを追加することを示す。所望のレベルよりも下である場合に、負荷信号（Ｊ（Ｖｃ））に負のバイアスを印加することにより、この新しい変形例はターゲットとするパラメータ収束を大幅に促進させ、その結果、Ｖｓｕｍにおけるオフセットの削除により、高いピーク電流が見出される。その結果、高いＶＬピークが現れ、それに従って、電力は所望のｉ（Ｖｉ）に達するまで供給され、その時点で、平衡状態に達するまでｊ（Ｖｃ）が降下する。パラメータ「ｄｕ」は、割合（ｒ．Ｖｏｕｔ/Ｖｉｎ）を示すのに有用である。Ｖｏｕｔ，ｄｕ＞０の際、Ｖｉｎはｎに近づき、Ｖｉｎ＞０の際、ｄｕは最も大きくなる。

図３は電力供給制御システムのための負荷変化制御の回路図を示す。

増幅率ｇ３を持つアンプを加えることにより、我々は、他の信号を差し引くためのステージ２においてステップを繰り返すことができる。ここで、ｋ（ＶＴ）はｉ（Ｖｉ）から差し引かれ、ターゲットとなる負荷電流を外部信号により変調することができる。

以下に示すように、様々な制御信号の反転が可能である場合、合計信号が差し引かれる際にはアンプを必要としない。ここで、係数ｋ（）の内部の負の記号は、差し引くことの必要性をなくし、従って、追加アンプの必要性をなくす。これは、コスト及び複雑さを減らすことを助ける。

図４は、電力供給制御システムの電圧クランプの回路図である。リップル削除スキームの利点の１つは、整流器容量を効果的に削除することができることである。これにより問題が生じるが、しかしながら、システムインダクタンスに比べて入力供給のインダクタンスが大きい場合には、結果として得られる電流差（current delta）が大きな電圧を導く。幸運にも、スイッチングインダクタはクランプとして機能させるために変形することができる。平衡回路は図４に示され、システムは、入力電圧がしきい値を超えた場合にのみ動作するツェナー挙動を持っている。ツェナーにおいては、エネルギーは熱として損失し、一方、この構造においては、エネルギーは負荷フィルタ容量に伝送されるといった違いが生じる。このことは、電源が容量性負荷への作用が乏しいアプリケーションにおいては特に有利である。所望の比を選択することにより、しきい値に達するまで、電圧クランプには非常に高いインピーダンスが見られる。

本発明の１つのサイクル制御を用いる電力供給制御システムのオペレーションを理解するために、本発明の基本を理解することが必要である。

知覚モデルは、多重入力レンジに亘る値を出力する機能を介してその入力をマッピングするバイナリ分類器である人工知能である。出力の値は、バイナリ分類器においては「０」又は「１」でなければならず、従って、スイッチとして用いることができる。さらに、モデルは、機能の内部でフィードバックを用いる学習アルゴリズムを与える。この機能のダイアグラムは、図５に示される。

図６、７、８及び９を参照して、論理ゲートの電子シミュレーションを示す。

図６においては、そのシンボル及び真理値表により示されるＮＡＮＤゲート及びその代替としてのＡＮＤゲートが示されている。

図７は、合計された（総和）多重入力の電圧を持つ比較器を用いることができる電子シミュレーションを示し、これによって、条件づけられた信号は、アナログの「ＮＡＮＤ」ゲートのように振る舞うことができ、もしくは代替的に「ＡＮＤ」ゲートのように振る舞うことができる。各入力は、比例的に変換され、基準が超えた場合に総和が比較器を動作させる（fire）。「ＡＮＤ」又は「ＮＡＮＤ」ゲートは、並列の複数の多重入力を持ち、そのそれぞれは、比較器に与えられた各抵抗により条件づけられている。

図８は、そのシンボル及び真理値表により示されるＯＲゲート及びその代替としてのＮＯＲゲートが示されている。

図９は、多重入力ＮＯＲゲートを備える制御システムを用いる電子シミュレーションを示す。多重入力ＮＯＲゲートは、アナログの「ＯＲ」又は「ＮＯＲ」ゲートのように振る舞うことができる分離された条件信号を持つ比較器を備える。基準が超えた際に各入力が比較器を動作させる（fire）ように、各入力は、比例的に変換される。多重入力ＮＯＲゲートは、好ましくは、並列な多重入力を持ち、それぞれは、比較器に与えられる各ダイオード抵抗により条件付けされている

図１０は、図７から図９の知覚アルゴリズムを包括的且つ総和するように組み合わせた回路のダイアグラムを示す。多重入力ＮＯＲゲートと並列な入力としてＮＡＮＤゲートを含んでいることが示されている。図１１に示されるように、図６から図１０の論理多重入力ゲートは、電磁干渉、効率及び部品サイズ等に影響を与えることができるインダクターリップルを最小にするために、電流及び電圧のフィードバック及びブーストを与える。このような原理は、図１から４にも含むことができる。

図１２及び１３は、所望の外部制御により調整することができる信号を示し、且つ、論理多重入力ゲートをシミレーションするある要素を使用した知覚アルゴリズムによる非常に複雑な指示を示す。特に、図１３は、多層中に含まれる非常に複雑な決定システムを示す。

図１４は図２を改善したものであり、電力供給制御システムを含む。この電力供給制御システムは、多重入力と、バイアスによるオフセット電圧とを持つ比較器を備え、多重入力は、正の入力と足し合わされ、且つ、比較器の負の端子のさらなる入力と比較されるものであり、それによって、基準が超えた際に、バイアス以下の入力よりも低い総和が比較器を動作させる(fire)。このようにして、フィードバックループの追加は、バイアスフィードバックとの比較を用いて平均比較器出力を差し引き、ここでは、所望のレベル以下の負荷信号に負のバイアスを印加することによりターゲットとなるパラメータ収束を大幅に促進させ、その結果、オフセットの削除により高いピーク電流が見出される。その結果、所望の電流に到達するまで電力が供給され、その時点で、平衡状態に達するまで電力が降下する。

信号を合計するオリジナルのセクションを参照すると、電圧の印加は抵抗ネットワークの合計と同様にシンプルであることができ、一方、他から１つの信号を差し引くことは、正及び負の入力を用いるアンプを必要とする。各信号の相対的スケーリングの要求に基づいて、すべての記号のような信号は、代わりに、合計比較器の各入力に合計されることができる。例えば、以下の式の代わりに。

ここで、Ｖｓｕｍは以下の出力結果のような固定された値と比較され、出力結果は、以下のようになる。

代わりに、我々は、負のタームを集め、Ｖｒｅｆにそれらを合計し、正のタームを集め、Ｖｓｕｍにそれらを合計する。

ここで、Ｖｓｕｍは、以下の出力結果のような固定された値と比較される。出力結果は以下のようになる。

これにより、アンプを必要とすることなく、コストと複雑さとを減らしつつ、同じ結果を得ることができる。

従って、電力供給制御システムと装置とは以下のようないくつかの形式をとることができる。

従って、本発明は、シンプル且つパワフルな知覚モデルにより引き出された１つのサイクル制御への新しいアプローチを提供する。構造がシンプルでありつつ、ハードウェアにて行われる際に、知覚は、多重入力に基づく非常にシンプルな決定を非常に迅速で高速に行うことができる。これにより、特にスイッチングモードに対して、商業的意味を与える。電力供給は、ネガティブシリコンによってのみ限定された潜在時間（latencies）を持つ非対称のクロックワークオペレーションといった多くの付加的な利益を与える。

スイッチングのために２ＭＨｚのスイッチ速度を容易に得ることができるにもかかわらず、速度は、従来のＦＥＴの制限のために、約３から５ＭＨｚをはるかに超えて伸びることができる。しかしながら、この制限が克服されても、はるかに大きな速度を達成することができる。

図１５から１８を参照して、他のトポロジーを示す。これらのトポロジー及びこれらのトポロジーから一般的に誘導されるもののそれぞれは、デューティサイクル又は要素値、又は、回路ノード又は複数のノードに印加される電流又は電圧により制御することができる。

図１５は、クラスｄステージ（スイッチのいずれかがチャージオーバー状態にある）を示し、直列の発振回路と、能動又は受動手段によりこの発振回路に負荷をかける（ｌｏａｄ）ネットワークとを介して、負荷がかけられている。非常に複雑ではあるが（２つのスイッチ）、装置電圧は入力電圧を同じである。

図１６は、クラスｅステージ（直列の発振回路ｃｃｔを介してスイッチと接続されている様々なステージにより負荷がかけられた１つのスイッチ）を示し、半波整流器とデカップリングキャパシタとにより負荷がかけられている。１つの入力装置ステージは、良好なＥＭＩプロファイルに従って、低い又は中間の電力レベルにおいて、高速及び高効率を持つゼロ電圧スイッチとして設計される。

他の全波整流器又は半波整流器は、半波から誘導されるもの及びクラスｅの形状に限定されることなく、図１７のように用いることができる。図１７は、ダイオードに対して負荷をかける容量（ｃａｐ）と、二次の対称及び非対称の整流器に負荷をかける容量と、クラスｄタイプの整流器と、クラスｅタイプの整流器と、これらの変形及び組み合わせを有し、ＺＶＳ及びクラスｅステージの両方の利点を持っている。

この変形例のいくつかは、図１８に示される形状として見られ、ここでは、クラスｅステージに負荷をかける能動及び／又は受動部品から構成することができるネットワークにより、クラスｅに負荷がかけられる。

１つのアプリケーションを図１０に示す。電力供給制御システムは、フロントエンド供給のための整流器と、電力変換制御中の制御スキームと、電力変換を最後に条件づけるステップダウン及びステップアップと含む。図１９は、図７から図１４の論理ゲートシステムを用い、負荷電流検出サブ回路の中に含まれるフィードバックからの制御を与える。

図１９による電力供給制御システムは、多重入力と、バイアスによるオフセット電圧とを備える比較器を備え、多重入力は、正の入力と足し合わされ、且つ、比較器の負の端子のさらなる入力と比較されるものであり、それによって、基準が超えた際に、バイアス以下の入力よりも低い総和が比較器を動作させる(fire)。

電力供給制御システムは、バイアスフィードバックとの比較を用いて平均比較器出力を差し引く追加フィードバックループを含み、ここでは、所望のレベル以下の負荷信号に負のバイアスを印加することによりターゲットとなるパラメータ収束を大幅に促進させ、その結果、オフセットの削除により高いピーク電流が見出される。その結果、所望の電流に到達するまで電力が供給され、その時点で平衡状態に達するまで電力が降下する。

電力供給制御システムの回路は、さらに、フロントエンド供給のための整流器と、電力変換制御中の制御スキームと、電力変換を最後に条件づけるステップダウン及びステップアップと含む。以下により構成された様々な主要ステージが示される。
１．合計及び比較信号
２. 負荷電流検出
３．ステップダウン
４．整流器容量決定

これらのステージを組み合わせた結果、ハロゲン電球の挙動と非常に似た低エネルギー製品に適合させるように直すことができる、様々な環境に対して作用することができるシステムを提供する製品となる。

（整流器）
従来技術の整流器は図２３に示され、その制御変化は図２４Ｂに示される。特に、Ｐタイプ又はＮタイプとなるＦＥＴは、１００ΩオーダーのＲ４といった外部抵抗と接続され、それによって、実質的な電流の流れとそれに対応する電力が損失する。詳細には、図９の変化は、一番上に入力を、中間に有効出力を示す。しかしながら、一番下の変化に示すように、オペレーションを通じて実質的な電力損失が存在する。

しかしながら、図２４に示される変化を伴う、シンプルな形状の図２１、詳細な図２２Ａ、図２２Ｂ及び図２５に示される本発明は、整流器であり、この整流器は、ＦＥＴゲートがしきい値内であることを補償するために、入力電力の有効整流器を含む電力制御を用いることができる。これは、線形レギュレータと組み合わされたＦＥＴコントローラーにより達成される。線形レギュレータは、１００ｋΩオーダーの大きな抵抗Ｒ４とＦＥＴの制御電圧に近い電圧と一体となり、制御スイッチの間の電流を小さくすることにより電力損失を小さくする。図２４Ｂの変化に対して、図２４Ａの変化は、一番上に入力、中間に有効出力、一番下には、オペレーションを通じて小さな断続的電力損失を示す。

図２１に示すように、電力制御は、Ｐ及びＮにドープされたＭＯＳＦＥＴ対の複数から形成された整流器を含むことができる。ここにおいては、ＰドープされたＭＯＳＦＥＴのゲートは、ＮドープされたＭＯＳＦＥＴのドレインと接続され、もしくは、これとは逆に接続される。この場合には、図２２Ａ及び図２２Ｂにおいて、Ｘ１及びＸ２のそれぞれはＮＦＥＴであり、Ｘ３及びＸ４のそれぞれはＰＦＥＴであるような、Ｐ及びＮにドープされたＭＯＳＦＥＴ対が存在する。

このようにして、１ボルト未満の電圧を持つＦＥＴの制御は、整流器により制御することができる。これにより、同時にＭＯＳＦＥＴ対の制御ができなくなるようなパンチスルーを避け、従って、しきい値を超える電圧が付加されることはない。

特に、低い電圧及び高い電流のアプリケーションにおいては、ＡＣからＤＣへの整流は、ダイオード（ショットキー、ＰＮ、カーバイド等）と比べて、ＦＥＴのフルブリッジとともに効果的に動作させることができ、大きなとは言えない順伝導の電圧降下を必要とはしない。以下に、実施におけるいくつかの考慮すべき点について示す。

１．最大電圧がＦＥＴゲート値を超えた場合には、ＭＯＳＦＥＴを破壊しないことを保証するために、保護が行われなくてはならない。与えられた回路中にツェナー／抵抗を配置する目的である。
２．ツェナーは、最大ゲート電圧よりもやや小さくすべきであり、ツェナーに導通する他のものはエネルギーを大量に消費する。このことは、不幸にも、ゲート容量がＦＥＴをオンするのに必要な量以上のエネルギーを持つことを示す。
３．抵抗は、入力電圧がツェナーを超えた場合に、電流を限定するために十分に大きいことが必要である。しかしながら、オン／オフ時間を十分に小さく維持し、ＦＥＴがショートスルーすることを避けるために、十分に小さい。
４．ＭＯＳＦＥＴは、ゲート容量を持ち、例として用いられる抵抗とともに、オン及びオフの遅延の問題を引き起こす。
５．ゲート容量及び抵抗がＲＣフィルタを形成し、これにより、ＡＣが入力に印加された際に、エネルギーを消費し、周波数と増幅率とを悪化させる。

図２１に示される新しい構成は、図２３の従来技術と似ている。しかしながら、図２２Ａ及び図２２Ｂにおいて与えられているＸモジュールに対する精査により、明らかな違いが示される。各サブ回路（Ｎ及びＰ）は、従来技術のＭＯＳＦＥＴ、ツェナー及び抵抗を、ブリッジの下のＮとブリッジの上のＰとにより置き換えるように設計される。

図２２ＡのＮＦＥＴサブ回路が試験され、完全なＦＥＴモデルがボックスの中に示される。ボックスの外部は、付加された回路、ダイオード、ＦＥＴ（ＭＯＳＦＥＴが常にボディダイオードを持ちつつ、１つの装置となる）、抵抗及びツェナーである。ＭＯＳＦＥＴの追加は、回路上に大きなインパクトを持つ。例えば、
１．ツェナーが、整流器ＦＥＴがオンし、低エネルギーの伝送を維持することを保証するために十分に大きいものとすることができる。
２、ＭＯＳＦＥＴのブリッジが充電している間、ＭＯＳＦＥＴのインピーダンスを低くし、それによって、急速な充電を可能にする。しかし、ツェナー電圧に達した際には、インピーダンスは非常に高く、ＡＣ信号がどのように入力に与えられたとしてもリークが起きないことを保証する。
３．ツェナーバイアス抵抗がブリッジＭＯＳＦＥＴゲート容量を充電しなくなった場合、小さなエネルギーを使用しつつ、その値を大きくすることができる。
４．ゲート信号が低く引っ張られた際に、Ｄ１（Ｔ１のボディダイオード）はブリッジゲート容量を放電する。

図２２Ｂに示されるＰＦＥＴのサブ回路は、ＰＦＥＴとしての負の電圧において、同様にオペレーションされる。

図２４Ｂの従来技術と図２４Ａの新しい有効整流器との変化を参照すると、赤字の（上段の）変化（線）は構成された波形を示し、さらに高い周波数においてピーク−ピークが５Ｖである信号を持ち、１２ボルトＲＭＳ（ピーク−ピークが±１７Ｖ）のベース信号である。次の変化は電源からの電流を示し、緑色の変化は、負荷抵抗Ｒ１上の電圧であり、最後の変化は、ハーフブリッジＰ/ＮＦＥＴ対に入る電流を示す。大きく改善された指標は図２４Ａの変化であり、可視できない電流、スイッチング電流を除いて、新しい有効整流器の高い変化として示される。測定は、図２４Ｂと比較されたサンプルとともに示され、新しいシステムは９８％の効率であるのに対して、古いものは９５％である。従来技術のツェナーがさらに機能し、もしくは、周波数が増加した場合には、この違い（divide）は、大きな入力電圧レンジに亘って大きなものとなる。

最終的には、図２６及び図２７を参照した図２５の次の反復は、ブリッジＦＥＴしきい値電圧が新しいゲートドライブＦＥＴのボディダイオードよりも小さくすることができるような強化を示す。信号は、ＦＥＴがシャットダウンすることを保証するために、Ｎ及びＰのサブ回路の間で分けられる。各Ｎ又はＰの対においては、反対にあるドライブＦＥＴは、他の新しく追加されたプルダウンＦＥＴをドライブする。

図１９に示されるように、この部品は、低電圧ＭＲ１６変換識別（電気的又は磁気的）に特有である。問題は、磁気変換が、効率及び電磁適合性（ＥＭＣ）に重要な電圧リップルを減らすための容量を持たなければならず、一方、電磁変換は、切迫した行きづまったリスク（risk stalling）にあっても、もしくは、さらに悪化した状況にあっても、容量を持つことがない。従って、目的は、知的決定を、整流器容量を正確に有効にする又は有効にしないように行うことである。これによって、整流器に入る波形を検出し、示される特性に基づいて、最も好ましい入力電源タイプを決定する。電気的及び磁気的な変換が同様に始まった場合、特に、調光器を用いた場合に、複雑さが生じる。

回路図を参照すると、「整流器容量決定ブロック」は、「変換検出ポイント」として示される１つ又はそれ以上からの信号を解釈し、数学的操作及び「ＣＡＰ＿ＳＷＩＴＣＨ＿ＣＮＴＬ」を介して、整流器容量をオンまたはオフするための決定に基づく状態を与える。

（ステップダウン/フライバック（fly back））
制御電圧の制限によるＬＥＤの電力制御を行うために、図２８及び図２９に示されるステップダウンフライバック部品は、図２に示される容量Ｃ２にかかる出力に接続することを必要することがある。このようなシステムは、他の電力制御領域では必要とされない。

発光ダイオード（ＬＥＤ）の一定の順電圧の特性のために、並列に接続された容量中の有効エネルギーは大きく制限される。これは、伝導が停止するポイントであるＶｆに電圧がなるまで、ＬＥＤＶｆ（順電圧）より上の容量の電圧が高い電流で素早く放電するためである。このようなシンプルなアプローチは、直列の抵抗を持っており、これによって、Ｖｆより大きな電圧における電流を制限する。この欠点は、当然、抵抗においてエネルギーが消費されることである。

さらに複雑な方法は、フルバック（full buck）回路を実行する。好ましくは、これは、複雑さ及びコストを犠牲にして、追加の電力損失を最小化する。潜在的な問題は、電圧の上昇、電流の下降、及びその逆といった負のインピーダンスを導入することである。一方、正のインピーダンスは、比例的に又は別の方法で、電流及び電圧を共に上昇させ、下降させる。独立した回路においては、バック（buck）の負のインピーダンスは問題とはならず、しかし、他の制御スキームとの結合を用いた場合に、これは問題となる。

ＬＥＤと直接的に並行な容量の他の問題は、ブーストトポロジーを用いた場合に生じる。出力電圧が常に入力電圧よりも大きい場合には、ＬＥＤ Ｖｆは相対的に高い。入力電圧が１７Ｖピーク（１２ＶＲＭＳ）よりも大きな値に達することができるＭＲ１６の場合には、これは、製品に２０Ｖ＋ダイ（ｄｉｅｓ）の制限を課す。低電圧ＬＥＤを使用しようとする場合には、一般的な解決法は、ブースト後にバックステージ（buck stage）を導入することである。しかしながら、この導入は、以下の問題を生じさせる。すなわち、個々のブーストとバックとが互いに反目しあい、大きな容量エネルギーをその間に一時的に保持する（reserve buffering）ことができるにもかかわらず、負のインピーダンス負荷（バック）により引き起こされた過度の電圧出力状態のために、ブースター周波数をオフする。

本発明は、導入されたシンプルなステップダウン機構を含み、それは、安価に実施ができ、正のインピーダンスを持つブースターを提供することができる。

図２８を参照すると、通常可能な組み合わせが示されている。これらは、９Ｖ及び２１ＶのＬＥＤにおけるソリューションとして用いることができる。２１ＶのＬＥＤを大きな電圧要求に適合させた場合であっても、大きな有効制御電圧レンジのために非常に効果的にエネルギーを保持することができるため、主要周波数を超えるＬＥＤのリップル電流は良好である。

バックの場合には負荷電圧にまで、フライバック（ｆｌｙｂａｃｋ）の場合には完全なレンジにまで、正確に負荷を制限することができる従来技術のバックには、利点が存在する。しかしながら、バックとフライバックとは以下のような問題を含む。
１.高価である。
２．特に高サイドＦＥＴドライブを必要とする場合（バック構造）、閉ループシステムは複雑であり、効果がない。
３．電圧供給に対して負のインピーダンス特性を印加する。
４．複雑かつ安定を求めることは、一般に、最大速度を制限し、実施のための大きな受動部品を要求する。

同様に、固定周波数とステップダウン又はフライバックのデューティには利点が存在する。
１．開ループであり（フィードバックがない）、安価で、且つ、実施が容易である。
２．実施が容易なロウサイドスイッチングのみを必要とする。
３．常に正のインピーダンスを印加する。ブーストといった制限ステージとの組み合わせが容易である。
４．シンプルであることは、発振源のドライブ能力により上限速度を制限することができることを意味し、上限速度を非常に早くすることができる。

固定周波数とステップダウン又はフライバックのデューティは、以下の問題を有する。
１．開ループは、適合が不可能な、入力電圧の固定された変換に制御を限定することを意味する。

本発明の制御について、図２６以外の図面を参照して説明する。Ｒ４はＤ１と直列であり、所望の及び寄生の素子により構成されたリアルなＬＥＤを示す。９Ｖの回路及び変化を参照するステップダウンステージは、シンプルな制御であり、例えば３ＶでＦＥＴをドライブすることができるようなタイプの発振源を動作させる。ＦＥＴがバイアスされた際には、ＬＥＤ（Ｄ１）のＬ３及びＣ３から上昇する。ＦＥＴがオフされた場合には、インダクターはＤ１とＣ３に放電する。Ｃ３は、ＡＣバイパスとして機能し、ＬＥＤの電流リップルを最小に維持する。従って、これらは極端に小さい。このシンプルな動作の結果、Ｌ３には、ＬＥＤと直列の追加インピーダンスが生じ、ＬＥＤ Ｖｆと容量Ｃ３との間に電圧差が変化することとなる。Ｔは、Ｌ１のインダクタンス、もしくは、インバータの周波数／デューティサイクル比を変化させることによって、変化することができるインピーダンスである。

２１Ｖの回路及び変化で参照されるフライバックステージは、実施については非常にシンプルであり、一般的には図２８に示される。ＦＥＴがバイアスされた場合には、Ｌ１の充電が開始される。ＦＥＴがオフされた場合には、Ｌ１は、Ｃ４及びＬＥＤに放電する。さらに、Ｃ４は、ＡＣバイパスとして機能し、ＬＥＤにＤＣ電流を供給する。この回路はステップダウンとは異なり、ＬＥＤ電圧よりも低いＣ４に対して放電することができる。２１Ｖといった大きなＶｆを要求する場合には、最少ブースト電圧よりも小さな電圧を持つことはあまり好ましくはない。ステップダウンにおいては、周波数及びデューティサイクル比が固定されている限り、インダクターはほぼ線形であり、正のインピーダンスを持つ。

周波数とデューティとを実施することができる場合、いくつかの調整について利点を有する。例えば、
１．周波数ジッター、これは、電磁干渉（ＥＭＩ）に遭遇した場合、助けとなることができる。
２． ５０／５０（例示）以外のデューティサイクル比は、低いＶＰが要求されている場合に特に有利である。１５／８５オン／オフ比にデューティを設定することは、用いる発振源に基づき、複雑さやフィードバックをさらに追加することなしに、ステップダウン電圧を３Ｖ（１つのＬＥＤダイ）と低くすることができる。

当業者は、本発明の範囲から逸脱することなく、上記の特有の実施形態の例を変形及び改良を行うことができることを理解することができる。すべての改良及び変形は、以下のクレームにより定義されるこの発明の範囲に含まれる。

Claims (13)

1. 制限された電力負荷電流の流れを電圧源から生成するために、スイッチング回路ドライブ信号のデューティサイクルのサイクル毎の非対称制御が実現されるスイッチモード電力供給回路であって、
   前記デューティサイクルのオン状態の間の第１の部分と、前記デューティサイクルのオフ状態の間の第２の部分とを有する比較信号を、前記第１及び第２の部分が互いに非対称となるように形成する、比較信号合計ノードと、
   第１の入力端子、第２の入力端子、及びドライブ出力端子を有する比較回路であって、前記第１の入力端子は基準信号を受け取り、前記第２の入力端子は前記比較信号合計ノードから前記比較信号を受け取り、前記ドライブ出力端子は前記基準信号と前記比較信号との比較に応じて前記スイッチング回路ドライブ信号を提供する、比較回路と、
   を含む、信号を合計し且つ比較するステージと、
   前記比較信号の前記第１及び第２の部分の形成を制御する制御信号フィードバックシステムであって、当該制御信号フィードバックシステムは制御信号スイッチング回路と負荷電流検出器とを含んでおり、前記制御信号スイッチング回路及び前記負荷電流検出器は、異なる比較信号レベルを有する前記第１及び第２の部分を生成するために、前記比較回路の動作によって、前記スイッチング回路ドライブ信号に応答して、前記デューティサイクルの後続サイクルを変更するように前記スイッチング回路ドライブ信号を非対称に周期させ、これにより、接続された負荷に前記制限された電力負荷電流の流れを提供するために前記スイッチモード電力供給回路を制限する、制御信号フィードバックシステムと、
   を備える、スイッチモード電力供給回路。
2. 前記制限された電力負荷電流の流れを調整するための開ループステップダウンステージをさらに備える請求項１に記載のスイッチモード電力供給回路。
3. 前記スイッチモード電力供給回路の動作ポイントを制御するための、前記第１の入力端子に動作的に関連づけた外部制御入力信号をさらに備える請求項１に記載のスイッチモード電力供給回路。
4. 前記スイッチモード電力供給回路に結合された変換器が電気的又は磁気的な変換器かどうかタイプを判定する、変換器タイプ検出回路と、
   前記変換器のタイプの判定に応じて、前記変換器に結合されたキャパシタンスの容量を変更する、キャパシタスイッチング回路と、
   をさらに備える請求項１に記載のスイッチモード電力供給回路。
5. 前記比較信号合計ノードにアノードが結合され、前記接続された負荷に近位の電圧制限ノードにカソードが結合された、ツェナーダイオードをさらに備える請求項１に記載のスイッチモード電力供給回路。
6. 前記アノードは、前記比較信号合計ノードに抵抗結合された、請求項５に記載のスイッチモード電力供給回路。
7. 整流器をさらに備える請求項１に記載のスイッチモード電力供給回路。
8. 前記制御信号スイッチング回路は、第１の抵抗によって前記比較信号合計ノードに抵抗結合され、
   前記負荷電流検出器は、第２の抵抗によって前記比較信号合計ノードに抵抗結合され、
   前記第１及び第２の抵抗は、前記比較信号合計ノードで負荷ネットワークを形成する、
   請求項１に記載のスイッチモード電力供給回路。
9. 前記比較信号を形成する前記比較信号合計ノードは、第１の比較信号を形成する第１の比較信号合計ノードを備え、
   前記基準信号は第２の比較信号を備え、
   前記スイッチモード電力供給回路は、第２の比較信号合計ノードに抵抗結合された外部制御信号から、および、前記第２の比較信号合計ノードに抵抗結合された基準電圧から、前記第２の比較信号を形成する第２の比較信号合計ノードをさらに備える、
   請求項１に記載のスイッチモード電力供給回路。
10. 前記負荷電流検出器は、前記比較信号合計ノードに抵抗結合されたキャパシタを含む、
    請求項１に記載のスイッチモード電力供給回路。
11. 前記制御信号スイッチング回路は、前記比較信号合計ノードに抵抗結合されたソース端子を有するトランジスタを含む、請求項１に記載のスイッチモード電力供給回路。
12. 前記制御信号スイッチング回路は、前記スイッチング回路ドライブ信号を受け取るための前記ドライブ出力端子に結合されたゲート端子を有するトランジスタを含む、請求項１に記載のスイッチモード電力供給回路。
13. 前記制御信号スイッチング回路は、ブーストコンバータインダクターの出力側端子に結合されたドレイン端子を有するトランジスタを含む、請求項１に記載のスイッチモード電力供給回路。

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