JP2011518368A - 電力消費を削減されたプロセッサ - Google Patents

Abstract

電力消費を削減されたプロセッサ回路は、プロセッサ回路に供給されたアナログ信号を受けて、そのアナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドを含む。プロセッサは、アナログ・フロント・エンドで生成されたディジタル信号に応じてディジタル出力信号を生成するように動作するディジタル・バック・エンドをさらに含む。バッファは、アナログ・フロント・エンドとディジタル・バック・エンドとの間に結合される。第１モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドと実質的に同じデータ転送速度で動作してバッファがバイパスされる。第２モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドより高いデータ転送速度で動作して、バッファはアナログ・フロント・エンドの出力を格納するために使用される。

Description

本発明は、一般に電気および電子の技術に関し、より詳細にはシグナル・プロセッサに関する。

ある用途において複数のデータ転送速度に対応するためのシグナル・プロセッサ、例えばディジタル・シグナル・プロセッサ（ＤＳＰ）などの使用はよく知られている。そのような用途は、例えば、ディスクが一定の角速度で回転するので広範囲のデータ転送速度に対応するハード・ディスク・ドライブのチャネル読み取り、複数のデータ転送速度（例えば、１倍、２倍、４倍、８倍の読み速度）に対応する光学式記憶のチャネル読み取り、および複数のデータ転送速度（例えば、ギガビット・イーサネットのための１０／１００／１０００／１００００メガビット毎秒（Ｍｂ／ｓ））に対応するイーサネットまたは無線ローカル・エリア・ネットワーク（ＬＡＮ）トランシーバを含むことができる。

多くのデータ処理回路において、ＤＳＰは、回路内の主たる電力消費源である。ある用途、特に携帯用途に対して、電力消費を削減することは決定的に重要である。データ処理回路内の電力消費を削減するための従来の技法は、一般に、低いデータ転送速度に対して低い供給電圧でＤＳＰを動作させることを伴う。しかし、低い供給電圧でＤＳＰを動作させることには、いくつかの不利点が存在する。例えば、低いデータ転送速度に対して低い供給電圧でＤＳＰを動作させるには、高価な電圧調整器の使用が必要となる。さらに、供給電圧が削減されうる量は、回路内のワースト・ケースのトランジスタ閾値電圧レベル（例えば、約０．８５ボルト、集積回路プロセス技術により左右される）、および回路内で必要なオーバー・ドライブの量（用語「オーバー・ドライブ」は、一般に、所与のトランジスタ・デバイスに必要な、閾値電圧を超えるゲート電圧のレベルを言う）で制限される。

従って、従来のＤＳＰ回路に関連する上述の問題のうちの１つまたは複数の問題を持たないＤＳＰ回路において、電力消費を削減するための技術が必要とされている。

本発明の例示的実施形態は、性能および／または面積に重大な影響を与えることなく、プロセッサ内の漏洩電力を都合よく削減するための技術を提示することにより、上述の必要性を満たす。このことを達成するために、本発明の実施形態は、アナログ・フロント・エンドと、ディジタル・バック・エンドと、アナログ・フロント・エンドとディジタル・バック・エンドとの間に接続されたバッファとを含むプロセッサを提供する。ディジタル・バック・エンドは、アナログ・フロント・エンドの最高データ転送速度で動作することが可能である。アナログ・フロント・エンドがディジタル・フロント・エンドより低いデータ転送速度で動作しているとき、アナログ・フロント・エンドで生成されたデータは、バッファの中に格納される。バッファが充填されている間、ディジタル・バック・エンドは、電力を節約するためにスイッチ・オフされる。バッファが満杯になると、ディジタル・バック・エンドはスイッチ・オンされ、バッファ内に格納されたデータが、バッファが空になるまで（または少なくとも、もはや満杯でなくなるまで）より高いデータ転送速度で読み取られ、その時点でディジタル・バック・エンドは再びスイッチ・オフされ、そのプロセスが繰り返される。ディジタル・バック・エンドは、データがバッファ内に格納されている時間の少なくとも一部分の間、スイッチ・オフされるので、有利には、プロセッサ内の漏洩電力が削減される。

本発明の一態様によれば、電力消費を削減されたプロセッサは、プロセッサに供給されたアナログ信号を受け、そのアナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドを含む。さらに、プロセッサは、アナログ・フロント・エンドで生成されたディジタル信号に応じて、ディジタル出力信号を生成するように動作するディジタル・バック・エンドを含む。バッファは、アナログ・フロント・エンドとディジタル・バック・エンドとの間に結合される。第１モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドと実質的に同じデータ転送速度で動作して、バッファはバイパスされる。第２モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドより高いデータ転送速度で動作して、バッファが、アナログ・フロント・エンドの出力を格納するために使用される。

本発明の他の態様によれば、アナログ・フロント・エンドとディジタル・バック・エンドとを含むプロセッサ内の電力消費を削減する方法は、ディジタル・バック・エンドのデータ転送速度と比較してアナログ・フロント・エンドのデータ転送速度を検出するステップと、アナログ・フロント・エンドのデータ転送速度がディジタル・バック・エンドのデータ転送速度より低いときに相当する第１モードの動作において、アナログ・フロント・エンドの出力に関するデータをバッファの中に格納するステップと、アナログ・フロント・エンドのデータ転送速度がディジタル・バック・エンドのデータ転送速度と実質的に等しいときに相当する第２モードの動作において、バッファをバイパスするステップとを含む。

本発明の他の態様によれば、電子システムは、電力消費を削減された少なくとも１つのプロセッサを備える少なくとも１つの集積回路を含む。プロセッサは、プロセッサに供給されたアナログ信号を受け、そのアナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドと、アナログ・フロント・エンドで生成されたディジタル信号に応じてディジタル出力信号を生成するように動作するディジタル・バック・エンドと、アナログ・フロント・エンドとディジタル・バック・エンドとの間に結合されたバッファとを含む。第１モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドと実質的に同じデータ転送速度で動作して、バッファはバイパスされる。第２モードの動作において、ディジタル・バック・エンドは、アナログ・フロント・エンドより高いデータ転送速度で動作し、バッファは、アナログ・フロント・エンドの出力を格納するために使用される。

本発明のこれらおよび他の特徴、態様および利点は、以下の、本発明の例示的実施形態の詳細な説明を添付の図面と併せ読めば、明らかとなろう。

本発明の一実施形態により形成された、電力消費を削減された例示的プロセッサ回路の少なくとも一部を示すブロック図である。 本発明の一実施形態による、図１のプロセッサ回路内で使用されうる例示的バッファ回路の少なくとも一部を示す概略図である。

本発明は、ＤＳＰ回路、およびその回路内で使用するための例示的バッファ回路など、例示的プロセッサ回路に関連して、本明細書の中で説明される。しかし、本発明の技術は、本明細書の中で示され、説明される回路に限定されないことを理解されたい。むしろ、本発明の実施形態は、回路の性能および／または面積に重大な影響を与えることなく、プロセッサ回路内の電力消費を削減するための技術に関する。本発明の好ましい実施形態がシリコン・ウェーハにおいて製作されうるとしても、本発明の実施形態は、代替として、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などを含むがこれらに限定されない他の材料を含むウェーハにおいて製作されうる。

図１を参照すると、ブロック図は、本発明の一実施形態による、電力消費を削減された例示的信号処理システム１００の少なくとも一部を示す。信号処理システム１００は、アナログ源１０４およびディジタル・シンク１０６と結合された、ＤＳＰ回路１０２または代替のプロセッサを含む。ＤＳＰ回路１０２は、アナログ源１０４からアナログ信号を入力として受け、アナログ信号の関数である、ディジタル・シンク１０６に供給されるディジタル信号を、ＤＳＰ回路の出力として生成するように動作することが好ましい。

前に述べたように、ある用途は、複数のデータ転送速度に対応するために、ＤＳＰ回路を必要とする場合がある。本発明の技術が都合よく使用されうる、複数のデータ転送速度の用途の典型的な例は、ハード・ディスク・ドライブのチャネル読み取りである。より詳細には、コンパクト・ディスク（ＣＤ）またはディジタル多用途ディスク（ＤＶＤ）のドライブと違って、ハード・ディスク・ドライブは一定の角速度で回転し、それゆえ外側のトラックにアクセスするために、内側のトラックにアクセスするよりも高い読み取り周波数が必要であるので、ハード・ディスク・ドライブにおけるチャネル読み取りは、広範囲のデータ転送速度に対応しなければならない。ＤＳＰ回路内の電力消費を削減するための従来の技法は、多くの場合、回路への供給電圧を下げることを伴ってきた。しかし、この方法は、ＤＳＰシステムの性能および／または信頼性に悪い影響を与える可能性があり、それゆえ、望ましくない。さらに、ＤＳＰ回路内で供給電圧が低下されうる量は、一般に、回路のワースト・ケースのトランジスタ閾値電圧条件により限定される。

性能に重大な影響を与えることなく、ＤＳＰ回路１０２内の電力消費を削減するために、ＤＳＰ回路は、アナログ・フロント・エンド（ＡＦＥ）１０８と、ディジタル・バック・エンド（ＤＢＥ）１１０と、アナログ・フロント・エンドとディジタル・バック・エンドとの間に接続されたバッファ１１２、または代替の記憶素子とを含む。本明細書の中で使用される用語「アナログ・フロント・エンド」は、アナログ源１０４とＤＳＰ回路１０２との間をインターフェースするように動作する回路に広く言及することが意図される。同様に、本明細書の中で使用される用語「ディジタル・バック・エンド」は、ＤＳＰ回路１０２とディジタル・シンク１０６との間をインターフェースするように動作する回路に広く言及することが意図される。アナログ・フロント・エンド１０８およびディジタル・バック・エンド１１０の少なくとも一部が、ＤＳＰ回路１０２の中に存在する。

アナログ・フロント・エンド１０８は、アナログ・ディジタル変換器（ＡＤＣ）１０９、または代替のデータ変換回路を含むことが好ましく、それに関連して他の回路（例えば、サンプル・ホールド回路、基準電圧、比較器など）を含むことができ（明確には図示せず）、このことは、当業者には明らかとなろう。ＡＤＣ１０９は、アナログ源１０４で供給されるアナログ入力信号を受け、そのアナログ信号を表すディジタル信号を生成するように動作する。ＡＤＣ１０９で生成されたディジタル信号は、例えば、アナログ入力信号を代表するディジタルのワードを含むことができる。ディジタル・バック・エンド１１０は、アナログ・フロント・エンド１０８内のＡＤＣ１０９で生成されたディジタル信号に応じて、ＤＳＰ回路１０２のディジタル出力信号を生成するように動作することが好ましい。

アナログ・フロント・エンド１０８は、複数のデータ転送速度で動作するようになされることが好ましい。アナログ・フロント・エンド１０８に供給されるクロック信号ａｃｌｏｃｋは、アナログ・フロント・エンドの所定の最低データ転送速度に対応する最小クロック周波数ｆ_ｍｉｎと、アナログ・フロント・エンドの所定の最高データ転送速度に対応する最大クロック周波数ｆ_ｍａｘとの間で変化することができる。ハード・ディスク・ドライブのチャネル読み取りに関連して、例えば、アナログ・フロント・エンド１０８は、ハード・ディスクの内側のトラックにアクセスするときは、最低のデータ転送速度で動作することができ、ハード・ディスクの外側のトラックにアクセスするときは、最高のデータ転送速度で動作することができる。ディジタル・バック・エンド１１０は、アナログ・フロント・エンド１０８の最高データ転送速度に少なくとも等しい（例えば、等しいかまたは大きい）、実質的に一定のデータ転送速度で動作することが好ましい。従って、本発明の一実施形態において、ディジタル・バック・エンド１１０は、アナログ・フロント・エンド１０８の最大クロック周波数ｆ_ｍａｘに少なくとも等しいクロック信号ｄｃｌｏｃｋを受ける。この方法で、ディジタル・バック・エンド１１０は、アナログ・フロント・エンド１０８の最高のスループットで、データを処理することができる。

例えば、ＤＳＰ回路１０２が、ハード・ディスク上の内側のトラックにアクセスしているときに起こりうるように、ディジタル・バック・エンド１１０が、アナログ・フロント・エンド１０８に比較して、より高いデータ転送速度で動作（ｒｕｎ）しているとき、以下に、より詳細に説明されるように、バッファ１１２が、２つのデータ転送速度を機能的に整合させるために使用される。この関連で、読み取りおよび書き込みのクロック信号ｆ_ｒｅａｄおよびｆ_{ｗｒｉｔｅ}をそれぞれ受けるための、２つの別々のクロック入力により明らかなように、バッファ１１２は、異なる読み取りと書き込みのデータ転送速度に対応することができる。本発明の例示的一実施形態において、バッファ１１２に供給される書き込みクロックｆ_{ｗｒｉｔｅ}は、アナログ・フロント・エンド１０８に供給されるクロック信号ａｃｌｏｃｋと同じであり、バッファに供給される読み取りクロックｆ_ｒｅａｄは、ディジタル・バック・エンド１１０に供給されるクロック信号ｄｃｌｏｃｋと同じである。例えば、ハード・ディスク上の外側のトラックにアクセスしているときに起こりうるように、ディジタル・バック・エンド１１０が、アナログ・フロント・エンド１０８と実質的に同じデータ転送速度で動作しているとき、ディジタル・バック・エンドは、アナログ・フロント・エンドがデータを生成しているのと同じ速さでデータを処理しており、それゆえ、バッファ１１２は本質的に必要ない。従って、ＤＳＰ回路１０２は、少なくとも２つのモードのうちの１つで動作することが好ましい。

高いデータ転送速度のモードでありうる第１モードの動作において、バッファ１１２はバイパスされ、ディジタル・バック・エンド１１０は、データが生成されているときに、アナログ・フロント・エンド１０８から直接データを受ける。この第１モードにおいて、ＡＤＣ１０９のデータ・スループットｄ_ＡＤＣは、ディジタル・バック・エンド１１０のデータ・スループットｄ_ＤＢＥに、実質的に等しい。バッファ１１２は、バイパスされるとき、電力を節約するためにスイッチ・オフされてよい。低いデータ転送速度のモードでありうる第２モードの動作において、ディジタル・バック・エンド１１０のデータ・スループットは、アナログ・フロント・エンド１０８内のＡＤＣ１０９のデータ・スループットより大きい（すなわち、ｄ_ＤＢＥ＞ｄ_ＡＤＣ）。この第２モードにおいて、アナログ・フロント・エンド１０８で生成されたデータは、バッファ１１２内に格納される。バッファ１１２は充填中であるので、ディジタル・バック・エンド１１０は、電力を節約するためにスイッチ・オフされるのが好ましい。バッファ１１２が満杯になると、ディジタル・バック・エンド１１０はスイッチ・オンされ、より高いデータ転送速度でバッファからデータを読み取り始める。バッファ１１２が空になると（というのは、このシナリオでは、ディジタル・バック・エンドは、アナログ・フロント・エンドがバッファに書き込むことができるより速く、バッファから読み取ることができるから）、または少なくとも、バッファの内容が、バッファがもはや満杯でないような所定の閾値を下回るとき、ディジタル・バック・エンド１１０は再びスイッチ・オフされ、その処理を繰り返す。

本明細書にて説明する本発明の技法を使用して、有利には、例えば漏洩電力を含む静的電力が、ＤＳＰ回路１０２内で節約される。その主な理由は、ディジタル・バック・エンドがスイッチ・オンされたままであり、アナログ・フロント・エンド１０８と同じデータ転送速度で動作する場合に比べて、ディジタル・バック・エンド１１０は、より短い期間、スイッチ・オンされるからである。例示だけを目的として、１倍、２倍、および４倍のデータ転送速度に対応するＤＳＰ回路に対して、ディジタル・バック・エンドがアナログ・フロント・エンドと本質的に同じデータ転送速度で動作する４倍モードに比較して、２倍モードに対して約５０％までの低い静的電力、また１倍モードに対して約７５％までの低い静的電力の節約が、達成可能である。付加的な便益として、本発明の技術は、低いデータ転送速度のモードに対して、少ない待ち時間（従って、より高い性能）を提供する。これは、主として、ディジタル・バック・エンドのデータ転送速度が、低いデータ転送速度モードのうちの１つ（例えば、１倍または２倍モード）で動作するアナログ・フロント・エンドの低いデータ転送速度に整合していた場合よりも、最高のデータ転送速度で動作するディジタル・バック・エンドが、より速くデータを処理し、転送するように動作するからである。

ＤＳＰ回路１０２は、バッファ１１２とディジタル・バック・エンド１１０との間に接続されたマルチプレクサ１１４と、ディジタル・バック・エンドに接続された電力スイッチ１１６または代替のスイッチング回路と、制御器１１８とをさらに含む。図面から明らかなように、アナログ・フロント・エンド１０８内のＡＤＣ１０９の出力はｎビット幅のバスを備え、ここでｎはゼロより大きい整数であり、従ってアナログ・フロント・エンドとディジタル・バック・エンド１１０の間のＤＳＰ回路１０２を通る信号経路は、やはり、ｎビット幅である。バッファ１１２は、単一のブロックとして図示されているが、ＡＤＣ１０９の出力データ経路の幅に相当するｎビット幅であることが好ましい。同様に、マルチプレクサ１１４は、各マルチプレクサ回路がＡＤＣ１０９からの出力ビットのうちの所与の１つに対応する、ｎ個のマルチプレクサ回路を含むことができる。しかし、説明を簡潔にするため、ＤＳＰ回路１０２内のデータ経路は、単一の経路（例えば、ｎ＝１）として扱われうる。

マルチプレクサ１１４の第１の入力（０）がバッファ１１２の出力に接続され、マルチプレクサの第２の入力（１）がアナログ・フロント・エンド１０８の出力に接続され、マルチプレクサの出力がディジタル・バック・エンド１１０の入力に接続される。マルチプレクサ１１４は、ディジタル・バック・エンド１１０への出力として提供されるための入力源として、マルチプレクサに提示される制御信号ｈｉｇｈｅｓｔ＿ｄａｔａ＿ｒａｔｅに応じて、バッファ１１２またはＡＤＣ１０９のいずれかを選択するように動作する。例えば、信号ｈｉｇｈｅｓｔ＿ｄａｔａ＿ｒａｔｅが、接地電位（例えば、ゼロ・ボルト）であってよい、論理低レベル（「０」）であるとき、マルチプレクサ１１４の第１の入力が、出力として選択される。信号ｈｉｇｈｅｓｔ＿ｄａｔａ＿ｒａｔｅが、アナログ・フロント・エンド１０８が最高の所定のデータ転送速度で動作していることを表す正の供給電圧（例えば、ＶＤＤ）であってよい、論理高レベル（「１」）であるとき、マルチプレクサの第２の入力が出力として選択され、それにより、バッファ１１２はバイパスされる。制御信号ｈｉｇｈｅｓｔ＿ｄａｔａ＿ｒａｔｅは、図示のように、制御器１１８で生成されることが好ましい。この例において、制御器１１８は、例えば、アナログ・フロント・エンドに供給されたクロック信号ａｃｌｏｃｋの周波数を検出することによるなど、アナログ・フロント・エンド１０８のデータ転送速度を決定するように動作することができる。代替として、ｈｉｇｈｅｓｔ＿ｄａｔａ＿ｒａｔｅ信号は、ＤＳＰ回路１０２内、またはＤＳＰ回路の外のいずれかの、他の機能ブロックにより供給されてよい。

バッファ１１２は、バッファの内容物が所定の閾値を超えたか否かを示す、第１の制御信号ｂｕｆｆｅｒ＿ｆｕｌｌを生成するようになされることが好ましい。例えば、ｂｕｆｆｅｒ＿ｆｕｌｌは、バッファ１１２が満杯であることを表す論理高レベルであってよく、また、バッファが満杯でないことを表す論理低レベルであってよい。バッファ１１２は、バッファが空であるか否かを表す第２の制御信号、ｂｕｆｆｅｒ＿ｅｍｐｔｙを、任意選択で生成することができる。例えば、ｂｕｆｆｅｒ＿ｅｍｐｔｙは、バッファ１１２が空であることを表す論理高レベルであってよく、バッファが空でないことを表す論理低レベルであってよい。制御器１１８は、制御信号ｂｕｆｆｅｒ＿ｆｕｌｌおよびｂｕｆｆｅｒ＿ｅｍｐｔｙを受け、ｂｕｆｆｅｒ＿ｆｕｌｌおよびｂｕｆｆｅｒ＿ｅｍｐｔｙの制御信号に応じて、第３の制御信号ｅｎａｂｌｅを生成するように動作することが好ましい。

制御器１１８で生成された制御信号ｅｎａｂｌｅは、電力スイッチ１１６を介してディジタル・バック・エンド１１０を選択的にスイッチ・オンするために使用される。より詳細には、電力スイッチ１１６は、信号ｅｎａｂｌｅに応じて、Ｖｄｄであってよい供給電圧源をディジタル・バック・エンド１１０に、選択的に接続するように動作する。電力スイッチ１１６の様々な実施が、本発明により企図される。例えば、例示的一実施形態において、電力スイッチ１１６は、ディジタル・バック・エンド１１０の電源接続Ｖ_ｓｕｐと結合されたドレインと、Ｖｓｓであってよい、ＤＳＰ回路の電源リターンと結合されたソースと、制御器１１８からの信号ｅｎａｂｌｅを受けるようになされたゲートとを含む、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ・デバイス（明確には図示せず）を備えることができる。ｅｎａｂｌｅが論理高レベルであるとき、ＮＭＯＳデバイスがスイッチ・オンされ、ディジタル・バック・エンド１１０をＶｓｓに接続し、それにより、ディジタル・バック・エンドが、スイッチ・オンされる。他の例示的実施形態において、電力スイッチ１１６は、ディジタル・バック・エンド１１０の電源接続Ｖ_ｓｕｐと結合されたドレインと、Ｖｄｄであってよい、ＤＳＰ回路の電圧供給源と結合されたソースと、制御器１１８からの信号ｅｎａｂｌｅを受けるようになされたゲートとを含む、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ・デバイス（明確には図示せず）を備えることができる。ｅｎａｂｌｅが論理低レベルのとき、ＰＭＯＳデバイスがスイッチ・オンされ、ディジタル・バック・エンド１１０をＶｄｄに接続し、それにより、ディジタル・バック・エンドが、スイッチ・オンされる。

他の実施形態において、電力スイッチ１１６は、信号ｅｎａｂｌｅに応じて、制御可能な大きさを有する出力電圧を生成するように動作する、プログラマブル電圧源（明確には図示せず）を備えることができる。従って、ｅｎａｂｌｅが第１のレベル（例えば、論理高）であるとき、電力スイッチ１１６は、第１の電圧（例えば、Ｖｄｄ）をディジタル・バック・エンド１１０に供給するように動作し、ｅｎａｂｌｅが第２のレベル（例えば、論理低）であるとき、電力スイッチは、第２の電圧（例えば、ゼロ・ボルト）をディジタル・バック・エンドに供給し、それによりディジタル・バック・エンドを電力ダウンさせるように動作する。電力スイッチ１１６が実施される方法にかかわらず、電力スイッチは、主として、ディジタル・バック・エンドが必要でないとき、ディジタル・バック・エンド１１０を都合よくスイッチ・オフし、それにより、ＤＳＰ回路１０２内の静的電力消費を削減するように機能する。

図２は、本発明の一実施形態による、図１の例示的ＤＳＰ回路１０２内で使用されうる例示的バッファ回路２００の少なくとも一部を示す概略図である。バッファ回路２００は、複数のラッチ段２０２、２０４および２０６を含むが、代替の記憶素子、例えばメモリ・セルなどが使用されてよく、メモリ・セルの場合、バッファ回路２００は、メモリ・アレイ（例えば、マルチポート・メモリ）を備えることができる。図示されたＭ個のラッチ段が存在し、Ｍは１より大きい任意の整数であってよく、ラッチ段の数Ｍは、バッファ回路２００の深さに相当する。各ラッチ段２０２、２０４、２０６は、バッファ回路２００が中で使用されうるＤＳＰ回路のデータ経路の幅に相当するｎビット幅であることが好ましい。本発明が、バッファ回路２００内のラッチ段のいかなる特定の数にも限定されないことを理解されたい。ラッチ段２０２、２０４および２０６のそれぞれは、データ入力（Ｄ）と、クロック入力（Ｅｎ）と、データ出力（Ｑ）とを含む、Ｄタイプ・フリップ・フロップ（ＤＦＦ）を備えることができる。ラッチ段２０２、２０４、２０６のそれぞれの中に格納されるべき入力データが、ｎビットのｗｒｉｔｅ＿ｄａｔａバスによりバッファ回路２００に供給される。同様に、バッファ回路２００から読み取られるべき出力データが、ｎビットのｒｅａｄ＿ｄａｔａバスによりもたらされる。

前に説明したように、バッファ回路２００は、異なる読み取りおよび書き込みのデータ転送速度に対応するように動作する。このことを達成するために、バッファ回路２００は、書き込みシフト・レジスタ２０８と、読み取りシフト・レジスタ２１０とを含み、それぞれのシフト・レジスタは、それ自体の独特なクロック信号ｆ_{ｗｒｉｔｅ}およびｆ_ｒｅａｄそれぞれで、クロックされる。書き込みシフト・レジスタ２０８に供給されるクロック信号ｆ_{ｗｒｉｔｅ}は、アナログ・フロント・エンド（図１の１０８）のデータ転送速度と同じか、または比例関係にあることが好ましい。読み取りシフト・レジスタ２１０に供給されるクロック信号ｆ_ｒｅａｄは、ディジタル・バック・エンド（図１の１１０）のデータ転送速度と同じか、または比例関係にあることが好ましい。例えば、本発明の例示的一実施形態において、ｆ_{ｗｒｉｔｅ}は実質的にｄ_ＡＤＣに等しく、ｆ_ｒｅａｄは実質的にｄ_ＤＢＥに等しい。ディジタル・バック・エンドのデータ転送速度は、ＤＳＰ回路の動作モードに従って、アナログ・フロント・エンドのデータ転送速度以上であること、従って、ｆ_ｒｅａｄ≧ｆ_{ｗｒｉｔｅ}であることが好ましい。クロック信号ｆ_{ｗｒｉｔｅ}は、アナログ・フロント・エンド（図１参照）に供給されるクロック信号（例えば、ａｃｌｏｃｋ）と同じであってよい。同様に、クロック信号ｆ_ｒｅａｄは、ディジタル・バック・エンド（図１参照）に供給されるクロック信号（例えば、ｄｃｌｏｃｋ）と同じであってよい。これらのクロック信号は、例えば、図１に示す制御器１１８で生成されうる。

書き込みシフト・レジスタ２０８は、ラッチ段２０２、２０４、２０６それぞれのクロック入力を制御するように動作する。読み取りシフト・レジスタ２１０は、複数の３状態バッファ２１２、２１４および２１６のｅｎａｂｌｅ入力を制御するように動作する。各３状態バッファは、ラッチ段のうちの対応する１つに接続される。具体的には、３状態バッファ２１２、２１４、２１６のそれぞれは、ラッチ段２０２、２０４、２０６それぞれのうちの対応する１つの出力に接続された入力と、ｒｅａｄ＿ｄａｔａバスに接続された出力とを含む。３状態バッファ２１２、２１４、２１６は、それらそれぞれのｅｎａｂｌｅ入力に供給される制御信号に応じて、少なくとも２つのモードのうちの１つで動作する。第１モード（例えば、イネーブル・モードまたは活性モード）において、所与の３状態バッファは、所与の３状態バッファに提示された入力信号を表す出力信号を生成するように動作する。第２モード（例えば、ディスエーブル・モードまたは不活性モード）において、所与の３状態バッファは、所与の３状態バッファの出力が、本質的に浮動し、それゆえ不定である、ハイ・インピーダンス状態で動作する。非反転として図示されているが、３状態バッファ２１２、２１４、２１６は、代替として、所与の３状態バッファで生成された出力信号が、そのバッファに供給された入力信号の論理相補であるように、反転であってよい。このことは、アナログ・フロント・エンドで生成されたディジタル信号の論理レベルを反転することが望ましい、ある用途において、好都合でありうる。

バッファ回路２００は、図１に示すバッファ１１２の１つの例示的実施を表すが、本発明は、この特定のバッファ回路配列に限定されるものではないことを、理解されたい。むしろ、代替のバッファ回路配列が、ＤＳＰ回路内で同様に使用されうることは、本明細書における教示を与えられた当業者には明らかとなろう。

例だけを目的として、一般性を失うことなく、バッファ回路２００の動作が、次に説明される。この例示的な説明の目的に対して、ＤＳＰ回路が、６ビット幅の信号経路（例えば、ｎ＝６）を使用するものと仮定する。本発明の技術が、任意のビット数の幅の信号経路を有するバッファ回路に拡張されうることを理解されたい。データのセクタまたはパケットの処理（例えば、チャネル読み取りのコンテキスト内）の開始時に、書き込みシフト・レジスタ２０８と読み取りシフト・レジスタ２１０の両方が、データ１、０、．．．、０で初期化されることが好ましい。その後、ｆ_{ｗｒｉｔｅ}のクロック・サイクルそれぞれに対して、書き込みシフト・レジスタ２０８は、その内容を回転させて、次のラッチ段へのデータ書き込みのためにそのラッチ段をイネーブルする。読み取りシフト・レジスタ２１０は、そのシフト・レジスタが、より高い周波数ｆ_ｒｅａｄでクロックされることを除いて、同様のやり方で機能する。図２において、ｆ_ｒｅａｄがｄ_ＤＢＥに等しい（ｆ_ｒｅａｄとｄ_ＤＢＥの両者は同じ次元、１／秒を有し、例えば、１ＧＨｚ＝１ギガ・サンプル毎秒）ことが好ましく、ｆ_{ｗｒｉｔｅ}は、ｄ_ＡＤＣに等しいことが好ましい。より一般的な場合、アナログ・フロント・エンド、ディジタル・バック・エンドおよび／またはバッファは、クロック・サイクル当たり１サンプルより多くを、並列で処理することができる（例えば、クロック・サイクル当たり２サンプル、この場合、２・ｆ_ｒｅａｄ＝ｄ_ＤＢＥおよび２・ｆ_{ｗｒｉｔｅ}＝ｄ_ＡＤＣ）。

前に述べたように、バッファ回路２００の幅は、ＡＤＣ出力のビット幅（例えば、上の例では６ビット）で決定される。バッファ回路２００の深さは、ハード・ディスクのセクタまたはパケット当たりのサンプル数ｓ、および比ｆ_{ｗｒｉｔｅ}／ｆ_ｒｅａｄの関数として求められる。より詳細には、バッファ回路２００の必要な最小深さは、下式

により、求められうる。ここで、ｆ_{ｒｅａｄ＿ｍａｘ}は読み取りシフト・レジスタの最大クロック周波数であり、ｆ_{ｗｒｉｔｅ＿ｍｉｎ}は書き込みシフト・レジスタの最小クロック周波数である。例えば、ｆ_{ｗｒｉｔｅ＿ｍｉｎ}がｆ_{ｒｅａｄ＿ｍａｘ}より５０％小さい場合、または同等に、ｄ_ＡＤＣがｄ_ＤＢＥより５０％小さい場合、バッファ回路の必要深さは、０．５ｓである。従って、ｓ＝１０００サンプルに対して、必要な最小のバッファ深さは５００となる。

本発明の回路および技法の少なくとも一部は、１つまたは複数の集積回路の中で実施されうる。例示的一実施形態において、例えば、集積回路は、本明細書の中で説明した本発明の技術を実施するように動作する、少なくとも１つの組み込みプロセッサを含む。集積回路形成において、典型的には、ダイが、半導体ウェーハの表面上の繰り返しパターンにおいて作製される。それぞれのダイは、本明細書の中で説明されたデバイスを含み、他の構造または回路を含むことができる。個別のダイが、ウェーハから切り出され、またはダイスカットされ、次いで、集積回路としてパッケージされる。ウェーハをダイスカットする方法、およびダイをパッケージして集積回路を作製する方法は、当業者には知られている。そのように製作された集積回路は、本発明の一部とみなされる。

本発明による集積回路は、組み込まれるかまたはそれ以外でプロセッサを使用する、様々な用途および／または電子システムにおいて使用されうる。本発明の技術を実施するための適切なシステムは、パーソナル・コンピュータ、通信ネットワーク、インターフェース・ネットワークなどを含むことができるが、それらに限定されない。そのような集積回路を組み込むシステムは、本発明の一部とみなされる。本明細書において提供された本発明の技術を与えられたならば、本発明の技術の他の実施および用途を企図することは、当業者には可能であろう。

本発明の例示的実施形態が、本明細書において、添付の図面を参照して説明されてきたが、本発明が、それらの詳細な実施形態に限定されないこと、および当業者により、添付の特許請求の範囲から逸脱することなく、様々な他の変形形態および改変形態が、詳細な実施形態の中で作成されうることを、理解されたい。

Claims (22)

1. 電力消費を削減されたプロセッサであって、
   前記プロセッサに供給されたアナログ信号を受け、前記アナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドと、
   前記アナログ・フロント・エンドで生成された前記ディジタル信号に応じて、ディジタル出力信号を生成するように動作するディジタル・バック・エンドと、
   前記アナログ・フロント・エンドと前記ディジタル・バック・エンドとの間に結合されたバッファとを備え、
   第１モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドと実質的に同じデータ転送速度で動作して、前記バッファがバイパスされ、第２モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドより高いデータ転送速度で動作して、前記バッファを使用して前記アナログ・フロント・エンドの出力を格納する、プロセッサ。
2. 前記バッファが満杯のときには前記ディジタル・バック・エンドをスイッチ・オンし、前記バッファが満杯でない場合の所定の閾値より前記バッファの内容が少ないときには前記ディジタル・バック・エンドをスイッチ・オフするように動作する、前記バッファと結合された制御器をさらに備える、請求項１に記載のプロセッサ。
3. 前記制御器は、前記バッファが空のときに前記ディジタル・バック・エンドをスイッチ・オフするように動作する、請求項２に記載のプロセッサ。
4. 前記制御器は前記アナログ・フロント・エンドの前記データ転送速度を決定し、前記アナログ・フロント・エンドが第１のデータ転送速度で動作しているときには前記プロセッサを前記第１モードに設定し、前記アナログ・フロント・エンドが第２のデータ転送速度で動作しているときには前記プロセッサを前記第２モードに設定する第１の制御信号を生成するように動作し、前記第１のデータ転送速度が前記第２のデータ転送速度より高い、請求項２に記載のプロセッサ。
5. 前記ディジタル・バック・エンドと結合されたスイッチング回路をさらに備え、前記スイッチング回路は、第１の制御信号に応じて、前記ディジタル・バック・エンドを選択的にスイッチ・オンおよびスイッチ・オフするように動作する、請求項１に記載のプロセッサ。
6. 前記第１の制御信号は、前記バッファが満杯のときには前記ディジタル・バック・エンドをスイッチ・オンするように、また、前記バッファが満杯でない場合の所定の閾値より前記バッファの内容が少ないときには前記ディジタル・バック・エンドをスイッチ・オフするように動作する、請求項５に記載のプロセッサ。
7. 前記スイッチング回路は、前記第１の制御信号に応じて、前記ディジタル・バック・エンドに供給される電圧のレベルを選択的に制御するように動作するプログラマブル電圧源を備える、請求項５に記載のプロセッサ。
8. 前記スイッチング回路が前記ディジタル・バック・エンドと前記ディジタル・バック・エンドの電圧供給源との間に結合され、前記スイッチング回路は、前記第１の制御信号に応じて、前記ディジタル・バック・エンドを前記電圧供給源から選択的に接続を切るように動作する、請求項５に記載のプロセッサ。
9. 前記バッファと前記ディジタル・バック・エンドとの間に結合されたマルチプレクサをさらに備え、前記マルチプレクサは、第２の制御信号に応じて、前記第１モードにおいて前記バッファをバイパスするように動作する、請求項１に記載のプロセッサ。
10. 前記バッファが、書き込みデータ転送速度より高い読み取りデータ転送速度を有するように構成される、請求項１に記載のプロセッサ。
11. 前記バッファが、
    複数のラッチ段を備え、前記ラッチ段のそれぞれはクロック入力とデータ入力とデータ出力とを含み、前記複数のラッチ段の前記それぞれのデータ入力が前記バッファの入力を形成し、さらに、
    複数の３状態バッファを備え、前記３状態バッファのそれぞれは、前記ラッチ段のうちの対応する１つの前記出力に接続された入力と、制御入力と、出力とを含み、前記複数の３状態バッファの前記それぞれの出力が前記バッファの出力を形成し、さらに、
    前記複数のラッチ段に接続された第１のシフト・レジスタを含み、前記第１のシフト・レジスタは、第１のクロック信号でクロックされ、前記複数のラッチ段の前記それぞれのクロック入力に供給される複数のクロック信号を生成するように動作し、さらに、
    前記複数の３状態バッファに接続された第２のシフト・レジスタを含み、前記第２のシフト・レジスタが、第２のクロック信号でクロックされ、前記複数の３状態バッファの前記それぞれの制御入力に供給される複数のｅｎａｂｌｅ信号を生成するように動作する、請求項１に記載のプロセッサ。
12. 前記アナログ・フロント・エンドは、前記プロセッサに供給された前記アナログ信号を受け、前記アナログ信号を代表するディジタルのワードを生成するように動作するアナログ・ディジタル変換器を備える、請求項１に記載のプロセッサ。
13. 前記アナログ・フロント・エンドと前記ディジタル・バックとの間の信号経路の幅が、前記アナログ・ディジタル変換器で生成されるディジタルのワードにおけるビット数に少なくとも等しい、請求項１２に記載のプロセッサ。
14. 前記バッファがメモリ・アレイを備え、前記メモリ・アレイが、異なる読み取りおよび書き込みのデータ転送速度を有するように構成される、請求項１に記載のプロセッサ。
15. 前記プロセッサがディジタル信号プロセッサを備える、請求項１に記載のプロセッサ。
16. アナログ・フロント・エンドとディジタル・バック・エンドとを含むプロセッサ内の電力消費を削減する方法であって、
    前記ディジタル・バック・エンドのデータ転送速度に対する前記アナログ・フロント・エンドのデータ転送速度を検出するステップと、
    前記アナログ・フロント・エンドの前記データ転送速度が前記ディジタル・バック・エンドの前記データ転送速度より低いときに相当する第１モードの動作において、前記アナログ・フロント・エンドの出力に関するデータをバッファ内に格納するステップと、
    前記アナログ・フロント・エンドの前記データ転送速度が前記ディジタル・バック・エンドの前記データ転送速度と実質的に等しいときに相当する第２モードの動作において、前記バッファをバイパスするステップとを含む、方法。
17. 前記第１モードにおいて、
    前記バッファが満杯のときには前記ディジタル・バック・エンドをスイッチ・オンし、
    前記バッファが満杯でない場合の所定の閾値より前記バッファの内容が少ないときには前記ディジタル・バック・エンドをスイッチ・オフする、ことをさらに含む、請求項１６に記載の方法。
18. 電力消費を削減された少なくとも１つのプロセッサを含む集積回路であって、前記少なくとも１つのプロセッサが、
    少なくとも１つのＤＳＰに供給されたアナログ信号を受け、前記アナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドと、
    前記アナログ・フロント・エンドで生成された前記ディジタル信号に応じて、ディジタル出力信号を生成するように動作するディジタル・バック・エンドと、
    前記アナログ・フロント・エンドと前記ディジタル・バック・エンドとの間に結合されたバッファとを備え、
    第１モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドと実質的に同じデータ転送速度で動作して、前記バッファがバイパスされ、第２モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドより高いデータ転送速度で動作して、前記バッファを使用して前記アナログ・フロント・エンドの出力を格納する、集積回路。
19. 前記少なくとも１つのプロセッサは、前記バッファが満杯のときには前記ディジタル・バック・エンドをスイッチ・オンし、前記バッファが満杯でない場合の所定の閾値より前記バッファの内容が少ないときには前記ディジタル・バック・エンドをスイッチ・オフするように動作する、前記バッファと結合された制御器をさらに備える、請求項１８に記載の集積回路。
20. 前記少なくとも１つのプロセッサは、前記ディジタル・バック・エンドと結合されたスイッチング回路をさらに備え、前記スイッチング回路は、第１の制御信号に応じて、前記ディジタル・バック・エンドを選択的にスイッチ・オンおよびスイッチ・オフするように動作する、請求項１８に記載の集積回路。
21. 前記少なくとも１つのプロセッサが組み込みプロセッサである、請求項１８に記載の集積回路。
22. 電力消費を削減された少なくとも１つのプロセッサを含む少なくとも１つの集積回路を備え、
    前記少なくとも１つのプロセッサが、
    前記プロセッサに供給されたアナログ信号を受け、前記アナログ信号を表すディジタル信号を生成するように動作するアナログ・フロント・エンドと、
    前記アナログ・フロント・エンドで生成された前記ディジタル信号に応じて、ディジタル出力信号を生成するように動作するディジタル・バック・エンドと、
    前記アナログ・フロント・エンドと前記ディジタル・バック・エンドとの間に結合されたバッファとを備え、
    第１モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドと実質的に同じデータ転送速度で動作して、前記バッファがバイパスされ、第２モードの動作において、前記ディジタル・バック・エンドが前記アナログ・フロント・エンドより高いデータ転送速度で動作して、前記バッファを使用して前記アナログ・フロント・エンドの出力を格納する、電子システム。

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